CN107046036B - 含有分离电压产生器的三维一次电编程存储器 - Google Patents

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Abstract

本发明提出一种分离的三维一次电编程存储器（3D‑OTP）50，它含有至少一三维阵列芯片30和至少一电压产生器芯片40。至少一电压产生器位于电压产生器芯片40内，而非三维阵列芯片30内。电压产生器为三维阵列芯片30产生读/写电压。

Description

含有分离电压产生器的三维一次电编程存储器
技术领域
本发明涉及集成电路存储器领域，更确切地说，涉及三维一次电编程存储器(3D-OTP)。
背景技术
三维存储器(3D-M)是一种单体(monolithic)半导体存储器，它含有多个相互堆叠的存储元。3D-M包括三维只读存储器(3D-ROM)和三维随机读取存储器(3D-RAM)。3D-ROM可以进一步划分为三维掩膜编程只读存储器(3D-MPROM)和三维电编程只读存储器(3D-EPROM)。基于它能电编程的次数，3D-EPROM可以进一步分为三维一次电编程存储器(3D-OTP)和三维多次电编程存储器(3D-MTP)。3D-OTP可以是3D-memristor、三维阻变存储器(3D-RRAM或3D-ReRAM)、三维相变存储器(3D-PCM)、3D-PMM(programmable metallizationmemory)、或3D-CBRAM(conductive-bridging random-access memory)等。
美国专利5,835,396(发明人：张国飙；授权日：1998年11月3日)披露了一种3D-ROM，尤其是3D-OTP。如图1A所示，3D-OTP芯片20含有一衬底电路层0K及多个堆叠于衬底电路层0K上并相互堆叠的存储层16A、16B。衬底电路层0K含有晶体管0t及其互连线0i。晶体管0t形成在半导体衬底0中。在这个例子中，衬底互连线0i含有金属层0M1、0M2。在本说明书中，衬底互连线0i采用的金属层0M1、0M2被称为衬底金属层，衬底互连线0i采用材料被称为衬底互连材料。
存储层16A、16B堆叠在衬底电路层0K之上，它们通过接触通道孔(如1av)与衬底0耦合。每个存储层(如16A)含有多条顶地址线(如2a)、底地址线(如1a)和存储元(如1aa)。存储元可以采用二极管、晶体管或别的器件。在各种存储元中，采用二极管的存储元具有最小面积，仅为～4F2(F为最小特征尺寸)。二极管存储元一般形成在顶地址线和底地址线的交叉点处，从而构成一交叉点(cross-point)阵列。这里，二极管泛指任何具有如下特征的二端器件：当其外加电压的数值小于读电压或外加电压的方向与读电压相反时，其电阻远大于其在读电压下的电阻。二极管的例子包括半导体二极管(如p-i-n硅二极管等)和金属氧化物二极管(如氧化钛二极管、氧化镍二极管等)等。
存储层16A、16B构成至少一3D-OTP阵列16，而衬底电路层0K则含有3D-OTP阵列16的周边电路。其中，一部分周边电路位于3D-OTP阵列下方，它们被称为阵列下周边电路；另一部分周边电路位于3D-OTP阵列外边，它们被称为阵列外周边电路18。由于阵列外周边电路18比3D-OTP阵列16含有更少的后端(back-end-of-line，简称为BEOL)薄膜层，阵列外周边电路18上方的空间17不含有存储元，该空间实际上被浪费了。在本说明书中，一个后端薄膜层是指在衬底之上结构中的一个导线层，如存储层16A、16B中的一个地址线层、或互连线0i中的一个互连线层。在图1A中，3D-OTP阵列16含有6个后端薄膜层，包括2个互连线层0M1、0M2、第一存储层16A中的2个地址线层1a、2a、以及第二存储层16B中的地址线层3a、4a；而阵列外周边电路18只含有2个后端薄膜层，包括互连线层0M1、0M2。
美国专利7,388,476(发明人：Crowley等；授权日：2008年6月3日)披露了一种集成3D-OTP芯片，其三维阵列及其周边电路都集成在同一芯片内。这种集成方式被称为全集成。如图1B所示，该集成3D-OTP芯片20含有三维阵列区域22和周边电路区域28。三维阵列区域22含有多个3D-OTP阵列(如22aa、22ay)及其解码器(如24、24G)。这些解码器24包括本地解码器24和整体解码器24G。其中，本地解码器24对单个3D-OTP阵列的地址/数据进行解码，整体解码器24G将整体地址/数据25解码至单个3D-OTP阵列中。
周边电路区域28含有让集成3D-OTP芯片20完成基本存储功能的所有周边电路组件，它在三维阵列区域22与主机(即直接使用该芯片20的设备)之间实现电压、数据、地址转换。周边电路28含有读/写电压产生器21和地址/数据转换器29。其中，读/写电压产生器21将电源电压23转换成读电压VR或/和写(编程)电压VW；地址/数据转换器29将逻辑地址/数据27与物理地址/数据25相互转换。在本说明书中，逻辑地址/数据27是主机使用的地址/数据；而物理地址/数据25是3D-OTP阵列使用的地址/数据。
现有技术的主流观点是：集成降低成本。不幸的是，该观点对3D-OTP不成立。对于3D-OTP来说，由于3D-OTP阵列16采用了繁复的后端工艺，而周边电路18的后端工艺较简单，因此盲目地将3D-OTP阵列16和周边电路18集成的直接结果就是不得不用制造3D-OTP阵列16的昂贵工艺流程来制造周边电路18，这不仅不能降低成本，反而会增加成本。此外，由于周边电路18只能采用与3D-OTP阵列16同样数目的互连线层(如仅为两层)，故周边电路18的设计比较麻烦、性能较差、且所需的芯片面积较大。最后，由于3D-OTP存储元一般会经过高温工艺，周边电路18需要采用耐高温的互连线材料，如钨(W)等，这些材料会使3D-OTP的整体性能下降。
发明内容
本发明的主要目的是提供一种整体价格更为廉价的三维一次电编程存储器(3D-OTP)。
本发明的另一目的是提供一种整体性能更为优异的3D-OTP。
本发明的另一目的是提供一种体积更小的3D-OTP。
为了实现这些以及别的目的，本发明遵从如下指导原则：将3D-OTP电路及其周边电路分离到不同芯片，以便将它们分别优化。例如说，3D-OTP阵列(三维电路)和至少一周边电路组件(二维电路)被分离成两个芯片—三维阵列芯片和周边电路芯片。相应地，本发明提出一种分离的3D-OTP，它含有一三维阵列芯片和至少一周边电路芯片。三维阵列芯片构建在三维空间中并含有多个功能(存储)层，它含有3D-OTP阵列的第一周边电路组件(该组件被称为芯片中周边电路组件)；周边电路芯片构建在二维空间中并只含有一个功能层，它含有3D-OTP阵列的第二周边电路组件(该组件被称为芯片外周边电路组件)。芯片外周边电路组件是3D-OTP的必须组件，它可以为3D-OTP实现电压、数据和/或地址转换。如果3D-OTP没有芯片外周边电路组件，则它不能独立完成基本存储功能。
由于它们被分别设计和制造，分离3D-OTP中的三维阵列芯片和周边电路芯片具有不同的后端(BEOL)结构。周边电路芯片的后端结构可以独立优化，使阵列外周边电路具有更低的成本、更好的性能和较小的面积。总的说来，分离3D-OTP比集成3D-OTP具有更低的整体成本、更好的整体性能和较小的整体面积。
分离的周边电路芯片可以在三个方面与三维阵列芯片不同。首先，周边电路芯片的后端薄膜层的数目要比三维阵列芯片少很多。由于晶圆成本基本和后端薄膜层的数目成正比，周边电路芯片的晶圆成本将远低于三维阵列芯片。在一个实施例中，三维阵列芯片的后端薄膜层数是周边电路芯片的互连线层数的至少两倍。在另一个实施例中，三维阵列芯片的地址线层数远大于周边电路芯片的互连线层数。这些层数的巨大差距可以保证芯片成本差大于采用分离结构后导致的额外封装成本。因此，分离3D-OTP的整体成本低于集成3D-OTP。
其次，分离3D-OTP中的周边电路芯片比三维阵列芯片含有更多的互连线层，芯片外周边电路的设计更加简单、性能更为优异、芯片面积也更小。因此，分离3D-OTP的整体性能和整体面积优于集成3D-OTP。与集成3D-OTP类似，三维阵列芯片的互连线不包含任何存储结构，其互连线层数是阵列下周边电路和阵列外周边电路中互连线层数较大的那个。注意到，虽然周边电路芯片的互连线层数希望较大，但仍不能超过三维阵列芯片的后端薄膜层数。一个优选的模式是：周边电路芯片的的互连线层数大于三维阵列芯片的互连线层数，但远小于三维阵列芯片的后端薄膜层数。
最后，周边电路芯片和三维阵列芯片含有不同的互连线材料。周边电路芯片的互连线可以使用高速互连线材料，如铜(Cu)或高k介质等，而三维阵列芯片只能采用高温互连线材料(如钨或氧化硅)等。高速互连线材料比高温互连线材料速度高，这能提高3D-OTP的整体性能。
附图说明
图1A是一种现有技术中3D-OTP的截面图；图1B是一种集成3D-OTP芯片(现有技术)的电路框图；图1C是一种未编程3D-OTP存储元的截面图；图1D是一种已编程3D-OTP存储元的截面图。
图2A-图2D是四种分离3D-OTP的电路框图。
图3A-图3B是两种分离3D-OTP中三维阵列芯片的截面图。
图4A-图4B是两种分离3D-OTP中周边电路芯片的截面图。
图5A-图5B是第一种分离3D-OTP的分配模式。
图6A-图6B是第二种分离3D-OTP的分配模式。
图7A-图7C是第三种分离3D-OTP的分配模式。
图8A-图8B是第四种分离3D-OTP的分配模式。
图9A-图9B是两种支持多三维阵列芯片的周边电路芯片之电路框图。
图10A－图10C是三种分离3D-OTP封装(或模块)的截面图。
图11A-图11C是三种电压产生器的电路框图。
图12A是一种地址转换器的电路框图；图12B是一种数据转换器的电路框图。
注意到，这些附图仅是概要图，它们不按比例绘图。为了显眼和方便起见，图中的部分尺寸和结构可能做了放大或缩小。在不同实施例中，相同的符号一般表示对应或类似的结构。
具体实施方式
在本发明中，“/”表示“和”或“或”的关系。例如，读/写电压表示读电压、或写电压、或读电压和写电压；地址/数据表示地址、或数据、或地址和电压。
图1C和图1D分别表示两种3D-OTP存储元1aa、1ab。其中，存储元1aa未编程，而存储元1ab已编程。存储元1aa和1ab均含有上电极1a(即第一地址线层)、二极管膜1*、反熔丝膜1**和下电极(即第二地址线层)。二极管膜1*的功能与二极管(也被称为转向元件或选择元件)类似。反熔丝膜1**在编程前具有大电阻。在一个实施例中，反熔丝膜1**含有一层氧化硅薄膜。在经过一个编程电压和编程电流后，反熔丝膜1**被击穿，存储元1ab具有低电阻。
图2A-图2D是四种分离3D-OTP的电路框图。分离3D-OTP 50包括一能与各种主机实现物理连接、并按照一种通讯标准通讯的接口54。接口54包括多个接触端52a、52b、54a－54d，它们能与主机插口对应的接触端耦合。例如，主机分别通过电源端52a和接地端52b为分离3D-OTP 50提供电源电压VDD和接地电压VSS；主机通过信号端54a－54d与分离3D-OTP50交换地址/数据。由于这些地址/数据直接被主机使用，它们是逻辑地址/数据。
分离3D-OTP 50含有一三维阵列芯片30和至少一周边电路芯片40/40*。3D-OTP的至少一芯片外周边电路组件位于周边电路芯片40/40*，而非位于三维阵列芯片30。芯片外周边电路组件是3D-OTP的必须组件，它可以为3D-OTP实现电压、数据和/或地址转换。如果三维阵列芯片没有该芯片外周边电路组件，则它不能独立完成基本存储功能。
图2A中的分离3D-OTP 50是一3D-OTP存储卡，其周边电路芯片40含有一读/写电压产生器。读/写电压产生器从主机处获取电源电压VDD，将其转换成读/写电压，并通过电源总线56向三维阵列芯片30提供该读/写电压。这里，读/写电压可以是仅为读电压VR、或仅为写电压VW、或同时为读电压VR和写电压VW，它与电源电压VDD具有不同的数值。在本实施例种，读/写电压包括一个读电压VR和两个写电压VW1、VW2。在别的实施例中，读/写电压可以包括不止一个读电压或两个写电压。
图2B中的分离3D-OTP 50是一3D-OTP存储卡，其周边电路芯片40含有一地址/数据转换。地址/数据转换器将外部总线57(包括来自接触端54a－54d上的信号)上的逻辑地址与内部总线58上的物理地址相互转换；也可以将外部总线57上的逻辑数据与内部总线58上的物理数据相互转换。这里，地址/数据转换器40*可以仅实现地址转换、或仅实现数据转换、或同时实现地址和数据转换。
图2C中的分离3D-OTP 50仍是一3D-OTP存储卡，它含有两个周边电路芯片40和40*。其中，周边电路芯片40含有一芯片外读/写电压产生器、周边电路芯片40*则含有一芯片外地址/数据转换器。
图2D中的分离3D-OTP 50是一大容量3D-OTP存储卡或一3D-OTP固态硬盘。它含有两个周边电路芯片40和40*、以及多个三维阵列芯片30a、30b…30w。其中，周边电路芯片40含有一芯片外读/写电压产生器、周边电路芯片40*则含有一芯片外地址/数据转换器。这些三维阵列芯片组成两个通道：A和B。通道A中，来自周边电路芯片40*的内部总线58A为三维阵列芯片30a、30b…30i提供物理地址/数据，通道B中，来自周边电路芯片40*的内部总线58B为三维阵列芯片30r、30s…30w提供物理地址/数据。同时，来自周边电路芯片40的电源总线56为维阵列芯片30a、30b…30w提供读/写电压。虽然本实施例仅有两个通道，对于熟悉本专业的人士来说，大容量3D-OTP存储卡和3D-OTP固态硬盘可以含有更多通道。
图3A表示一种分离3D-OTP中的三维阵列芯片30。该三维阵列芯片30含有至少一3D-OTP阵列36和芯片内周边电路组件38。3D-OTP阵列36形成在三维空间中，并含有多个存储层16A-16D。每个存储层(如16A)含有多个介于上地址线(如2a)和下地址线(如1a)之间的3D-OTP存储元(如1aa)。在本说明书中，处于同一层次的地址线组成一个地址线层。注意到，本实施例是一种层间隔离的3D-OTP，即相邻存储层由绝缘介质隔离开。相应地，在三维阵列芯片30中，地址线层数为8，即1a-8a(地址线层3a-6a未画出)；存储层数为4，即16A-16D(存储层16B、16C未画出)。
芯片内周边电路38含有晶体管0t及其互连线0iA。三维阵列芯片30的互连线不包含任何存储结构，其互连线层数是阵列下周边电路和阵列外周边电路中互连线层数较大的那个。在此实施例中，三维阵列芯片30的互连线层数为2，即互连线层0M1、0M2。
由于3D-OTP阵列36形成在芯片内周边电路38上方，该三维阵列芯片30的后端薄膜层数为地址线层数和互连线层数之和。在该实施例中，三维阵列芯片30的后端薄膜层数为10，包括8个地址线层和2个互连线层。
图3B表示另一种分离3D-OTP 50中的三维阵列芯片30。它是一种层间交错的3D-OTP，即相邻存储层共享地址线层。如存储层16A*和存储层从16B*共享地址线层2a。相应地，总地址线层数只比总存储层数多1。在该实施例中，地址线层数为9，即1a-9a(地址线层3a-8a未画出)；存储层数为8，即16A*-16H*(存储层16C*-16G*未画出)。总的说来，三维阵列芯片30的后端薄膜层数为11，包括9个地址线层和2个互连线层。
虽然图3A-图3B中的截面图类似图1A，但是图1A中的周边电路包括所有周边电路组件，而图3A-图3B中的周边电路不含一些3D-OTP必须的周边电路组件，如读/写电压发生器或地址/数据转换器。其细节将在图5A-图8B中披露。
图4A-图4B表示两种分离3D-OTP 50中的周边电路芯片40(或40*)。周边电路芯片40形成在二维平面上，它只含一个功能层，即衬底电路0K’。衬底电路0K’含有晶体管0t’及其互连线0t’。由于周边电路芯片40不含任何存储结构，其后端薄膜层数为其互连线层数。在图4A的实施例中，后端薄膜层数为2，即互连线0M1’-0M2’；在图4B的实施例中，后端薄膜层数为4，即互连线0M1’-0M4’。
在图3A-图4B的实施例中，周边电路芯片40的后端薄膜层的数目(2或4)要比三维阵列芯片40(10或11)少很多。一个更严格的要求是三维阵列芯片40的后端薄膜层数是周边电路芯片30互连线层数的至少两倍。由于晶圆成本基本和后端薄膜层的数目成正比，周边电路芯片40的晶圆成本将远低于三维阵列芯片30。因此，分离3D-OTP的整体成本将低于集成3D-OTP。
此外，在图4B中，周边电路芯片40的互连线层数(4)比三维阵列芯片30的互连线层数(2)更多，芯片外周边电路的设计更加简单、性能更为优异、芯片面积也更小。因此，分离3D-OTP的整体性能和整体面积优于集成3D-OTP。注意到，周边电路芯片40的互连线层数(4)仍远小于三维阵列芯片30的后端薄膜层数(10或11)。
另外，由于周边电路芯片40的互连线不需要经受高温工艺步骤，它可以使用高速互连线材料，如铜(Cu)或高k介质等；而三维阵列芯片40中的互连线需要经受高温工艺步骤，它只能采用高温互连线材料(如钨或氧化硅)等。高速互连线材料能提高周边电路40乃至3D-OTP的整体性能。
对于传统的二维存储器(指存储元分布在二维平面上，如传统的闪存)来说，其存储阵列和周边电路具有类似的后端结构。虽然把它们分离到不同芯片上在技术上是可行的，但是由于存储阵列和周边电路的晶圆成本接近，分离后并不能在芯片成本上有所降低，加上多余的封装成本，将二维存储的存储阵列和周边电路分离会增加成本，这和三维存储器有很大差别。
与集成3D-OTP 20不同，在分离3D-OTP 50中，至少一周边电路组件位于周边电路芯片40，而不位于三维阵列芯片30。换句话说，周边电路组件在三维阵列芯片30和周边电路芯片40之间进行了分配。图5A-图9B披露了几种分配模式。
图5A-图5B是第一种分离3D-OTP 50的分配模式。三维阵列芯片30含有多个3D-OTP阵列22aa、2ay及其解码器，以及一芯片内读/写电压产生器41(图5A)。周边电路芯片40至少含有一芯片外地址/数据转换器49(图5B)。由于三维阵列芯片40不含有该转换器49，三维阵列芯片40不能独立完成基本存储功能，但具有较高的阵列效率。另外一种模式是，三维阵列芯片40含有芯片外地址/数据转换器，但不含有读/写电，但具有较大的阵列效率压产生器。周边电路芯片40含有读/写电压产生器。类似地，三维阵列芯片40不能独立完成基本存储功能，但具有较高的阵列效率。
图6A-图6B是第二种分离3D-OTP 50的分配模式。它含有三维阵列芯片30和周边电路芯片40。三维阵列芯片30含有多个3D-OTP阵列22aa、2ay及其解码器(图6A)。周边电路芯片40至少含有一读/写电压产生器41和一地址/数据转换器49(图6B)。由于三维阵列芯片40不含有读/写电压产生器41和地址/数据转换器49，三维阵列芯片40不能独立完成基本存储功能，但具有更高的阵列效率。
图7A-图7C是第三种分离3D-OTP 50的分配模式。它含有三维阵列芯片30和两个周边电路芯片40、40*。三维阵列芯片30含有多个3D-OTP阵列22aa、2ay及其解码器(图7A)。第一周边电路芯片40至少含有一读/写电压产生器41(图7B)。第二周边电路芯片40*至少含有一地址/数据转换器49(图7C)。类似地，由于三维阵列芯片40不含有读/写电压产生器41和地址/数据转换器49，三维阵列芯片40不能独立完成基本存储功能，但具有更高的阵列效率。同时，第一周边电路芯片40可按照模拟电路优化，而第二周边电路芯片40*可按照数码电路优化。
图8A-图8B是第四种分离3D-OTP的分配模式。它类似图6A-图6B的实施例。唯一的差别是三维阵列芯片30还含有一个串行-并行转换器(SerDes)(图8A)，它将芯片30内部的并行数码信号(如地址/数据/指令等)转换成芯片30外的串行数码信号；同时，周边电路芯片40也含有一串行-并行转换器(图8B)，它将芯片40内部的并行数码信号(如地址/数据/指令等)转换成芯片40外的串行数码信号。通过这种转换，封装时需要增加的引线数目会降低很多，这能降低封装成本。
图9A-图9B是两种支持多三维阵列芯片的周边电路芯片40之电路框图。图9A的周边电路芯片40含有多个地址/数据转换器49a、49b…49w(或读/写电压产生器)。每个地址/数据转换器(如49a)为相应的三维阵列芯片(如30a)转换地址/数据。图9B的周边电路芯片40还含有多个读/写电压产生器41a、41b…41w。每个读/写电压产生器(如41a)为相应的三维阵列芯片(如30a)提供读/写电压。
图10A－图10C是三种分离3D-OTP封装(或模块)60的截面图。图10A－图10B中的分离3D-OTP 60是一种多芯片封装(MCP)。其中，图10A中的3D-OTP多芯片封装60含有两个单独的芯片：一三维阵列芯片30和一周边电路芯片40。其中，芯片30堆叠在芯片40上方，并位于同一封装壳61中。引线(bond wire)65为芯片30和40提供电连接。除了引线，还可以采用焊球(solder bump)等。为了保证数据安全，芯片30和40最好封装在一模塑料(moldingcompound)57内。
图10B中的3D-OTP多芯片封装60含有三个单独的芯片：两个三维阵列芯片30a、30b和周边电路芯片40。在本实施例中，芯片30a、30b堆叠在芯片40之上。在其它实施例中，芯片40可以堆叠在芯片30a、30b上，或芯片40与芯片30a、30b面对面地堆叠在一起，或芯片40和芯片30a、30b并列放置。
图10C中的分离3D-OTP是一3D-OTP多芯片模块(MCM)60，它含有一个框架76。该框架76含有两个单独的封装：三维阵列封装72和周边电路封装74。其中，三维阵列封装72含有两个三维阵列芯片30a、30b，而周边电路封装64含有周边电路芯片40。框架76还为三维阵列封装72和周边电路封装74提供电连接(未画出)。
图11A－图11C是三种读/写电压产生器41的电路图。读/写电压产生器41最好使用直流－直流变换器(DC-DC converter)。直流－直流变换器包括升压器和降压器。升压器的输出电压比输入电压高，降压器的输入电压比输入电压低。升压器的例子包括电荷泵(charge pump，图11A)和Boost变换器(Boost converter，图11B)等。降压器的例子包括低压降稳压器(low dropout，图11C)和Buck变换器(Buck converter)等。
图11A中的读/写电压产生器41包括一电荷泵71，其输出电压Vout大于输入电压Vin。一般说来，电荷泵71还含有一个或多个电容。图11B中的读/写电压产生器41包括一高频Boost变换器73，其输出电压Vout大于输入电压Vin。Boost变换器73还含有电感。该电感最好是一薄电感，以满足存储卡或固态硬盘对厚度的要求。图11C中的读/写电压产生器41包括一低压降稳压器75，其输出电压Vout小于输入电压Vin。一般说来，低压降稳压器75还含有一个或多个电容。
图12A－图12B分别表示地址/数据转换器49的两个组件：地址转换器43和数据转换器45。图12A表示一种地址转换器43。它将来自主机的逻辑地址57A转换成三维阵列芯片30的物理地址58A。地址转换器43含有一个处理器92和一存储器94。存储器94存储一地址映射表82和一故障块表84。这些状态表82、84平时存储在只读存储器(ROM)中。在使用时被加载到随机存取存储器(RAM)中。这里，只读存储器可以一种非易失性存储器(NVM)，如快闪存储器。对于一个支持多三维阵列芯片(如图2C中的30a、30b…30w)的地址/数据转换器49来说，存储器94为所有三维阵列芯片30a、30b…30w存储状态表82、84、86，它被所有三维阵列芯片30a、30b…30w共享。
在存储器94的各种状态表82、84中，地址映射表82存储逻辑地址和物理地址之间的映射；故障块表84存储三维存储阵列中有故障的存储块之地址。这里，“存储块”是指存储器的分配单元，其大小可以从一个存储元到一个三维存储阵列中的所有存储元。
在读过程中，一旦处理器92接收到需要读出的存储块之逻辑地址57A，它从地址映射表82中获取相应的物理地址58A。在写过程中，一旦处理器92接收到需要写入的存储块之逻辑地址57A，它从地址映射表82和故障块表84中选择一未占用、无故障以及较少使用的存储块来写入数据。该被选存储块的地址即为物理地址。
图12B表示一种数据转换器45。它将来自主机的逻辑数据57D转换成三维阵列芯片30的物理数据58D，或者将三维阵列芯片30的物理数据58D转换成输出至主机的逻辑数据57D。数据转换器45含有一错误检验校正(ECC)编码器96和一ECC解码器98。ECC编码器96将输入的逻辑数据57D转换成要存储到三维存储阵列的物理数据58D。ECC解码器98将从三维存储阵列中读出的物理数据58D转换成要被输出的逻辑数据57D。在该过程中，物理数据58D中的错误位被检验和校正。适合3D-OTP的ECC编码算法包括Reed-Solomon码、Golay码、BCH码、多维奇偶码和汉明码等。
应该了解，在不远离本发明的精神和范围的前提下，可以对本发明的形式和细节进行改动，这并不妨碍它们应用本发明的精神。因此，除了根据附加的权利要求书的精神，本发明不应受到任何限制。

Claims (8)

1.一种分离的三维一次电编程存储器（3D-OTP）(50)，所述3D-OTP (50)含有相互耦合的一三维阵列芯片(30) 和一电压产生器芯片(40)，其特征在于：
所述三维阵列芯片(30)含有至少一3D-OTP阵列(36)，所述3D-OTP阵列(36)含有多个相互堆叠的3D-OTP存储元；
所述电压产生器芯片(40)含有该3D-OPT阵列(36)的至少一电压产生器，所述三维阵列芯片(30)不含该电压产生器；
所述三维阵列芯片(30)的后端薄膜层数是所述电压产生器芯片(40)的互连线层数的至少两倍；所述三维阵列芯片(30)和所述电压产生器芯片(40)为两个不同的芯片。
2.一种分离的三维一次电编程存储器（3D-OTP）(50)，所述3D-OTP (50)含有相互耦合的一三维阵列芯片(30) 和一电压产生器芯片(40)，其特征在于：
所述三维阵列芯片(30)含有至少一3D-OTP阵列(36)，所述3D-OTP阵列(36)含有多个相互堆叠的3D-OTP存储元；
所述电压产生器芯片(40)含有该3D-OPT阵列(36)的至少一电压产生器，所述三维阵列芯片(30)不含该电压产生器；
所述三维阵列芯片(30)的后端薄膜层数大于所述电压产生器芯片(40)的互连线层数；所述电压产生器芯片(40)的互连线层数大于所述三维阵列芯片(30)的互连线层数；所述三维阵列芯片(30)和所述电压产生器芯片(40)为两个不同的芯片。
3.一种分离的三维一次电编程存储器（3D-OTP）(50)，所述3D-OTP (50)含有相互耦合的一三维阵列芯片(30) 和一电压产生器芯片(40)，其特征在于：
所述三维阵列芯片(30)含有至少一3D-OTP阵列(36)，所述3D-OTP阵列(36)含有多个相互堆叠的3D-OTP存储元；
所述电压产生器芯片(40)含有该3D-OPT阵列(36)的至少一电压产生器，所述三维阵列芯片(30)不含该电压产生器；
所述三维阵列芯片(30)的互连线材料不同于所述电压产生器芯片(40)的互连线材料；所述三维阵列芯片(30)和所述电压产生器芯片(40)为两个不同的芯片。
4.根据权利要求1、2或3所述的存储器，其特征还在于：所述3D-OTP存储元含有一反熔丝膜(1**)。
5.根据权利要求1、2或3所述的存储器，其特征还在于：所述分离3D-OTP是存储卡、固态硬盘、多芯片封装和多芯片模块中的至少一种。
6.根据权利要求1、2或3所述的存储器，其特征还在于：含有另一三维阵列芯片，该电压产生器芯片含有所述另一三维阵列芯片的另一电压产生器。
7.根据权利要求1、2或3所述的存储器，其特征还在于：所述电压产生器芯片(40)含有一读电压产生器。
8.根据权利要求1、2或3所述的存储器，其特征还在于：所述电压产生器芯片(40)含有一写电压产生器。
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