CN103632699A - 含有地址/数据变换器芯片的三维存储器 - Google Patents

含有地址/数据变换器芯片的三维存储器 Download PDF

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Abstract

本发明提出一种含有地址/数据转换器芯片的三维存储器，它含有至少一单独的三维阵列芯片(30)和一单独的地址/数据转换器芯片(40*)。三维阵列芯片(30)含有多个三维存储阵列(22aa…)，地址/数据转换器芯片(40*)将主机的地址/数据(54)与三维阵列芯片(30)的地址/数据(58)相互转换。该三维存储器支持多个三维阵列芯片(30a,30b…)。

Description

含有地址/数据变换器芯片的三维存储器
技术领域
本发明涉及集成电路存储器领域，更确切地说，涉及三维存储器（3D-M）。
背景技术
三维存储器（3D-M）是一种单片（monolithic）半导体存储器，它含有多个相互堆叠的存储层。3D-M包括三维只读存储器（3D-ROM）和三维随机读取存储器（3D-RAM）。3D-ROM可以进一步划分为三维掩膜编程只读存储器（3D-MPROM）和三维电编程只读存储器（3D-EPROM）。基于其编程机制，3D-M可以含有memristor、resistive random-access memory（RRAM或ReRAM）、phase-change memory（PCM）、programmable metallization memory（PMM）、或conductive-bridging random-access memory（CBRAM）。
美国专利5,835,396披露了一种3D-M，即3D-ROM。如图1A所示，3D-M芯片20含有一衬底层0K及多个堆叠于衬底层0K上并相互堆叠的存储层16A、16B。衬底层0K含有晶体管0t及其互连线0i。其中，晶体管0t形成在半导体衬底0中；互连线0i含有衬底金属层0M1、0M2，它位于衬底0上方，但位于最低存储层16A下方。存储层（如16A）通过接触通道孔（如1av）与衬底层0K耦合。
每个存储层（如16A）含有多条顶地址线（如2a）、底地址线（如1a）和存储元（如5aa）。存储元可以采用二极管、晶体管或别的器件。在各种存储元中，采用二极管的存储元尤其重要：其面积最小，仅为4F2（F为最小特征尺寸）。二极管存储元一般形成在顶地址线和底地址线的交叉点处，从而构成一交叉点（cross-point）阵列。这里，二极管泛指任何具有如下特征的二端器件：当其外加电压的数值小于读电压或外加电压的方向与读电压相反时，其电阻远大于其在读电压下的电阻。二极管的例子包括半导体二极管（如p-i-n硅二极管等）和金属氧化物二极管（如氧化钛二极管、氧化镍二极管等）等。
存储层16A、16B构成至少一三维存储阵列16，而衬底层0K则含有三维存储阵列16的周边电路。其中，一部分周边电路位于三维存储阵列下方，它们被称为阵列下周边电路；另一部分周边电路位于三维存储阵列外边，它们被称为阵列外周边电路18。由于阵列外周边电路18上方的空间17不含有存储元，该空间实际上被浪费了。
美国专利7,388,476披露了一种集成3D-M芯片20，它能直接使用由主机提供的电源电压23，并直接与主机交换地址/数据27。这里，主机是直接使用该芯片20的设备，主机使用的地址/数据27是逻辑地址/数据。
如图1B所示，集成3D-M芯片20含有一3D-M核心区域22和一中间电路区域28。3D-M核心区域22含有多个三维存储阵列（如22aa、22ay）及其解码器（如24、24G）。这些解码器24包括本地解码器24和整体解码器24G。其中，本地解码器24对单个三维存储阵列的地址/数据进行解码，整体解码器24G将整体地址/数据25解码至单个三维存储阵列中。注意到，3D-M核心区域22的地址/数据25是物理地址/数据。
中间电路区域28含有介于3D-M核心区域22和主机之间的中间电路。中间电路28为3D-M核心区域22与主机之间实现电压、数据、地址转换。例如，它将电源电压23转换成读电压VR或/和写（编程）电压VW，将逻辑地址/数据27与物理地址/数据25相互转换。中间电路28含有读/写电压产生器21和地址/数据转换器29。其中，地址/数据转换器29包括错误检验和校正电路（ECC）29E、页寄存器29P和智能写控制器29W等。ECC电路29E对从三维存储阵列中读出的数据进行ECC解码，同时进行错误检验和校正（参考美国专利6,591,394）；页寄存器29P在主机和三维存储阵列之间起临时存储数据的功能，它还能对数据进行ECC编码（参考美国专利8,223,525）；智能写控制器29W在编程过程中监控写错误，一旦写错误发生，则启动自修复机制以将数据写入到冗余行中（参考美国专利7,219,271）。现有技术的集成3D-M芯片20在芯片内部实现电压、数据、地址转换。
一般说来，中间电路28是阵列外周边电路18。由于中间电路在3D-M芯片20中占用了大量芯片面积，现有技术的集成3D-M芯片20具有较低的阵列效率。这里，阵列效率定义为总存储面积（即用于存储用户数据的芯片面积）和总芯片面积之比。在3D-M中，总存储面积AM是位于用户可用数据位（即不包括用户不能使用的数据位）下方的芯片面积，它可以表达为：AM = Ac*CL = (4F2)*C3D-M/N。其中，Ac为单个存储元所占的芯片面积，CL是一个存储层所存储的数据量，F是地址线的半周期，C3D-M是3D-M的存储容量，N是3D-M中所有存储层的数目。以下段落以两个3D-M为例，来计算其阵列效率。
第一个3D-M的例子是三维一次编程存储器（3D-OTP）（参见Crowley等著《512Mb PROM with 8 layers of antifuse/diode cells》，2003年国际固态电路会议，图16.4.5）。该3D-OTP芯片的存储容量为512Mb，它含有8个存储层，并采用0.25um的生产工艺。其总存储面积为 (4*0.25um2)*512Mb/8 = 16mm2。由于总芯片面积为48.3mm2，该3D-OTP芯片的阵列效率为~33%。
第二个3D-M的例子是三维电阻式存储器（3D-ReRAM）（参见Liu等著《A 130.7mm2 2-Layer 32Gb ReRAM Memory Device in 24nm Technology》，2013年国际固态电路会议，图12.1.7）。该3D-ReRAM芯片的存储容量为32Gb，它含有2个存储层，并采用24nm的生产工艺。其总存储面积为 (4*24nm2)*32Gb/2 = 36.8mm2。由于总芯片面积为130.7mm2，该3D-ReRAM芯片的阵列效率为~28%。
在现有技术的集成3D-M芯片20中，三维存储阵列与所有中间电路组件（包括读/写电压产生器和地址/数据转换器）集成在一个芯片上。集成3D-M基于集成电路的主流观点，即集成能降低成本。不幸的是，该观点对3D-M不成立。由于三维存储阵列采用了繁复的后端工艺，而中间电路的后端工艺较简单，因此盲目地将中间电路和三维存储阵列集成的直接结果就是不得不用制造三维存储阵列的昂贵工艺流程来制造中间电路，这不仅不能降低成本，反而会增加成本。此外，由于中间电路只能采用与三维存储阵列同样数目的金属层（如仅为两层），故中间电路的设计比较麻烦，其所需的芯片面积较大。另一方面，由于3D-M存储元一般会经过高温工艺，中间电路需要采用耐高温的互连线材料，如钨（W）等，这些材料会使3D-M的整体性能下降。
发明内容
本发明的主要目的是提供一种更为廉价的三维存储器（3D-M）。
本发明的另一目的是提供一种性能优异的3D-M。
本发明的另一目的是提高三维阵列芯片的阵列效率。
为了实现这些以及别的目的，本发明遵从如下指导原则：将三维电路和二维电路分离到不同芯片，以便将它们分别优化；为了提高阵列效率，应尽量避免在三维阵列芯片中转换地址和数据。相应地，本发明提出一种含有地址/数据转换器芯片的分离三维存储器（分离3D-M），它含有至少一三维阵列芯片（三维电路）和至少一地址/数据转换器芯片（二维电路）。三维阵列芯片构建在三维空间中并含有多个功能层（即存储层），地址/数据转换器芯片构建在二维空间中并只含有一个功能层。将三维电路和二维电路分离到不同芯片中可以将它们分别优化。这里，地址/数据转换器将主机的地址（即逻辑地址）或/和数据（即逻辑数据）与三维阵列芯片的地址（即物理地址）或/和数据（即物理数据）相互转换。由于三维阵列芯片不含地址/数据转换器，故其阵列效率可以大于40%。分离3D-M支持多个三维阵列芯片，它可以用于大容量3D-M存储卡和3D-M固态硬盘。
由于地址/数据转换器芯片可以采用独立的、廉价工艺流程来制造，其晶片成本比三维阵列芯片低很多。因此对于相同的存储容量，分离3D-M的总成本低于集成3D-M。此外，由于地址/数据转换器芯片中金属层的数目不再受三维阵列芯片的限制，它可以含有更多的金属层（如从两层金属增加到四层金属），因此其设计更为简单，而且所需的芯片面积更小。另外，由于地址/数据转换器芯片不需要经过高温工艺，其互连线可以使用高速互连线材料，如铜（Cu）等，这些材料可以提高3D-M的整体性能。
相应地，本发明提出一种三维存储器(50)，其特征在于包括：一三维阵列芯片(30)，该三维阵列芯片(30)含有至少一三维存储阵列(22aa…)，该三维存储阵列(22aa…)含有多个相互堆叠的存储层(16A, 16B…)；一地址/数据转换器芯片(40*)，该地址/数据转换器芯片(40*)含有至少一地址转换器(43)，该地址转换器(43)将主机的地址(54A)与该三维阵列芯片(30)的地址(58A)相互转换；所述三维阵列芯片(30)和所述地址/数据转换器芯片(40*)为两个不同的芯片。
本发明还提出一种三维存储器(50)，其特征在于包括：一三维阵列芯片(30)，该三维阵列芯片(30)含有至少一三维存储阵列(22aa…)，该三维存储阵列(22aa…)含有多个相互堆叠的存储层(16A, 16B…)；一地址/数据转换器芯片(40*)，该地址/数据转换器芯片(40*)含有至少一数据转换器(45)，该数据转换器(45)将主机的数据(54D)与该三维阵列芯片(30)的数据(58D)相互转换；所述三维阵列芯片(30)和所述地址/数据转换器芯片(40*)为两个不同的芯片。
本发明进一步提出一种三维存储器(50)，其特征在于包括：第一和第二三维阵列芯片(30a, 30b)，该第一和第二三维阵列芯片(30a, 30b)分别含有至少一三维存储阵列(22aa…)，该三维存储阵列(22aa…)含有多个相互堆叠的存储层(16A, 16B…)；一地址/数据转换器芯片(40*)，该地址/数据转换器芯片(40*)含有至少一地址/数据转换器(47)，该地址/数据转换器(47)将主机的地址(54A)与该第一和第二三维阵列芯片(30a, 30b)的地址(58A)相互转换；所述第一、第二三维阵列芯片(30a, 30b)和所述地址/数据转换器芯片(40*)为三个不同的芯片。
本发明还进一步提出一种三维存储器(50)，其特征在于包括：第一和第二三维阵列芯片(30a, 30b)，该第一和第二三维阵列芯片(30a, 30b)分别含有至少一三维存储阵列(22aa…)，该三维存储阵列(22aa…)含有多个相互堆叠的存储层(16A, 16B…)；一地址/数据转换器芯片(40*)，该地址/数据转换器芯片(40*)含有至少一地址/数据转换器(47)，该地址/数据转换器(47)将主机的数据(54D)与该第一和第二三维阵列芯片(30a, 30b)的数据(58D)相互转换；所述第一、第二三维阵列芯片(30a, 30b)和所述地址/数据转换器芯片(40*)为三个不同的芯片。
附图说明
图1A是一种现有技术中三维存储器（3D-M）的截面图；图1B是一种集成3D-M芯片（现有技术）的系统构架。
图2A－图2B是两种含有地址/数据转换器芯片的分离3D-M之电路框图。
图3A是一种分离3D-M中三维阵列芯片的截面图；图3B是其地址/数据转换器芯片的截面图。
图4A－图4C是三种分离3D-M的截面图。
图5A－图5B是两种地址/数据转换器的电路框图。
注意到，这些附图仅是概要图，它们不按比例绘图。为了显眼和方便起见，图中的部分尺寸和结构可能做了放大或缩小。在不同实施例中，相同的符号一般表示对应或类似的结构。
具体实施方式
在本发明中，“/”表示“和”或“或”的关系。例如，读/写电压产生器表示它可以只产生读电压、或只产生写电压、或同时产生读电压和写电压；地址/数据转换器表示它可以只转换地址、或只转换数据、或同时转换地址和电压。
图2A－图2B表示两种含有地址/数据转换器芯片的分离3D-M 50。这些实施例均含有至少一三维阵列芯片（三维电路）和至少一地址/数据转换器芯片（二维电路）。其中，三维阵列芯片构建在三维空间中并含有多个功能层（即存储层），地址/数据转换器芯片构建在二维空间中并只含有一个功能层。将三维电路和二维电路分离到不同芯片中可以将它们分别优化。
分离3D-M 50包括一能与各种主机实现物理连接、并按照一种通讯标准通讯的接口52。接口52包括多个接触端52x、52y、52a－52b，它们能与主机插口对应的接触端耦合。例如，主机分别通过电源端52x和接地端52y为分离3D-M 50提供电源电压VDD和接地电压VSS；主机通过信号端52a－52d与分离3D-M 50交换地址/数据。由于这些地址/数据直接被主机使用，它们是逻辑地址/数据。
图2A中的分离3D-M 50是一3D-M存储卡。它含有一单独的三维阵列芯片（三维电路）30和一单独的地址/数据转换器芯片（二维电路）40*。三维阵列芯片30含有如图1B中的3D-M核心区域22，它含有多个三维存储阵列（如22aa、22ay）及其解码器（如24、24G）。三维阵列芯片30还含有一读/写电压产生器41，它为3D-M核心区域22产生读电压和写电压。地址/数据转换器芯片40*含有一地址/数据转换器47，该地址/数据转换器47含有地址转换器43和数据转换器45。其中，地址转换其43将外部总线54（包括来自接触端52a－52d上的信号）上的逻辑地址与内部总线58上的物理地址相互转换；数据转换器45将外部总线54上的逻辑数据与内部总线58上的物理数据相互转换。这里，地址/数据转换器47可以仅实现地址转换、或仅实现数据转换、或同时实现地址和数据转换。由于三维阵列芯片30不含地址/数据转换器47，其阵列效率可以大于40%。
由于地址/数据转换器芯片40*可以采用独立的、廉价工艺流程来制造，其晶片成本比三维阵列芯片30低很多。作为一个简单的估算，假如地址/数据转换器芯片40*的晶片成本是三维阵列芯片30的一半，且阵列效率由集成3D-M芯片20的30％提高到三维阵列芯片30的40％，那么对于相同的存储容量，分离3D-M 50的总成本是集成3D-M 20的~88%。
图2B中的分离3D-M 50是一大容量3D-M存储卡或一3D-M固态硬盘。它含有一单独的地址/数据转换器芯片40*和两个三维阵列芯片30a、30b。地址/数据转换器芯片40*含有地址/数据转换器47，它包括两个地址/数据转换器47a、47b，每个地址/数据转换器（如47a）为一个三维阵列芯片（如30a）实现地址数据/转换。虽然本实施例仅有两个三维阵列芯片，对于熟悉本专业的人士来说，大容量3D-M存储卡和3D-M固态硬盘可以含有更多三维阵列芯片。
图3A－图3B是分离3D-M 50中三维阵列芯片30和地址/数据转换器芯片40*的截面图。在图3A中的三维阵列芯片30形成在三维空间中，并含有多个功能层，包括衬底层0K和存储层16A、16B。衬底层0K含有晶体管0t及其互连线0iA。晶体管0t形成在三维阵列衬底0A上，互连线0iA包括两个衬底金属层0M1、0M2。为了适应制造存储元（如5aa）所需的高温工艺，衬底金属层0M1、0M2最好采用高温互连线材料，如钨（W）等。这里，存储层16A、16B与图1A中的3D-M 20类似。
图3B中的地址/数据转换器芯片40*形成在二维空间中，并只含有一个功能层，即衬底层0K’。 衬底层0K’包括晶体管0t及其互连线0iB。晶体管0t形成在地址/数据转换器衬底0B上，互连线0iB包括四个金属层0M1’－0M4’。 由于三维阵列芯片30和地址/数据转换器芯片40*为两个单独芯片，地址/数据转换器芯片40*可以采用独立的、廉价工艺流程来制造，而非采用昂贵的、制造三维阵列芯片30的工艺来制造。因此，地址/数据转换器芯片40*的晶片成本比三维阵列芯片30低很多。
由于是一个单独芯片，地址/数据转换器芯片40*可以比集成3D-M芯片20具有更多的金属层（如从两层金属增加到四层金属），因此地址/数据转换器的设计更为简单，且所需的芯片面积要小。此外，由于地址/数据转换器芯片40*的金属层0M1’－0M4’不需要经历高温工艺，其互连线0iB可以采用高性能互连线材料，如铜（Cu）。这些材料可以提高地址/数据转换器芯片40*的功能，也能相应地提高3D-M的整体性能。
图4A－图4C是三种分离3D-M 50的截面图。图4A－图4B中的分离3D-M 50是一种多芯片封装（MCP）。其中，图4A中的3D-M多芯片封装50含有两个单独的芯片：一三维阵列芯片30和一地址/数据转换器芯片40*。芯片30、40*堆叠在一封装衬底（interposer）53上并位于同一封装壳51中。引线（bond wire）55为芯片30、40*提供电连接。除了引线，还可以采用焊球（solder bump）等。为了保证数据安全，芯片30、40*最好封装在一模塑料（molding compound）57内。在本实施例中，三维阵列芯片30堆叠在地址/数据转换器芯片40*上。在其它实施例中，地址/数据转换器芯片40*可以堆叠在三维阵列芯片30上，或三维阵列芯片30与地址/数据转换器芯片40*面对面地堆叠在一起，或三维阵列芯片30和地址/数据转换器芯片40*并列放置。该3D-M多芯片封装50可以采用图2A中的电路。
图4B中的3D-M多芯片封装50含有至少两个三维阵列芯片30a、30b和一地址/数据转换器芯片40*。这些芯片30a、30b和40*是三个单独的芯片。它们位于同一封装壳51中。其中，三维阵列芯片30a堆叠在三维阵列芯片30b之上，三维阵列芯片30b堆叠在地址/数据转换器芯片40*之上。引线55为芯片30a、30b和40*提供电连接。该3D-M多芯片封装50可以采用图2B中的电路。
图4C中的分离3D-M是一3D-M多芯片组件（MCM）50*，它含有一个框架66。该框架66含有两个单独的封装：三维阵列封装62和地址/数据转换器封装64。其中，三维阵列封装62含有两个三维阵列芯片30a、30b，而地址/数据转换器封装64含有地址/数据转换器芯片40*。框架66还为三维阵列封装62和地址/数据转换器封装64提供电连接（此处未画出）。该3D-M多芯片组件50*可以采用图2B中的电路。
图5A－图5B分别表示地址/数据转换器47的两个组件：地址转换器43和数据转换器45。图5A表示一种地址转换器43。它将主机的逻辑地址54A转换成3D-M核心区域22的物理地址58A。地址转换器43含有一个处理器92和一存储器94。存储器94存储一地址映射表82、一故障块表84和一磨损管理表86。这些状态表82、84、86平时存储在只读存储器（ROM）中。在使用时被加载到随机存取存储器（RAM）中。这里，只读存储器可以一种非易失性存储器（NVM），如快闪存储器。对于一个支持多三维阵列芯片（如图2D中的30a、30b… 30w）的地址/数据转换器47来说，存储器94为所有三维阵列芯片30a、30b… 30w存储状态表82、84、86，它被所有三维阵列芯片30a、30b… 30w共享。
在存储器94的各种状态表82、84、86中，地址映射表82存储逻辑地址和物理地址之间的映射；故障块表84存储三维存储阵列中有故障的存储块之地址；磨损管理表86纪录每个存储块读/写的次数。这里，“存储块”是指存储器的分配单元，其大小可以从一个存储元到一个三维存储阵列中的所有存储元。
在读过程中，一旦处理器92接收到需要读出的存储块之逻辑地址54A，它从地址映射表82中获取相应的物理地址58A。在写过程中，一旦处理器92接收到需要写入的存储块之逻辑地址54A，它从地址映射表82、故障块表84和磨损管理表86中选择一未占用、无故障以及较少使用的存储块来写入数据。该被选存储块的地址即为物理地址。
图5B表示一种数据转换器45。它将主机的逻辑数据54D转换成三维存储阵列的物理数据58D，或者将三维存储阵列的物理数据58D转换成主机的逻辑数据54D。数据转换器45含有一错误检验校正（ECC）编码器96和一ECC解码器98。ECC编码器96将输入的逻辑数据54D转换成要存储到三维存储阵列的物理数据58D。ECC解码器98将从三维存储阵列中读出的物理数据58D转换成要被输出的逻辑数据54D。在该过程中，物理数据58D中的错误位被检验和校正。适合3D-M的ECC编码算法包括Reed-Solomon码、Golay码、BCH码、多维奇偶码和汉明码等。
应该了解，在不远离本发明的精神和范围的前提下，可以对本发明的形式和细节进行改动，这并不妨碍它们应用本发明的精神。因此，除了根据附加的权利要求书的精神，本发明不应受到任何限制。

Claims (10)

1.一种三维存储器(50)，其特征在于包括：
一三维阵列芯片(30)，该三维阵列芯片(30)含有至少一三维存储阵列(22aa…)，该三维存储阵列(22aa…)含有多个相互堆叠的存储层(16A, 16B…)；
一地址/数据转换器芯片(40*)，该地址/数据转换器芯片(40*)含有至少一地址转换器(43)，该地址转换器(43)将主机的地址(54A)与该三维阵列芯片(30)的地址(58A)相互转换；
所述三维阵列芯片(30)和所述地址/数据转换器芯片(40*)为两个不同的芯片。
2.一种三维存储器(50)，其特征在于包括：
一三维阵列芯片(30)，该三维阵列芯片(30)含有至少一三维存储阵列(22aa…)，该三维存储阵列(22aa…)含有多个相互堆叠的存储层(16A, 16B…)；
一地址/数据转换器芯片(40*)，该地址/数据转换器芯片(40*)含有至少一数据转换器(45)，该数据转换器(45)将主机的数据(54D)与该三维阵列芯片(30)的数据(58D)相互转换；
所述三维阵列芯片(30)和所述地址/数据转换器芯片(40*)为两个不同的芯片。
3.一种三维存储器(50)，其特征在于包括：
第一和第二三维阵列芯片(30a, 30b)，该第一和第二三维阵列芯片(30a, 30b)分别含有至少一三维存储阵列(22aa…)，该三维存储阵列(22aa…)含有多个相互堆叠的存储层(16A, 16B…)；
一地址/数据转换器芯片(40*)，该地址/数据转换器芯片(40*)含有至少一地址/数据转换器(47)，该地址/数据转换器(47)将主机的地址(54A)与该第一和第二三维阵列芯片(30a, 30b)的地址(58A)相互转换；
所述第一、第二三维阵列芯片(30a, 30b)和所述地址/数据转换器芯片(40*)为三个不同的芯片。
4.一种三维存储器(50)，其特征在于包括：
第一和第二三维阵列芯片(30a, 30b)，该第一和第二三维阵列芯片(30a, 30b)分别含有至少一三维存储阵列(22aa…)，该三维存储阵列(22aa…)含有多个相互堆叠的存储层(16A, 16B…)；
一地址/数据转换器芯片(40*)，该地址/数据转换器芯片(40*)含有至少一地址/数据转换器(47)，该地址/数据转换器(47)将主机的数据(54D)与该第一和第二三维阵列芯片(30a, 30b)的数据(58D)相互转换；
所述第一、第二三维阵列芯片(30a, 30b)和所述地址/数据转换器芯片(40*)为三个不同的芯片。
5.根据权利要求1所述的存储器，其特征还在于：该地址转换器(43)含有地址映射表(82)、故障块表(84)和磨损管理表(86)中的至少一种。
6.根据权利要求2所述的存储器，其特征还在于：该数据转换器(45)含有ECC编码器(96)和ECC解码器(98)中的至少一种。
7.根据权利要求1－4所述的存储器，其特征还在于：该三维阵列芯片芯片(30)还含有至少一串行器－解串器(49)。
8.根据权利要求1－4所述的存储器，其特征还在于：所述三维存储器含有三维只读存储器（3D-ROM）、三维随机读取存储器（3D-RAM）、memristor、resistive random-access memory（RRAM或ReRAM）、phase-change memory（PCM）、programmable metallization memory（PMM）和 conductive-bridging random-access memory（CBRAM）中的至少一种。
9.根据权利要求1－4所述的存储器，其特征还在于：所述三维存储器是存储卡、固态硬盘、多芯片封装和多芯片组件中的至少一种。
10.根据权利要求1－4所述的存储器，其特征还在于：所述三维阵列芯片的阵列效率大于40％。
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