CN112464593A - Rom位映射关系生成方法、装置、处理器芯片及服务器 - Google Patents

Rom位映射关系生成方法、装置、处理器芯片及服务器 Download PDF

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Abstract

本发明一个或多个实施例公开了一种ROM位映射关系生成方法、装置、处理器芯片及服务器，该方法包括：根据ROM的电路网表以及版图进行版图与线路图的同一性验证LVS，得到所述ROM中的存储单元在芯片上的位置的坐标和存储单元的存储层次信息；根据所述存储层次信息构建测量文件；基于所述测量文件进行快速电路仿真，得到所述存储单元读操作完成的时间；根据所述快速电路仿真的仿真时间、所述存储单元读操作完成的时间确定所述ROM的逻辑地址与所述存储单元的之间对应关系；根据所述逻辑地址与所述存储单元之间的对应关系以及所述存储单元的坐标生成所述ROM的位映射关系，该方法可提高ROM位映射关系生成效率。

Description

ROM位映射关系生成方法、装置、处理器芯片及服务器
技术领域
本发明涉及计算机技术领域，尤其涉及一种ROM位映射关系生成方法、装置、处理器芯片及服务器。
背景技术
在内存芯片的测试中，需要确定每组逻辑地址选中的存储单元在芯片上的坐标位置。这样，当测试到某些逻辑地址时，如果内存发生读写错误，就可以定位到存储单元，从而进行错误分析。因此，需要提供内存的逻辑地址与存储单元在芯片上的坐标位置的映射关系，即Bitmap(位映射)。
目前，常用的生成Bitmap的方式就是根据内存的版图来推算存储单元的坐标。图1示出了一个存储容量大小为4x6(字数为4，位数为6)的ROM的版图示意图。存储单元阵列由4行6列的存储单元构成。为了叙述方便，第1行与第1列交叉处的单元称为C11，第1行与第2列交叉处的单元称为C12，第2行与第1列交叉处的单元称为C21，第2行与第2列交叉处的单元称为C22，以此类推。假设已知存储单元的宽度是w，高度是h，单元C11左下角的坐标是(x1，y1)，如图1所示，可以推算出来C12左下角的坐标是(x1+w，y1)，C21左下角的坐标是(x1，y1+h)，C22左下角的坐标是(x1+w，y1+h)，以此推算出所有存储单元左下角的坐标。由于Bitmap是要确定出逻辑地址与存储单元的位置坐标一一对应的关系。那么进一步的，再确认每一组地址信号ADR<1：0>选中的是哪一行，比如ADR<1：0>＝00/01/10/11分别选中的是第1行/第2行/第3行/第4行，那么就可以得出类似图2所示的Bitmap。
以上通过推算坐标的方式来生成Bitmap存在一些弊端。首先，该方式高度依赖于版图的排布方式：比如同样对于图1所示的存储容量大小为4x6的ROM，它的版图排布可以完全不同于图1，比如如图3所示，存储阵列排布在两边。或者如图4所示，存储阵列排布在上下，这样Bitmap则与图1的Bitmap不相同。可见上述生成Bitmap的方式由于高度依赖于版图的排布方式，在生成Bitmap时，对版图的熟悉程度要求较高。而对于大容量的ROM，其版图排布通常较为复杂，用这种推算的方式生成Bitmap容易出错。其次，当版图排布方式稍有改动，则需重新推算一遍，耗时耗力，操作较为复杂。
发明内容
有鉴于此，本发明实施例提供一种ROM位映射关系生成方法、装置、处理器芯片及服务器，能够有效提高ROM位映射关系生成效率。
本发明一个或多个实施例提供了一种ROM位映射关系生成方法，包括：根据只读存储器ROM的电路网表以及版图进行版图与线路图的同一性验证LVS，得到所述ROM中的存储单元在芯片上的位置的坐标和存储单元的存储层次信息；根据所述存储层次信息构建测量文件；基于所述测量文件进行快速电路仿真，得到所述存储单元读操作完成的时间；根据所述快速电路仿真的仿真时间、所述存储单元读操作完成的时间确定所述ROM的逻辑地址与所述存储单元的之间对应关系；根据所述逻辑地址与所述存储单元之间的对应关系以及所述存储单元的坐标生成所述ROM的位映射关系。
可选的，所述测量文件用于：查找所述存储单元的栅端电压减去漏端电压大于电源电压值的预设百分比的时刻，其中，所述测量文件中使用所述存储单元的存储层次信息表示所述存储单元。
可选的，基于所述测量文件进行快速电路仿真，得到所述存储单元读操作完成的时间，包括：对所述逻辑地址进行遍历，对各逻辑地址执行读操作，生成对所述逻辑地址执行读操作的仿真激励信号以及所述逻辑地址与所述仿真时间的对应关系；根据所述仿真激励信号、所述ROM的电路网表进行快速电路仿真。
可选的，参与所述快速电路仿真的电路网表的个数与所述ROM中的多列选择器的列数一致。
可选的，根据所述快速电路仿真的仿真时间、所述存储单元读操作完成的时间确定所述ROM的逻辑地址与所述存储单元的之间对应关系，包括：根据所述仿真时间、仿真周期以及所述存储单元读操作完成的时间，确定在所述仿真时间执行读操作的存储单元与所述仿真时间对应；根据所述仿真时间与所述逻辑地址之间的对应关系，确定出所述存储单元与所述逻辑地址之间的对应关系。
本发明一个或多个实施例提供了一种ROM位映射关系生成装置，包括：验证模块，被配置为根据只读存储器ROM的电路网表以及版图进行版图与线路图的同一性验证LVS，得到所述ROM中的存储单元在芯片上的位置的坐标和存储单元的存储层次信息；构建模块，被配置为根据所述存储层次信息构建测量文件；仿真模块，被配置为基于所述测量文件进行快速电路仿真，得到所述存储单元读操作完成的时间；确定模块，被配置为根据所述快速电路仿真的仿真时间、所述存储单元读操作完成的时间确定所述ROM的逻辑地址与所述存储单元的之间对应关系；生成模块，被配置为根据所述逻辑地址与所述存储单元之间的对应关系以及所述存储单元的坐标生成所述ROM的位映射关系。
可选的，所述测量文件用于：查找所述存储单元的栅端电压减去漏端电压大于电源电压值的预设百分比的时刻，其中，所述测量文件中使用所述存储单元的存储层次信息表示所述存储单元。
可选的，所述仿真模块具体被配置为：对所述逻辑地址进行遍历，对各逻辑地址执行读操作，生成对所述逻辑地址执行读操作的仿真激励信号以及所述逻辑地址与所述仿真时间的对应关系；
根据所述仿真激励信号、所述ROM的电路网表进行快速电路仿真。
可选的，参与所述快速电路仿真的电路网表的个数与所述ROM中的多列选择器的列数一致。
可选的，所述确定模块具体被配置为：根据所述存储单元读操作完成的时间以及仿真周期确定出所述存储单元对应的仿真时间；根据预设的所述仿真时间与所述逻辑地址之间的对应关系，确定所述逻辑地址与所述存储单元之间的对应关系。
本发明一个或多个实施例还提供了一种处理器芯片，包括：至少一个处理器核心、缓存；所述处理器核心，用于执行前述任意一种ROM位映射关系生成方法。
本发明一个或多个实施例还提供了一种服务器，包括：壳体、处理器、存储器、电路板和电源电路，其中，电路板安置在壳体围成的空间内部，处理器和存储器设置在电路板上；电源电路，用于为所述服务器的各个电路或器件供电；存储器用于存储可执行程序代码；所述处理器通过读取存储器中存储的可执行程序代码来运行与可执行程序代码对应的程序，用于执行前述任意一种ROM位映射关系生成方法。
在本发明的一个或多个实施例中，根据ROM的电路网表以及版图进行LVS得到所述ROM中的存储单元在芯片上的位置的坐标和存储单元的存储层次信息，根据存储单元的存储层次信息构建测量文件，基于测量文件进行快速电路仿真，得出存储单元读操作完成的时间，再结合快速电路仿真的时间，确定出存储单元与逻辑地址之间的对应关系，基于该对应关系即可生成ROM的位映射关系，该方法可基于快速电路仿真的结果方便快捷地生成ROM的位映射关系，提高了生成ROM位映射关系的效率。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1是一种ROM的版图的示意图；
图2是图1所示的ROM的Bitmap的示意图；
图3是一种ROM的版图的示意图；
图4是一种ROM的版图的示意图；
图5是根据本发明一个或多个实施例示出的一种ROM位映射关系生成方法的流程图；
图6是根据本发明一个或多个实施例示出的一种存储单元电路示意图；
图7是根据本发明一个或多个实施例示出的一种ROM电路示意图；
图8是根据本发明一个或多个实施例示出的一种信息查找表的示意图；
图9是根据本发明一个或多个实施例示出的一种只读存储器的Bitmap；
图10是根据本发明一个或多个实施例示出的一种ROM位映射关系生成方法的流程图；
图11是根据本发明一个或多个实施例示出的一种ROM位映射关系生成装置的结构示意图；
图12是根据本发明一个或多个实施例示出的一种处理芯片的结构示意图；
图13是根据本发明一个或多个实施例示出的一种服务器的结构示意图。
具体实施方式
下面结合附图对本发明实施例进行详细描述。
应当明确，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
图5是根据本发明一个或多个实施例示出的一种ROM位映射关系生成方法的流程图，如图5所示，该方法包括：
步骤501：根据ROM的电路网表以及版图进行LVS(Layout Versus Schematic，版图与线路图的同一性验证)，得到所述ROM中的存储单元在芯片上的位置的坐标和存储单元的存储层次信息；
其中，电路网表中可包括电路器件以及器件之间的连接关系，存储层次信息(hierarchy of memory)表示存储系统层次结构的排列顺序。版图，即GDS(Graphic DataStream，图形数据流文件)。在步骤101中，根据ROM的电路网表以及版图进行LVS可得到ROM中所有存储单元在芯片上的位置的坐标和存储单元的存储层次信息。
步骤502：根据所述存储层次信息构建测量文件；
例如，可以根据存储单元的存储层次信息构建用于测量存储单元读操作完成的时间，也称为存储单元的active时间。
步骤503：基于所述测量文件进行快速电路仿真，得到所述存储单元读操作完成的时间；
在步骤503中，例如可以是使用SPICE(Simulation program with integratedcircuit emphasis，仿真电路模拟器)基于上述测量文件进行快速电路仿真。
步骤504：根据所述快速电路仿真的仿真时间、所述存储单元读操作完成的时间确定所述ROM的逻辑地址与所述存储单元的之间对应关系；
例如，用测量文件测量得到存储单元读操作完成的时间，根据快速电路仿真的仿真时间，以及仿真时间与逻辑地址的对应关系，可确定出存储单元读操作完成的时间与逻辑地址的对应关系，进而即确定出了存储单元与逻辑地址之间的对应关系。
步骤505：根据所述逻辑地址与所述存储单元之间的对应关系以及所述存储单元的坐标生成所述ROM的位映射关系。
在本发明的一个或多个实施例中，根据ROM的电路网表以及版图进行LVS得到所述ROM中的存储单元在芯片上的位置的坐标和存储单元的存储层次信息，根据存储单元的存储层次信息构建测量文件，基于测量文件进行快速电路仿真，得出存储单元读操作完成的时间，再结合快速电路仿真的时间，确定出存储单元与逻辑地址之间的对应关系，基于该对应关系即可生成ROM的位映射关系，该方法可基于快速电路仿真的结果方便快捷地生成ROM的位映射关系，提高了生成ROM位映射关系的效率。
在本发明的一个或多个实施例中，所述测量文件可用于：查找所述存储单元的栅端电压减去漏端电压大于电源电压值的预设百分比的时刻，其中，所述测量文件中使用所述存储单元的存储层次信息表示所述存储单元。
ROM存储单元以图6所示为例，该存储单元是一个2x2的单元阵列，有4个存储单元，分别表示为M0、M1、M2、M3，两条字线wordline表示为(WL0，WL1)，和两条位线bitline表示为(BL0，BL1)。如图6所示，M0，M3的漏端的实心圆圈表示其漏端与bitline相连，那么这个存储单元存储的就是‘0’；M1，M2的漏端的空心圆圈表示其漏端不与bitline相连，那么这个存储单元存储的就是‘1’。存储‘0’的单元在读操作时，bitline上的电压会从‘1’降到‘0’(bitline上的电压在读操作之前都被预充电到‘1’)；存储‘1’的单元在读操作时，bitline上的电压会维持在‘1’。
快速电路仿真以SPICE为例进行说明，SPICE测量的句法例如可以如下所示：
FindV(top/xxx/xxx/array/xxx/M0：Gate)-V(top/xxx/xxx/array/xxx/M0：Drain)＞0.8*VDD；
其中，top/xxx/xxx/array/xxx/M0是存储单元M0在电路中的存储层次信息。
如图6所示，存储单元M0的Gate端(栅端)连接wordline(WL0)，M0的Drain端(漏端)连接bitline(BL0)。当M0被选中读操作时，M0的Gate端电压被置为VDD，由于M0存储‘0’，如上所述，M0的Drain端的电压在读操作时会从‘1’降到‘0’，即Drain端的电压会从VDD逐渐降低，可认为当Drain端的电压降低到小于0.2*VDD时，这个单元存储的‘0’就能被成功的读出来了。所以，上述测量句法所表示的是，找到Gate端的电压(VDD)减去Drain端的电压大于0.8*VDD的时刻，这个时刻就是该存储单元读操作完成的时刻，即存储单元的active时间。由于在上述步骤501中可得到只读存储器中所有存储单元的存储层次信息，那么就可以将测量句法(1)中的‘top/xxx/xxx/array/xxx/M0’替换成每个存储单元的存储层次信息，这样就可以得到测量所有存储单元的active时间的完整的测量文档。
在本发明的一个或多个实施例中，基于所述测量文件进行快速电路仿真，得到所述存储单元读操作完成的时间可包括：对所述逻辑地址进行遍历，对各逻辑地址执行读操作，生成对所述逻辑地址执行读操作的仿真激励信号以及所述逻辑地址与所述仿真时间的对应关系；根据所述仿真激励信号、所述ROM的电路网表进行快速电路仿真。例如，进行快速电路仿真的Test-bench(测试代码)可以是对ROM的verilog model进行读操作测试的RTL(Register Transfer Level，寄存器传输级)代码，对ROM的全部逻辑地址遍历一遍，每个逻辑地址都执行一次读操作，这样RTL代码执行完之后，就会生成对ROM的所有逻辑地址进行读操作的仿真激励信号，以及逻辑地址与仿真时间的对应关系。比如在RTL代码中设置的clock(时钟)周期(也称仿真周期)是1ns，从第一个周期开始，对ROM的逻辑地址从小到大递增来进行读操作。那么就可以得到0-1ns对应逻辑地址0000，1-2ns对应地址0001，类似这样逻辑地址与仿真时间的对应关系。
在本发明的一个或多个实施例中，参与所述快速电路仿真的电路网表的个数与所述ROM中的多列选择器的列数一致。通常，ROM电路中会有多列选择器(Column MUX，CM)的结构，以图7所示为例，一个CM＝8的结构示意。8个存储单元M0，M1，…，M7连接到同一根wordline(WL0)，读操作时，WL0上的电压被置到‘1’，根据单元存储的内容，M0～M7的bitline(BL0～BL7)上的电压会从‘1’降到‘0’(单元存储‘0’)或维持‘1’不变(单元存储‘1’)。然后这8条bitline输入到8选1的多路选择器(MUX8)之后，只有一条bitline被选中送到读出锁存器，最终读出数据Q。比如，当ROM的逻辑地址是‘0000’时，MUX8选中的是BL0送到读出锁存器，‘0001’选中的是BL1送到读出锁存器，…，‘0111’选择的是BL7送到读出锁存器。需要注意的是，无论逻辑地址是‘0000’，‘0001’，…，还是‘0111’，都是选中的WL0来进行读操作时，这时候，BL0，BL1，…，BL7上的电压都会根据各自存储单元存储的内容来做相应变化。如果M0，M1，…，M7单元存储的都是‘0’，这时候如果对逻辑地址‘0000’来进行读操作，BL0，BL1，…，BL7上的电压都会从‘1’降到‘0’，也就是说，这时候，用测量句法(1)来测量M0，M1，…，M7的active时间，都能测量到。但是，逻辑地址为‘0000’时，MUX8最终选的是M0的bitline(BL0)，读出的数据应该是M0单元存储的内容，所以逻辑地址‘0000’应该是与M0一一对应的。可是测量得到的却是M0～M7的active时间，可见，这样无法区分逻辑地址‘0000’是与M0对应，还是与M1～M7对应。为了解决这个问题，不能使M1，…，M7的bitline在读操作时和M0的bitline一起电压下降，这样无法区分逻辑地址到底选中的是哪个单元。因此，让M1～M7单元都存储‘1’，只有M0单元存储‘0’(如图7所示)，这样，对逻辑地址‘0000’来进行读操作时，只有M0的bitline上的电压会从‘1’降到‘0’，而M1～M7的bitline上的电压都维持在‘1’，这样用测量句法(1)来测量M0，M1～M7的active时间，就只有M0的active时间能测量到，M1～M7的active时间都测量不到，那么就明确了逻辑地址‘0000’是与M0对应的。同理，对逻辑地址‘0001’来进行读操作时，就只使M1单元存储‘0’，其他7个单元都存储‘1’，这样用测量句法(1)来测量M0，M1～M7的active时间时，也就只有M1的active时间能测量到，这就明确了逻辑地址‘0001’是与M1对应的。基于上述分析，可知对于CM＝8的ROM的电路结构，需准备8个电路网表，每一个网表分别对应只有M0单元存储‘0’；只有M1单元存储‘0’；…；只有M7单元存储‘0’。由于ROM的电路网表是由code(存储代码)加上电路模板生成的，所以只要准备这样8种存储代码，就可以自动生成这样的8个电路网表了。需要说明的是，只是用CM＝8来举例，由上述可知，如果CM＝4，就相应的准备4个电路网表，以此类推，不再赘述其他CM的情况。
仍以图7所示的ROM电路为例，将生成的读操作的仿真激励信号，测量存储单元active时间的测量文档，以及8个电路网表进行电路的快速仿真。仿真结果将会得到所有存储单元的active时间。
在本发明的一个或多个实施例中，根据所述快速电路仿真的仿真时间、所述存储单元读操作完成的时间确定所述ROM的逻辑地址与所述存储单元的之间对应关系可包括：根据所述存储单元读操作完成的时间以及仿真周期确定出所述存储单元对应的仿真时间；根据预设的所述仿真时间与所述逻辑地址之间的对应关系，确定所述逻辑地址与所述存储单元之间的对应关系。例如，预先在仿真工具中设定了仿真时间与逻辑地址之间的对应关系，将仿真时间(sim time)与逻辑地址(addr)的对应关系整理到图8所示的查找表中，比如仿真的clock周期是1000ps，逻辑地址从小到大逐个周期递增。1500ps到2500ps这个周期是对地址‘0000’进行读操作仿真，那就记录1500ps为地址‘0000’开始仿真的时间；2500ps到3500ps这个周期是对地址‘0001’进行读操作仿真，那就记录2500ps为地址‘0001’开始仿真的时间；以此类推。将仿真结果得到的所有存储单元的active时间整理到图8所示的查找表中，比如存储单元top/xxx/xxx/array/xxx/M0的active时间是1580.1ps，由于1580.1ps是在1500ps到2500ps这个周期内，而这个周期由图8可知是对逻辑地址‘0000’进行读操作，所以可知：逻辑地址‘0000’是对应存储单元top/xxx/xxx/array/xxx/M0。类似的，存储单元top/xxx/xxx/array/xxx/M1的active时间是2585.2ps，是在2500ps到3500ps这个周期内，那这个单元就是和逻辑地址‘0001’对应的。将上述得到的所有存储单元在版图上的坐标信息整理到图8所示的查找表中，比如存储单元top/xxx/xxx/array/xxx/M0的坐标是(x0，y0)，top/xxx/xxx/array/xxx/M1的坐标是(x1，y1)，由上述已知，存储单元top/xxx/xxx/array/xxx/M0是和逻辑地址‘0000’对应的，top/xxx/xxx/array/xxx/M1是和逻辑地址‘0001’对应的，这样，就得到最终如图9所示的Bitmap结果。这里只举例了两个逻辑地址与存储单元坐标的对应关系，实际上生成的Bitmap会包含所有逻辑地址与存储单元坐标的对应关系。
图10是根据本发明一个或多个实施例示出的一种ROM位映射关系生成方法的流程图，如图10所示，该方法包括：
根据ROM的电路网表及版图进行LVS，得到ROM中所有cell(存储单元)的坐标和存储层次信息；
构建用于测量每个存储单元的active时间的测量文件；
基于测试代码得到仿真激励信号以及逻辑地址与仿真时间的对应关系；
基于测量文件、仿真激励信号以及与多路选择器相关的电路网表进行快速电路仿真，得到所有cell的active时间；
查找表的数据结构，例如，查找图8所示的表的数据结构，可获得逻辑地址与存储单元坐标的对应关系，基于该对应关系生成Bitmap。
本发明一个或多个实施例的ROM位映射关系生成方法中的各步骤均可以实现脚本化自动处理，从而形成完整的自动化流程。故该方法的适应性比较强，即使ROM的版图排布方式发生改变，也可以用该方法快速生成Bitmap。
图11是根据本发明一个或多个实施例示出的一种ROM位映射关系生成装置的结构示意图，如图11所示，该装置10包括：
验证模块11，被配置为根据只读存储器ROM的电路网表以及版图进行版图与线路图的同一性验证LVS，得到所述ROM中的存储单元在芯片上的位置的坐标和存储单元的存储层次信息；
构建模块12，被配置为根据所述存储层次信息构建测量文件；
仿真模块13，被配置为基于所述测量文件进行快速电路仿真，得到所述存储单元读操作完成的时间；
确定模块14，被配置为根据所述快速电路仿真的仿真时间、所述存储单元读操作完成的时间确定所述ROM的逻辑地址与所述存储单元的之间对应关系；
生成模块15，被配置为根据所述逻辑地址与所述存储单元之间的对应关系以及所述存储单元的坐标生成所述ROM的位映射关系。
在本发明的一个或多个实施例中，所述测量文件可包括：查找所述存储单元的栅端电压减去漏端电压大于电源电压值的预设百分比的时刻，其中，所述测量文件中使用所述存储单元的存储层次信息表示所述存储单元。
在本发明的一个或多个实施例中，所述仿真模块具体可被配置为：对所述逻辑地址进行遍历，对各逻辑地址执行读操作，生成对所述逻辑地址执行读操作的仿真激励信号以及所述逻辑地址与所述仿真时间的对应关系；根据所述仿真激励信号、所述ROM的电路网表进行快速电路仿真。
在本发明的一个或多个实施例中，参与所述快速电路仿真的电路网表的个数可与所述ROM中的多列选择器的列数一致。
在本发明的一个或多个实施例中，所述确定模块具体可被配置为：根据所述存储单元读操作完成的时间以及仿真周期确定出所述存储单元对应的仿真时间；根据预设的所述仿真时间与所述逻辑地址之间的对应关系，确定所述逻辑地址与所述存储单元之间的对应关系。
图12是根据本发明一个或多个实施例示出的一种处理芯片的结构示意图，如图12所示，该处理芯片120包括：至少一个处理器核121以及缓存122；所述处理器核121，用于执行上述任意一种ROM位映射关系生成方法。
相应的，如图13所示，本发明的实施例提供的服务器，可以包括：壳体131、处理器132、存储器133、电路板134和电源电路135，其中，电路板134安置在壳体131围成的空间内部，处理器132和存储器133设置在电路板134上；电源电路135，用于为所述服务器的各个电路或器件供电；存储器133用于存储可执行程序代码；处理器132通过读取存储器133中存储的可执行程序代码来运行与可执行程序代码对应的程序，用于执行前述实施例提供的任一种ROM位映射关系生成方法。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
本说明书中的各个实施例均采用相关的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。
尤其，对于装置实施例而言，由于其基本相似于方法实施例，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。
为了描述的方便，描述以上装置是以功能分为各种单元/模块分别描述。当然，在实施本发明时可以把各单元/模块的功能在同一个或多个软件和/或硬件中实现。
本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的程序可存储于一计算机可读取存储介质中，该程序在执行时，可包括如上述各方法的实施例的流程。其中，所述的存储介质可为磁碟、光盘、只读存储记忆体(Read-Only Memory，ROM)或随机存储记忆体(RandomAccessMemory，RAM)等。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。

Claims (12)

1.一种ROM位映射关系生成方法，其特征在于，包括：
根据只读存储器ROM的电路网表以及版图进行版图与线路图的同一性验证LVS，得到所述ROM中的存储单元在芯片上的位置的坐标和存储单元的存储层次信息；
根据所述存储层次信息构建测量文件；
基于所述测量文件进行快速电路仿真，得到所述存储单元读操作完成的时间；
根据所述快速电路仿真的仿真时间、所述存储单元读操作完成的时间确定所述ROM的逻辑地址与所述存储单元的之间对应关系；
根据所述逻辑地址与所述存储单元之间的对应关系以及所述存储单元的坐标生成所述ROM的位映射关系。
2.根据权利要求1所述的方法，其特征在于，所述测量文件用于：
查找所述存储单元的栅端电压减去漏端电压大于电源电压值的预设百分比的时刻，其中，所述测量文件中使用所述存储单元的存储层次信息表示所述存储单元。
3.根据权利要求1所述的方法，其特征在于，基于所述测量文件进行快速电路仿真，得到所述存储单元读操作完成的时间，包括：
对所述逻辑地址进行遍历，对各逻辑地址执行读操作，生成对所述逻辑地址执行读操作的仿真激励信号以及所述逻辑地址与所述仿真时间的对应关系；
根据所述仿真激励信号、所述ROM的电路网表进行快速电路仿真。
4.根据权利要求3所述的方法，其特征在于，参与所述快速电路仿真的电路网表的个数与所述ROM中的多列选择器的列数一致。
5.根据权利要求3所述的方法，其特征在于，根据所述快速电路仿真的仿真时间、所述存储单元读操作完成的时间确定所述ROM的逻辑地址与所述存储单元的之间对应关系，包括：
根据所述存储单元读操作完成的时间以及仿真周期确定出所述存储单元对应的仿真时间；
根据预设的所述仿真时间与所述逻辑地址之间的对应关系，确定所述逻辑地址与所述存储单元之间的对应关系。
6.一种ROM位映射关系生成装置，其特征在于，包括：
验证模块，被配置为根据只读存储器ROM的电路网表以及版图进行版图与线路图的同一性验证LVS，得到所述ROM中的存储单元在芯片上的位置的坐标和存储单元的存储层次信息；
构建模块，被配置为根据所述存储层次信息构建测量文件；
仿真模块，被配置为基于所述测量文件进行快速电路仿真，得到所述存储单元读操作完成的时间；
确定模块，被配置为根据所述快速电路仿真的仿真时间、所述存储单元读操作完成的时间确定所述ROM的逻辑地址与所述存储单元的之间对应关系；
生成模块，被配置为根据所述逻辑地址与所述存储单元之间的对应关系以及所述存储单元的坐标生成所述ROM的位映射关系。
7.根据权利要求6所述的装置，其特征在于，所述测量文件用于：
查找所述存储单元的栅端电压减去漏端电压大于电源电压值的预设百分比的时刻，其中，所述测量文件中使用所述存储单元的存储层次信息表示所述存储单元。
8.根据权利要求6所述的装置，其特征在于，所述仿真模块具体被配置为：
对所述逻辑地址进行遍历，对各逻辑地址执行读操作，生成对所述逻辑地址执行读操作的仿真激励信号以及所述逻辑地址与所述仿真时间的对应关系；
根据所述仿真激励信号、所述ROM的电路网表进行快速电路仿真。
9.根据权利要求8所述的装置，其特征在于，参与所述快速电路仿真的电路网表的个数与所述ROM中的多列选择器的列数一致。
10.根据权利要求8所述的装置，其特征在于，所述确定模块具体被配置为：
根据所述存储单元读操作完成的时间以及仿真周期确定出所述存储单元对应的仿真时间；
根据预设的所述仿真时间与所述逻辑地址之间的对应关系，确定所述逻辑地址与所述存储单元之间的对应关系。
11.一种处理器芯片，其特征在于，包括：至少一个处理器核心、缓存；
所述处理器核心，用于执行前述权利要求1-5任一项所述的ROM位映射关系生成方法。
12.一种服务器，其特征在于，包括：壳体、处理器、存储器、电路板和电源电路，其中，电路板安置在壳体围成的空间内部，处理器和存储器设置在电路板上；电源电路，用于为所述服务器的各个电路或器件供电；存储器用于存储可执行程序代码；所述处理器通过读取存储器中存储的可执行程序代码来运行与可执行程序代码对应的程序，用于执行前述权利要求1-5中任一项所述的ROM位映射关系生成方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115827568A (zh) * 2022-11-23 2023-03-21 芯华章科技(北京)有限公司 获取逻辑系统设计的数据的方法、电子设备和存储介质
CN116644703A (zh) * 2023-05-29 2023-08-25 合芯科技有限公司 一种位图文件的生成方法及装置
CN116882335A (zh) * 2023-09-06 2023-10-13 上海芯存天下电子科技有限公司 操作时间仿真获取方法、装置、电子设备及存储介质

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040003006A1 (en) * 2002-07-01 2004-01-01 Kazuhiro Kanazawa Layout pattern verification device for verifying a layout pattern of transistors in the manufacturing of a large scale integrated circuit
CN103633092A (zh) * 2012-08-22 2014-03-12 成都海存艾匹科技有限公司 存储、模拟和数字功能分离的三维存储器
CN103827837A (zh) * 2012-08-22 2014-05-28 华为技术有限公司 访问固态硬盘空间的方法、装置及系统
CN103997346A (zh) * 2014-05-12 2014-08-20 东南大学 一种基于流水线的数据匹配方法和装置
CN104662859A (zh) * 2013-06-29 2015-05-27 华为技术有限公司 一种连接恢复的方法、装置及系统
CN105005658A (zh) * 2015-07-15 2015-10-28 国家电网公司 变电站综自系统设备逻辑仿真方法
CN105760638A (zh) * 2016-04-28 2016-07-13 福州瑞芯微电子股份有限公司 一种加快soc芯片仿真的方法
CN105893707A (zh) * 2016-04-28 2016-08-24 福州瑞芯微电子股份有限公司 一种soc芯片模块验证和功耗分析方法
CN107256303A (zh) * 2017-06-06 2017-10-17 西安电子科技大学 快速获取数字门级电路内部节点仿真状态的方法
CN109800187A (zh) * 2017-11-17 2019-05-24 三星电子株式会社 被配置为更新现场可编程门阵列的存储设备及其操作方法

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040003006A1 (en) * 2002-07-01 2004-01-01 Kazuhiro Kanazawa Layout pattern verification device for verifying a layout pattern of transistors in the manufacturing of a large scale integrated circuit
CN103633092A (zh) * 2012-08-22 2014-03-12 成都海存艾匹科技有限公司 存储、模拟和数字功能分离的三维存储器
CN103632699A (zh) * 2012-08-22 2014-03-12 成都海存艾匹科技有限公司 含有地址/数据变换器芯片的三维存储器
CN103827837A (zh) * 2012-08-22 2014-05-28 华为技术有限公司 访问固态硬盘空间的方法、装置及系统
CN104662859A (zh) * 2013-06-29 2015-05-27 华为技术有限公司 一种连接恢复的方法、装置及系统
CN103997346A (zh) * 2014-05-12 2014-08-20 东南大学 一种基于流水线的数据匹配方法和装置
CN105005658A (zh) * 2015-07-15 2015-10-28 国家电网公司 变电站综自系统设备逻辑仿真方法
CN105760638A (zh) * 2016-04-28 2016-07-13 福州瑞芯微电子股份有限公司 一种加快soc芯片仿真的方法
CN105893707A (zh) * 2016-04-28 2016-08-24 福州瑞芯微电子股份有限公司 一种soc芯片模块验证和功耗分析方法
CN107256303A (zh) * 2017-06-06 2017-10-17 西安电子科技大学 快速获取数字门级电路内部节点仿真状态的方法
CN109800187A (zh) * 2017-11-17 2019-05-24 三星电子株式会社 被配置为更新现场可编程门阵列的存储设备及其操作方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115827568A (zh) * 2022-11-23 2023-03-21 芯华章科技(北京)有限公司 获取逻辑系统设计的数据的方法、电子设备和存储介质
CN115827568B (zh) * 2022-11-23 2023-07-28 芯华章科技(北京)有限公司 获取逻辑系统设计的数据的方法、电子设备和存储介质
CN116644703A (zh) * 2023-05-29 2023-08-25 合芯科技有限公司 一种位图文件的生成方法及装置
CN116644703B (zh) * 2023-05-29 2023-11-24 合芯科技有限公司 一种位图文件的生成方法及装置
CN116882335A (zh) * 2023-09-06 2023-10-13 上海芯存天下电子科技有限公司 操作时间仿真获取方法、装置、电子设备及存储介质
CN116882335B (zh) * 2023-09-06 2023-12-22 上海芯存天下电子科技有限公司 操作时间仿真获取方法、装置、电子设备及存储介质

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