CN102054522A - 数据输入/输出电路和具有该电路的半导体存储装置 - Google Patents

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Abstract

一种数据输入/输出电路，包括列选择部分和数据输入/输出部分。该列选择部分响应于芯片选择信号而选择性地与第一列和第二列中的一个相连接，并向所连接的列输出数据或从所连接的列接收数据。该数据输入/输出部分在读出操作期间将从所述列选择部分传输来的数据经数据焊盘输出至外部设备，并在写入操作期间将输入至数据焊盘的数据输出至所述列选择部分。

Description

数据输入/输出电路和具有该电路的半导体存储装置
相关申请的交叉引用
根据35U.S.C.§119(a)，本申请要求于2009年10月30日向韩国知识产权局提交的韩国申请No.10-2009-0104471的优先权，其全部内容通过引用合并在本文中，如同全部列出。
技术领域
本发明的各种实施例总的来说涉及半导体存储装置，具体地说涉及半导体存储装置的数据输入/输出。
背景技术
半导体存储装置通过执行写入操作和读出操作来输入和输出数据。读出操作指的是这样的操作：将存储在存储器组中的数据传输到全局输入/输出线上，并将所传输的数据通过数据焊盘向外输出。写入操作指的是这样的操作：将通过数据焊盘输入的数据传输到全局输入/输出线上，并将传输到全局输入/输出线的数据存储在存储器组中。这样，通过全局输入/输出线执行外部设备与半导体存储装置之间的数据输入/输出。
图1是典型的半导体存储装置的结构的示意图。参考图1，半导体存储装置1包括两个芯片。半导体存储装置1可以通过第一芯片和第二芯片来执行输入/输出操作。半导体存储装置1可具有两倍于由一个芯片构成的半导体存储装置的存储容量。半导体存储装置1使用芯片选择命令信号来控制第一和第二芯片的操作。第一芯片通常被称为第一列(rank)Rank0，而第二芯片被称为第二列Rank1。响应于芯片选择命令信号，半导体存储装置1确定是通过第一列Rank0还是通过第二列Rank1来执行数据输入/输出操作。
在图1中，典型的半导体存储装置1由第一列Rank0和第二列Rank1构成，第一列Rank0包括第一输入/输出驱动器10、第一全局输入/输出线GIO1、第一数据输入/输出部分30以及第一数据焊盘DQ0，第二列Rank1包括第二输入/输出驱动器20、第二全局输入/输出线GIO2、第二数据输入/输出部分40以及第二数据焊盘DQ1。第一数据焊盘DQ1和第二数据焊盘DQ2相互连接使得第一列Rank0和第二列Rank1可以构成一个半导体存储装置1。在第一列Rank0中，存储在第一列Rank0的存储器组中的数据经由第一输入/输出驱动器10而被放大并经由第一全局输入/输出线GIO1而被传输。经第一全局输入/输出线GIO1传输的数据经第一数据输入/输出部分30以及第一数据焊盘DQ0而被输出。另外，从外部设备输入的数据由第一数据输入/输出部分30放大并经第一全局输入/输出线GIO1而被传输，而经第一全局输入/输出线GIO1传输的数据经第一输入/输出驱动器10存储在存储器组中。
类似地，在第二列Rank1中，存储在第二列Rank1的存储器组中的数据经第二输入/输出驱动器20而被放大并经第二全局输入/输出线GIO2而被传输，经第二全局输入/输出线GIO2传输的数据经第二数据输入/输出部分40以及第二数据焊盘DQ1而被输出。另外，从外部设备输入的数据由第二数据输入/输出部分40放大并经第二全局输入/输出线GIO2而被传输，而经第二全局输入/输出线GIO2传输的数据经第二输入/输出驱动器20存储在存储器组中。
第一输入/输出驱动器10和第二输入/输出驱动器20分别包括写入驱动器11、21以及读出检测放大器12、22。写入驱动器11、21参与写入操作即数据输入，而读出检测放大器12、22参与读出操作即数据输出。
第一输入/输出部分30和第二输入/输出部分40分别包括数据缓冲器31和41、数据对齐单元32和42、写入检测放大器33和43、管道锁存单元34和44、数据触发单元35和45、以及读出驱动器36和46。数据缓冲器31和41、数据对齐单元32和42、以及写入检测放大器33和43参与写入操作，而管道锁存单元34和44、数据触发单元35和45、以及读出驱动器36和46参与读出操作。在第一列Rank0中，经数据焊盘DQ0输入的数据由数据缓冲器31放大，放大的数据由数据对齐单元32对齐，对齐的数据由写入检测放大器33放大，而放大的数据被传输至第一全局输入/输出线GIO1。管道锁存单元34存储经第一全局输入/输出线GIO1传输的数据，而数据触发单元35与时钟信号同步地输出所存储的数据。输出的数据由读出驱动器36放大，放大的数据被传输至数据焊盘DQ0。第二列Rank1的第二数据输入/输出部分40可以与第一列Rank0相同的方式工作。
如上所述，由于第一列Rank0和第二列Rank1的数据焊盘DQ0和DQ1相互连接，第一列Rank0和第二列Rank1能够构成一个半导体存储装置并工作。然而，虽然第一列Rank0和第二列Rank1构成一个半导体存储装置，但不能对第一列Rank0和第二列Rank1中的每一个单独地提供输入/输出电路。
发明内容
本发明的各种方面包括能够共享数据输入/输出电路的半导体存储装置。
在本发明的一个方面，提供一种数据输入/输出电路，包括：列选择部分，被配置为响应于芯片选择信号，选择性地连接到第一列和第二列中的一个，并向所连接的列输出数据或从所连接的列接收数据；以及数据输入/输出部分，被配置为在读出操作期间，将从所述列选择部分传输来的数据经数据焊盘输出至设备，并在写入操作期间将输入至数据焊盘的数据输出至所述列选择部分。
在本发明的另一个方面，提供一种半导体存储装置，包括：连接至第一列的第一数据输入/输出线；连接至第二列的第二数据输入/输出线；以及共享数据输入/输出部分，被配置为在读出操作期间，响应于芯片选择信号，将从第一数据输入/输出线和第二数据输入/输出线中的一个传输来的数据经数据焊盘输出，而在写入操作期间，响应于芯片选择信号，将经数据焊盘输入的数据传输至第一数据输入/输出线和第二数据输入/输出线中的一个。
在本发明的又一个方面，提供一种半导体存储装置，包括：连接至第一列的第一数据输入/输出线；连接至第二列的第二数据输入/输出线；读出选择部件，被配置为在读出期间被激活，并且响应于芯片选择信号而被连接至第一数据输入/输出线和第二数据输入/输出线中的一个；数据输出部件，被配置为将从读出选择部件输出的数据经数据焊盘输出；写入选择部件，被配置为在写入操作期间被激活，并且响应于芯片选择信号而被连接至第一数据输入/输出线和第二数据输入/输出线中的一个；以及数据输入部件，被配置将经数据焊盘输入的数据输出至写入选择部件。
在本发明的又一个方面，提供一种具有主芯片和多个从芯片的半导体存储装置，包括：列选择部分，设置于主芯片中，并被配置为响应于芯片选择信号，选择性地与多个从芯片连接；以及数据输入/输出部分，设置于主芯片中，并被配置为在读出操作期间，将从列选择部分传输来的数据输出至数据焊盘，并在写入操作期间将经数据焊盘输入的数据输出至列选择部分。
在本发明的又一个方面，提供一种包含主芯片和多个从芯片的半导体存储装置，包括：分别连接至多个从芯片的多个数据输入/输出线；以及共享数据输入/输出部分，设置于主芯片中，并被配置为在读出操作期间，响应于芯片选择信号，将从多个数据输入/输出线中的一个传输来的数据经数据焊盘输出，而在写入操作期间，响应于芯片选择信号，将经数据焊盘输入的数据输出至多个数据输入/输出线中的一个。
附图说明
附图包含在本说明书中并构成本说明书的一部分，附图说明本发明的各种实施方式，并用于与说明书一起用于阐述本发明的原理。
图1是说明典型的半导体存储装置的结构的框图。
图2是示意性地说明根据本发明的一个实施例的半导体存储装置的结构的方框图。
图3是图2所示的半导体存储装置的详细结构的示意图。
图4A和4B是典型的半导体存储装置和本发明的半导体存储装置的操作的时序图。
图5是示意性地说明根据本发明的一个实施例的半导体存储装置的结构的框图。
具体实施方式
参见下述的参照附图所说明的实施例，本发明的优点和特征将以及获得上述优点和特征的方法将是显而易见的。然而，本发明并不限于下述的示例性实施例，而且是可以各种形式而实施。因此，提供示例性的实施例是为了让本领域技术人员透彻地理解本发明并完整地获悉本发明的范围，而且示例性的实施例仅由所附的权利要求的范围所限定。在整个说明书中，相同的元件用相同的附图标记表示。
图2是示意性地说明根据本发明的一个实施例的半导体存储装置的结构的方框图。参照图2，半导体存储装置包括第一输入/输出驱动部分100和第二输入/输出驱动部分200、第一数据输入/输出线GIO_Rank0和第二数据输入/输出线GIO_Rank1、以及共享数据输入/输出部分1000。
第一输入/输出驱动部分100在写入操作期间将经第一数据输入/输出线GIO_Rank0传输的数据存储在第一列Rank0的存储器组中，在读出操作期间将存储在第一列Rank0的存储器组中的数据放大，并将放大的数据输出至第一数据输入/输出线GIO_Rank0。第二输入/输出驱动部分200在写入操作期间将经第二数据输入/输出线GIO_Rank1传输的数据存储在第二列Rank1的存储器组中，在读出操作期间将存储在第二列Rank0的存储器组中的数据放大，并将放大的数据输出至第二数据输入/输出线GIO_Rank1。
可以各种方式来定义列。例如，一个芯片可以作为多个列来工作，多个芯片可以作为多个列来工作。在前者的情况下，当存储容量例如为1吉字节(GB)的一个芯片的存储器组被分割为每个的存储容量都为512兆字节(MB)的两个存储器组，使得一个芯片像两个芯片一样工作时，可以将分割后的存储器组定义为列。在后者的情况下，当两个芯片作为一个半导体存储装置工作时，可以将两个芯片分别定义为列。应理解的是，本发明并不限于上述两种定义中的列，而是可以适用于采用“列”的概念的所有半导体存储装置。
在读出操作期间，共享数据输入/输出部分1000响应于芯片选择信号CS0和CS1，经数据焊盘DQ输出从第一输入/输出驱动部分100和第二输入/输出驱动部分200传输来的数据。在写入操作期间，共享数据输入/输出部分1000响应于芯片选择信号CS0和CS1，将经数据焊盘DQ输入的数据传输至第一输入/输出驱动部分100和第二输入/输出驱动部分200。第一数据输入/输出线GIO_Rank0和第二数据输入/输出线GIO_Rank1将共享数据输入/输出部分1000连接至相应的第一和第二数据输入/输出驱动部分100和200。换言之，共享数据输入/输出部分1000与第一和第二输入/输出驱动部分100和200之间的数据传输可以通过第一数据输入/输出线GIO_Rank0和第二数据输入/输出线GIO_Rank1来实现。
在读出操作期间，当第一列Rank0被芯片选择信号CS0和CS1选中时，也就是当第一芯片选择信号CS0被使能时，共享数据输入/输出部分1000将经第一数据输入/输出线GIO_Rank0传输的数据输出至数据焊盘DQ。这样，可以执行第一列Rank0的读出操作。同样，在读出操作期间，当第二列Rank1被芯片选择信号CS0和CS1选中时，也就是当第二芯片选择信号CS1被使能时，共享数据输入/输出部分1000将经第二数据输入/输出线GIO_Rank1传输的数据输出至数据焊盘DQ。这样，可以执行第二列Rank1的读出操作。
在写入操作期间，当第一芯片选择信号CS0被使能时，共享数据输入/输出部分1000将经数据焊盘DQ输入的数据传输至第一数据输入/输出线GIO_Rank0。这样，可以执行第一列Rank0的写入操作。同样，在写入操作期间，当第二芯片选择信号CS1被使能时，共享数据输入/输出部分1000将经数据焊盘DQ输入的数据传输至第二数据输入/输出线GIO_Rank1。这样，可以执行第二列Rank1的写入操作。
因此，即使第一列Rank0和第二列和Rank1可包括一个数据输入/输出电路，半导体存储装置2也可以允许响应于芯片选择信号CS0和CS1，针对第一列Rank0和第二列Rank1，选择性地执行读出操作和写入操作，据此可以防止发生数据冲突。
芯片选择信号CS0和CS1是作为从半导体存储装置2外部的设备施加的命令信号而被生成并被缓冲。总体来说，如果从外部设备施加命令信号，命令信号可以由设置在半导体存储装置中的缓冲器所缓冲并可以被用作内部信号。这样，芯片选择信号CS0和CS1可以被理解为由于芯片选择命令被缓冲而获得的信号。
图3是图2所示的半导体存储装置2的详细结构的示意图。在图3中，第一输入/输出驱动部分100和第二输入/输出驱动部分200分别包括写入驱动器11和21以及读出检测放大器12和22。在读出操作期间，读出检测放大器12和22将存储在第一列Rank0和第二列Rank1中的数据放大并将放大的数据输出至第一数据输入/输出线GIO_Rank0和第二数据输入/输出线GIO_Rank1。在写入操作期间，写入驱动器11和21将经第一数据输入/输出线GIO_Rank0和第二数据输入/输出线GIO_Rank1传输的数据放大，并将放大的数据输出至第一列Rank0和第二列Rank1。更具体地，第一输入/输出驱动部分100经第一局部输入/输出线LIO_Rank0连接到第一列Rank0的存储器组，第二输入/输出驱动部分200经第二局部输入/输出线LIO_Rank1连接到第一列Rank1的存储器组。
共享数据输入/输出部分1000包括列选择单元1100和数据输入/输出单元1200。列选择单元1100响应于芯片选择信号CS0和CS1而被连接到第一数据输入/输出线GIO_Rank0和第二数据输入/输出线GIO_Rank1中的一个。列选择单元1100在芯片选择信号CS0被使能时，将第一数据输入/输出线GIO_Rank0连接至数据输入/输出单元1200，而在芯片选择信号CS1被使能时，将第二数据输入/输出线GIO_Rank1连接至数据输入/输出单元1200。
列选择单元1100包括写入选择单元1110和读出选择单元1120。写入选择单元1110在写入操作期间被激活，并响应于芯片选择信号CS0和CS1而连接到第一数据输入/输出线GIO_Rank0和第二数据输入/输出线GIO_Rank1中的一个。更具体地，写入选择单元1110在半导体存储装置2的写入操作期间被激活。在写入操作期间，写入选择单元1110在第一芯片选择信号CS0被使能时，将第一数据输入/输出线GIO_Rank0连接至数据输入/输出单元1200，而在第二芯片选择信号CS1被使能时，将第二数据输入/输出线GIO_Rank1连接至数据输入/输出单元1200。
读出选择单元1120在读出操作期间被激活，并响应于芯片选择信号CS0和CS1而连接到第一数据输入/输出线GIO_Rank0和第二数据输入/输出线GIO_Rank1中的一个。更具体地，读出选择单元1120在半导体存储装置2的读出操作期间被激活。在读出操作期间，读出选择单元1120在第一芯片选择信号CS0被使能时将第一数据输入/输出线GIO_Rank0连接至数据输入/输出单元1200，而在第二芯片选择信号CS1被使能时将第二数据输入/输出线GIO_Rank1连接至数据输入/输出单元1200。
写入选择单元1110和读出选择单元1120可以利用响应于芯片选择信号CS0和CS1而连接到第一数据输入/输出线GIO_Rank0和第二数据输入/输出线GIO_Rank1中的一个的多路选择器来实现。
虽然未在图中示出，写入选择单元1110和读出选择单元1120可以响应于内部的写入和读出信号而被激活。内部的写入和读出信号可以是由于从半导体存储装置2外部的设备所施加的写入和读出命令信号被缓冲而生成的信号。
数据输入/输出单元1200被连接至列选择单元1100，并在读出操作期间将列选择单元1100的输出经数据焊盘DQ输出，在写入操作期间将经数据焊盘DQ输入的数据输出至列选择单元1100。
数据输入/输出单元1200可以包括数据输入部件1210和数据输出部件1220。数据输入部件1210可以在半导体存储装置2的写入操作期间被激活，数据输出部件1220可以在半导体存储装置2的读出操作期间被激活。数据输入部件1210可以包括数据缓冲器、数据对齐单元和写入检测放大器。同样，数据输出部件1220可以包括管道锁存单元、数据触发单元和读出驱动器。数据输入部件1210和数据输出部件1220可以任何已知的方式来配置。
图4A和4B是说明典型的半导体存储装置和本发明的半导体存储装置的操作的时序图。参照图1～图4B说明典型的半导体存储装置和本发明的半导体存储装置的操作。
图4A示出在典型的半导体存储装置中由于第一列Rank0和第二列Rank1不能共享数据输入/输出电路而造成的问题。即使在对第一列Rank0和第二列Rank1的某一个连续地执行读出操作和写入操作时，也不会发生数据冲突。这是因为，在对一个列执行的读出操作和写入操作之间是有预定的时间间隔的，即使交替地执行读出操作和写入操作，也不会发生数据冲突。但是，在执行对第一列Rank0的写入操作然后执行对第二列Rank1的读出操作的情况下，无法避免数据冲突。假设第一列Rank0和第二列Rank1共享数据输入/输出电路，第一数据输入/输出线和第二数据输入/输出线以相同方式工作。由于经数据焊盘DQ输入的数据通过数据输入/输出部分时要花费一些时间，当执行第一列Rank0的写入操作时，数据实际加载在数据输/输出线上的时刻A是在经过了某个时间间隔的时刻。这就是说，写入数据在时刻A被加载在数据输入/输出线GIO1或GIO2上。当在对第一列Rank0的写入操作之后执行对第二列Rank1的读出操作时，第二列Rank1的数据立即被加载在数据输入/输出线GIO1或GIO2上。因此，由于写入数据被加载在数据输入/输出线GIO1和GIO2上的时刻A比读出数据被加载在数据输入/输出线GIO1和GIO2上的时刻B要迟，所以，要被输出至数据焊盘DQ上的数据从读出数据变为写入数据，从而导致数据冲突。
相反，在根据本发明的一个实施例所述的半导体存储装置2中，第一列Rank0和第二列Rank1共享数据输入/输出单元1200，并具有响应于芯片选择信号CS0和CS1的列选择单元1100，因此不会发生上述的数据冲突。首先，当执行第一列Rank0的写入操作时，第一芯片选择信号CS0被使能，列选择单元1100的写入选择单元1110被连接到第一数据输入/输出线GIO_Rank0。这样，在写入操作期间，经数据焊盘DQ输入的数据经数据输入部件1210被传输至写入选择单元1110，所传输的数据经第一数据输入/输出线GIO_Rank0被传输至第一输入/输出驱动部分100。传输至第一输入/输出驱动部分100的数据可以被存储在第一列Rank0的存储器组中。然后，当执行第二列Rank1的读出操作时，第二芯片选择信号CS1被使能，列选择单元1100的读出选择单元1120被连接到第二数据输入/输出线GIO_Rank1。这样，在读出操作期间，从第二输入/输出驱动部分200传输来的、第二列Rank1的存储器组中的数据被加载在第二数据输入/输出线GIO_Rank1上，数据输出部件1220将经第二数据输入/输出线GIO_Rank1传输的数据经数据焊盘DQ输出。
列选择单元1100响应于芯片选择信号CS0和CS1来辨别对第一列Rank0和第二列Rank1的读出操作和写入操作，并被选择性地连接至第一数据输入/输出线GIO_Rank0和第二数据输入/输出线GIO_Rank1。这样，可以在第一列Rank0的读出操作和写入操作期间经第一数据输入/输出线GIO_Rank0传输读出数据和写入数据，并且可以在第二列Rank1的读出操作和写入操作期间经第二数据输入/输出线GIO_Rank1传输读出数据和写入数据。因此，即使反复地执行第一列Rank0和第二列Rank1的读出操作和写入操作，也不会发生数据冲突，这也可以从图4B看出。
为了提高半导体装置地集成度，已开发了包括多个层叠芯片的三维(3D)半导体装置。层叠芯片提供了一种能够将3D半导体装置封装在单个封装中的结构。近来，开发出一种穿通硅通孔(TSV)型的半导体装置，其中，形成了穿过多个层叠芯片的硅通孔，使得所有芯片都能够相互电连接。就此而言，根据本发明的上述实施例所述的半导体存储装置2可以适用于3D半导体装置。
图5是说明根据本发明的一个实施例的半导体存储装置的结构的示意图。参照图5，半导体存储装置3包括主芯片C0和多个从芯片C1和C2。芯片C0、C1以及C2由TSV连接。
图5示出一个示例性的实施例，其中层叠一个主芯片C0和两个从芯片C1和C2。虽然只示出一个主芯片和两个从芯片，但应理解的是，可以使用任意数量的主芯片和从芯片。在层叠有多个芯片的3D半导体装置中，多个芯片可以独立地工作。因此，第一从芯片CS1和第二从芯片CS2可以被划分为第一列Rank0和第二列和Rank1，并由芯片选择信号CS0和CS1分别操作。共享数据输入/输出部分1000只要设置在主芯片C0及第一从芯片CS1和第二从芯片C2中的至少一个中就够了。在图5中，共享数据输入/输出部分1000设置在主芯片C0中。
当假设第一从芯片C1被指定为第一列Rank0、第二从芯片C2被指定为第二列Rank1时，第一芯片选择信号CS0成为用于选择第一从芯片C1的信号，第二芯片选择信号CS1成为用于选择第二从芯片C2的信号。第一从芯片C1与主芯片C0之间的数据传输是通过第一数据输入/输出线GIO_Rank0实现的。第一数据输入/输出线GIO_Rank0包括连接第一从芯片C1和主芯片C0的穿通硅通孔TSV1。第二从芯片C2与主芯片C0之间的数据传输是通过第二数据输入/输出线GIO_Rank1实现的。第二数据输入/输出线GIO_Rank1包括连接第二从芯片C2和主芯片C0的穿通硅通孔TSV2。
应理解的是，根据本发明的上述实施例所述的共享数据输入/输出部分1000可以适用于层叠有多个芯片的半导体存储装置。虽然参照图2和图5说明了具有两个列的半导体存储装置，但本领域的普通技术人员会理解，本发明的技术构思可以适用于划分成三个或更多个列的半导体存储装置。
以上虽然说明了具体的实施例，但本领域技术人员会理解，上述的实施例仅仅是举例说明。因此，此处说明的数据输入/输出电路和具有数据输入/输出电路的半导体存储装置并不限于所述的实施例。此处说明的数据输入/输出电路和具有数据输入/输出电路的半导体存储装置仅受所附的权利要求并结合上述说明和附图的内容所限定。

Claims (25)

1.一种数据输入/输出电路，包括：
列选择部分，被配置为响应于芯片选择信号，选择性地连接到第一列和第二列中的一个，并向所连接的列输出数据或从所连接的列接收数据；以及
数据输入/输出部分，被配置为在读出操作期间，将从所述列选择部分传输来的数据经数据焊盘输出至外部设备，并在写入操作期间将输入至所述数据焊盘的数据输出至所述列选择部分。
2.如权利要求1所述的数据输入/输出电路，其中，所述列选择部分在所述芯片选择信号选择第一列时输出从第一列传输来的数据，在所述芯片选择信号选择第二列时输出从第二列传输来的数据。
3.如权利要求1所述的数据输入/输出电路，其中，所述列选择部分在所述芯片选择信号选择第一列时将所述数据输入/输出部分的输出传输至第一列，在所述芯片选择信号选择第二列时将所述数据输入/输出部分的输出传输至第二列。
4.如权利要求1所述的数据输入/输出电路，其中，第一列经第一数据输入/输出线被连接至所述列选择部分，第二列经第二数据输入/输出线被连接至所述列选择部分。
5.如权利要求1所述的数据输入/输出电路，其中，所述芯片选择信号包括通过对从所述外部设备输入的命令信号进行缓冲而产生的信号。
6.一种半导体存储装置，包括：
连接至第一列的第一数据输入/输出线；
连接至第二列的第二数据输入/输出线；以及
共享数据输入/输出部分，被配置为在读出操作期间，响应于芯片选择信号，将从第一数据输入/输出线和第二数据输入/输出线中的一个传输来的数据经数据焊盘输出，和在写入操作期间，响应于所述芯片选择信号，将经所述数据焊盘输入的数据传输至第一数据输入/输出线和第二数据输入/输出线中的一个。
7.如权利要求6所述的半导体存储装置，其中，所述共享数据输入/输出部分包括：
列选择单元，被配置为响应于所述芯片选择信号来选择第一数据输入/输出线和第二数据输入/输出线中的一个；以及
数据输入/输出单元，被配置为在读出操作期间接收所述列选择单元的输出，并将所接收的数据经所述数据焊盘输出，在写入操作期间将经所述数据焊盘输入的数据输出至所述列选择单元。
8.如权利要求7所述的半导体存储装置，其中，所述列选择单元在所述芯片选择信号选择第一列时输出从第一数据输入/输出线传输来的数据，和在所述芯片选择信号选择第二列时输出从第二数据输入/输出线传输来的数据。
9.如权利要求7所述的半导体存储装置，其中，所述列选择单元在所述芯片选择信号选择第一列时将数据输入/输出单元的输出传输至第一数据输入/输出线，和在所述芯片选择信号选择第二列时将数据输入/输出单元的输出传输至第二数据输入/输出线。
10.如权利要求6所述的半导体存储装置，其中，所述芯片选择信号包括通过对从外部设备输入的命令信号进行缓冲而产生的信号。
11.一种半导体存储装置，包括：
连接至第一列的第一数据输入/出线；
连接至第二列的第二数据输入/输出线；
读出选择部件，被配置为在读出操作期间被激活，并且响应于芯片选择信号被连接至第一数据输入/输出线和第二数据输入/输出线中的一个；
数据输出部件，被配置为将从所述读出选择部件输出的数据经数据焊盘输出；
写入选择部件，被配置为在写入操作期间被激活，并且响应于所述芯片选择信号被连接至第一数据输入/输出线和第二数据输入/输出线中的一个；以及
数据输入部件，被配置为将经所述数据焊盘输入的数据输出至所述写入选择部件。
12.如权利要求11所述的半导体存储装置，其中，所述读出选择部件在所述芯片选择信号选择第一列时被连接至第一数据输入/输出线，在所述芯片选择信号选择第二列时被连接至第二数据输入/输出线。
13.如权利要求11所述的半导体存储装置，其中，所述写入选择部件在所述芯片选择信号选择第一列时被连接至第一数据输入/输出线，在所述芯片选择信号选择第二列时被连接至第二数据输入/输出线。
14.如权利要求11所述的半导体存储装置，其中，所述芯片选择信号包括通过对从外部设备输入的命令信号进行缓冲而产生的信号。
15.一种包括主芯片和多个从芯片的半导体存储装置，包括：
列选择部分，设置于主芯片中，并被配置为响应于芯片选择信号而选择性地与多个从芯片连接；以及
数据输入/输出部分，设置于主芯片中，并被配置为在读出操作期间将从所述列选择部分传输来的数据输出至数据焊盘，在写入操作期间将经所述数据焊盘输入的数据输出至所述列选择部分。
16.如权利要求15所述的半导体存储装置，其中，所述列选择部分经被分别分配给多个从芯片的数据输入/输出线而被连接至所述多个从芯片。
17.如权利要求16所述的半导体存储装置，其中，所述数据输入/输出线包括穿通硅通孔TSV。
18.如权利要求15所述的半导体存储装置，其中，所述芯片选择信号包括通过对从外部设备输入的命令信号进行缓冲而产生的信号。
19.一种包括主芯片和多个从芯片的半导体存储装置，包括：
分别连接至所述多个从芯片的多个数据输入/输出线；以及
共享数据输入/输出部分，设置于所述主芯片中，并被配置为在读出操作期间，响应于芯片选择信号，将从所述多个数据输入/输出线中的一个传输来的数据经数据焊盘输出，和在写入操作期间，响应于芯片选择信号，将经数据焊盘输入的数据输出至所述多个数据输入/输出线中的一个。
20.如权利要求19所述的半导体存储装置，其中，所述多个数据输入/输出线包括穿通硅通孔TSV。
21.如权利要求19所述的半导体存储装置，其中，所述芯片选择信号包括通过对从外部设备输入的命令信号进行缓冲而产生的信号。
22.如权利要求19所述的半导体存储装置，其中，所述共享数据输入/输出部分包括：
列选择单元，被配置为响应于所述芯片选择信号而被连接至第一数据输入/输出线和第二数据输入/输出线中的一个；以及
数据输入/输出单元，被配置为在读出操作期间接收所述列选择单元的输出，并将所接收的数据经所述数据焊盘输出，在写入操作期间将经所述数据焊盘输入的数据输出至所述列选择单元。
23.如权利要求19所述的半导体存储装置，其中，所述列选择单元包括：
读出选择部件，被配置为在读出操作期间，响应于所述芯片选择信号而被连接至所述多个数据输入/输出线中的一个；以及
写入选择部件，被配置为在写入操作期间，响应于所述芯片选择信号而被连接至所述多个数据输入/输出线中的一个。
24.如权利要求23所述的半导体存储装置，其中，所述数据输入/输出单元包括：
数据输出部件，被配置为接收所述读出选择部件的输出并将所接收的输出经所述数据焊盘输出；以及
数据输入部件，被配置将经所述数据焊盘输入的数据输出至所述写入选择部件。
25.如权利要求19所述的半导体存储装置，其中，所述芯片选择信号包括通过对从外部设备输入的命令信号进行缓冲而产生的信号。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103633092A (zh) * 2012-08-22 2014-03-12 成都海存艾匹科技有限公司 存储、模拟和数字功能分离的三维存储器
CN103839579A (zh) * 2012-11-26 2014-06-04 南亚科技股份有限公司 动态随机存取存储器装置
CN113868065A (zh) * 2021-12-06 2021-12-31 珠海普林芯驰科技有限公司 一种测试和烧录叠封芯片的方法、叠封芯片

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102070203B1 (ko) 2012-08-29 2020-01-29 에스케이하이닉스 주식회사 반도체 메모리 장치
KR102084553B1 (ko) * 2013-01-03 2020-03-04 삼성전자주식회사 메모리 시스템
KR20160077294A (ko) 2014-12-22 2016-07-04 에스케이하이닉스 주식회사 반도체 메모리 장치
KR102518873B1 (ko) * 2016-05-03 2023-04-07 에스케이하이닉스 주식회사 데이터 입출력 회로 및 이를 포함하는 반도체 메모리 장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1534604A (zh) * 2002-12-25 2004-10-06 株式会社东芝 磁性随机防问存储器及其数据读取方法
US20060126369A1 (en) * 2004-12-10 2006-06-15 Siva Raghuram Stacked DRAM memory chip for a dual inline memory module (DIMM)
US7102905B2 (en) * 2003-11-06 2006-09-05 Elpida Memory, Inc. Stacked memory, memory module and memory system

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4588158B2 (ja) * 2000-03-28 2010-11-24 富士通セミコンダクター株式会社 半導体集積回路
US6981089B2 (en) * 2001-12-31 2005-12-27 Intel Corporation Memory bus termination with memory unit having termination control
US7543102B2 (en) * 2005-04-18 2009-06-02 University Of Maryland System and method for performing multi-rank command scheduling in DDR SDRAM memory systems
KR100734301B1 (ko) * 2005-05-12 2007-07-02 삼성전자주식회사 프리 엠파시스 신호 발생기를 구비하는 반도체 메모리 장치
KR100772540B1 (ko) * 2005-06-30 2007-11-01 주식회사 하이닉스반도체 반도체 메모리 장치
KR100668513B1 (ko) 2005-09-28 2007-01-12 주식회사 하이닉스반도체 반도체 메모리 장치
US7500050B2 (en) * 2006-03-20 2009-03-03 International Business Machines Corporation Wise ordering for writes—combining spatial and temporal locality in write caches for multi-rank storage
KR20080083796A (ko) * 2007-03-13 2008-09-19 주식회사 하이닉스반도체 반도체 메모리 시스템
TWI335059B (en) * 2007-07-31 2010-12-21 Siliconware Precision Industries Co Ltd Multi-chip stack structure having silicon channel and method for fabricating the same
KR101448150B1 (ko) * 2007-10-04 2014-10-08 삼성전자주식회사 메모리 칩이 적층된 멀티 칩 패키지 메모리, 메모리 칩의적층 방법 및 멀티 칩 패키지 메모리의 동작 제어 방법
US20090166873A1 (en) * 2007-12-27 2009-07-02 Advanced Chip Engineering Technology Inc. Inter-connecting structure for semiconductor device package and method of the same
US8046559B2 (en) * 2008-03-27 2011-10-25 Intel Corporation Memory rank burst scheduling

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1534604A (zh) * 2002-12-25 2004-10-06 株式会社东芝 磁性随机防问存储器及其数据读取方法
US7102905B2 (en) * 2003-11-06 2006-09-05 Elpida Memory, Inc. Stacked memory, memory module and memory system
US20060126369A1 (en) * 2004-12-10 2006-06-15 Siva Raghuram Stacked DRAM memory chip for a dual inline memory module (DIMM)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103633092A (zh) * 2012-08-22 2014-03-12 成都海存艾匹科技有限公司 存储、模拟和数字功能分离的三维存储器
CN103633092B (zh) * 2012-08-22 2016-02-03 成都海存艾匹科技有限公司 存储、模拟和数字功能分离的三维存储器
CN103839579A (zh) * 2012-11-26 2014-06-04 南亚科技股份有限公司 动态随机存取存储器装置
CN103839579B (zh) * 2012-11-26 2017-06-06 南亚科技股份有限公司 动态随机存取存储器装置
CN113868065A (zh) * 2021-12-06 2021-12-31 珠海普林芯驰科技有限公司 一种测试和烧录叠封芯片的方法、叠封芯片

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