KR20110047729A - 데이터 입출력 회로 및 이를 포함하는 반도체 메모리 장치 - Google Patents
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Abstract
본 발명에 따른 데이터 입출력 회로는 랭크 선택부 및 데이터 입출력부를 포함한다. 상기 랭크 선택부는 칩 선택신호에 응답하여 제 1 및 제 2 랭크 중 하나와 선택적으로 접속하고, 접속된 랭크로 데이터를 출력하거나 상기 접속된 랭크로부터 데이터를 입력 받는다. 상기 데이터 입출력부는 리드 동작 시, 상기 랭크 선택부로부터 전송된 데이터를 데이터 패드를 통해 외부로 출력하고, 라이트 동작 시, 데이터 패드를 통해 입력된 데이터를 상기 랭크 선택부로 출력한다.
랭크, 데이터 입출력
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 더 상세하게는 반도체 메모리 장치의 데이터 입출력에 관한 것이다.
반도체 메모리 장치는 리드 동작과 라이트 동작을 수행함으로써, 데이터를 입출력 한다. 상기 리드 동작은 메모리 뱅크에 저장된 데이터를 글로벌 입출력 라인으로 전송하고, 전송된 데이터를 데이터 패드를 통해 외부로 출력하는 동작을 의미하고, 상기 라이트 동작은 데이터 패드를 통해 입력된 데이터를 글로벌 입출력 라인으로 전송하고, 상기 글로벌 입출력 라인으로부터 전송된 데이터를 메모리 뱅크에 저장하는 동작을 의미한다. 위와 같이, 반도체 메모리 장치에 있어서, 외부와 반도체 메모리 장치 사이의 데이터의 입출력은 글로벌 입출력 라인을 통해 이루어진다.
도 1은 종래기술에 따른 반도체 메모리 장치의 구성을 개략적으로 보여주는 도면이다. 도 1에서, 상기 반도체 메모리 장치(1)는 두 개의 칩(Chip)을 포함한다. 상기 반도체 메모리 장치(1)는 제 1 칩을 통해 데이터 입출력을 수행할 수 있고, 제 2 칩을 통해 데이터 입출력을 수행할 수도 있다. 상기 반도체 메모리 장치(1)는 1개의 칩으로 구성되는 반도체 메모리 장치에 비해 두 배의 저장 용량을 가질 수 있다. 상기 반도체 메모리 장치(1)는 칩 선택 커맨드 신호를 이용하여 제 1 및 제 2 칩의 동작을 제어한다. 일반적으로, 상기 제 1 칩은 제 1 랭크(Rank0)로 언급되고, 제 2 칩은 제 2 랭크(Rank1)로 언급된다. 상기 반도체 메모리 장치는 칩 선택 커맨드 신호에 응답하여 제 1 랭크(Rank0)를 통해 데이터의 입출력 동작을 수행할지 또는 제 2 랭크(Rank1)를 통해 데이터의 입출력 동작을 수행할지 여부를 결정하게 된다.
도 1에서, 종래기술의 반도체 메모리 장치(1)는 제 1 입출력 드라이버(10), 제 1 글로벌 입출력 라인(GIO1), 제 1 데이터 입출력부(30) 및 제 1 데이터 패드(DQ1)를 포함하는 제 1 랭크(Rank0) 및 제 2 입출력 드라이버(20), 제 2 글로벌 입출력 라인(GIO2), 제 2 데이터 입출력부(40) 및 제 2 데이터 패드(DQ2)를 포함하는 제 2 랭크(Rank1)로 구성된다. 상기 제 1 및 제 2 데이터 패드(DQ0, DQ1)는 서로 연결되어, 상기 제 1 및 제 2 랭크(Rank0, Rank1)가 하나의 반도체 메모리 장치(10)를 구성하도록 한다. 상기 제 1 랭크(Rank0)에서, 제 1 랭크(Rank0)의 메모리 뱅크에 저장된 데이터는 상기 제 1 입출력 드라이버(10)를 통해 증폭되고, 상기 제 1 글로벌 입출력 라인(GIO1)을 통해 전송되며, 상기 제 1 글로벌 입출력 라인(GIO1)으로부터 전송된 데이터는 상기 제 1 데이터 입출력부(30) 및 제 1 데이터 패드(DQ0)를 통해 외부로 출력된다. 또한, 외부에서 입력된 데이터는 상기 제 1 데이터 입출력부(30)에 의해 증폭되고, 상기 제 1 글로벌 입출력 라인(GIO1)을 통해 전송되며, 상기 제 1 글로벌 입출력 라인(GIO1)으로부터 전송된 데이터는 상기 제 1 입출력 드라이버(10)를 통해 메모리 뱅크에 저장된다.
마찬가지로, 제 2 랭크(Rank1)에서, 제 2 랭크(Rank1)의 메모리 뱅크에 저장된 데이터는 상기 제 2 입출력 드라이버(20)를 통해 증폭되고, 상기 제 2 글로벌 입출력 라인(GIO2)을 통해 전송되며, 상기 제 2 글로벌 입출력 라인(GIO2)으로부터 전송된 데이터는 상기 제 2 데이터 입출력부(40) 및 제 2 데이터 패드(DQ1)에 의해 외부로 출력된다. 또한, 외부에서 입력된 데이터는 상기 제 2 데이터 입출력부(40)에 의해 증폭되고, 상기 제 2 글로벌 입출력 라인(GIO2)을 통해 전송되며, 상기 제 2 글로벌 입출력 라인(GIO2)으로부터 전송된 데이터는 상기 제 2 입출력 드라이버(20)를 통해 메모리 뱅크에 저장된다.
상기 제 1 및 제 2 입출력 드라이버(10, 20)는 각각 라이트 드라이버(11, 21)와 리드 센스앰프(12, 22)를 포함한다. 상기 라이트 드라이버(11, 21)는 라이트 동작, 즉, 데이터의 입력에 관여하고, 상기 리드 센스앰프(12, 22)는 리드 동작, 즉, 데이터의 출력에 관여한다.
상기 제 1 및 제 2 데이터 입출력부(30, 40)는 각각 데이터 버퍼(31, 41), 데이터 정렬부(32, 42), 라이트 센스앰프(33, 43), 파이프 래치부(34, 44), 데이터 트리거부(35, 45), 리드 드라이버(36, 46)를 포함한다. 상기 데이터 버퍼(31, 41), 상기 데이터 정렬부(32, 42) 및 상기 라이트 센스앰프(33, 43)는 라이트 동작에 관여하고, 상기 파이프 래치부(34, 44), 상기 데이터 트리거부(35, 45) 및 상기 리드 드라이버(36, 46)는 리드 동작에 관여한다. 제 1 랭크(Rank0)에서, 상기 데이터 패 드(DQ0)로부터 입력된 데이터는 상기 데이터 버퍼(31)에 의해 증폭되고, 데이터 정렬부(32)에 의해 정렬되며, 라이트 센스앰프(33)를 통해 증폭되어 상기 제 1 글로벌 입출력 라인(GIO1)으로 전송된다. 상기 파이프 래치부(34)는 상기 제 1 글로벌 입출력 라인(GIO1)으로부터 전송된 데이터를 저장하고, 상기 데이터 트리거부(35)에 의해 클럭 신호에 동기되어 저장된 데이터를 출력하며, 출력된 데이터는 상기 리드 드라이버(36)에 의해 증폭되어 데이터 패드(DQ0)로 전송된다. 제 2 랭크의 제 2 데이터 입출력부(40) 또한 위와 동일한 동작을 수행한다.
앞서 설명한 바와 같이, 상기 제 1 및 제 2 랭크(Rank0, Rank1)의 데이터 패드(DQ0, DQ1)는 서로 연결되므로, 상기 제 1 및 제 2 랭크(Rank0, Rank1)가 하나의 반도체 메모리 장치로 동작할 수 있다. 그러나, 상기 제 1 및 제 2 랭크(Rank1, Rank0)가 하나의 반도체 메모리 장치를 구성함에도 불구하고, 별도의 입출력 회로를 구비할 수 밖에 없다.
본 발명은 데이터 입출력 회로를 공유할 수 있는 반도체 메모리 장치를 제공하는데 그 목적이 있다.
본 발명의 실시예에 따른 데이터 입출력 회로는 칩 선택신호에 응답하여 제 1 및 제 2 랭크 중 하나와 선택적으로 접속하고, 접속된 랭크로 데이터를 출력하거나 상기 접속된 랭크로부터 데이터를 입력 받도록 구성된 랭크 선택부; 및 리드 동작 시, 상기 랭크 선택부로부터 전송된 데이터를 데이터 패드를 통해 외부로 출력하고, 라이트 동작 시, 상기 데이터 패드를 통해 입력된 데이터를 상기 랭크 선택부로 출력하도록 구성된 데이터 입출력부;를 포함한다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는 제 1 랭크와 연결되는 제 1 데이터 입출력 라인; 제 2 랭크와 연결되는 제 2 데이터 입출력 라인; 및 리드 동작 시 칩 선택신호에 응답하여 상기 제 1 및 제 2 데이터 입출력 라인 중 하나로부터 전송된 데이터를 데이터 패드를 통해 출력하고, 라이트 동작 시 상기 칩 선택신호에 응답하여 상기 데이터 패드를 통해 입력된 데이터를 상기 제 1 및 제 2 데이터 입출력 라인 중 하나로 전송하도록 구성된 공유 데이터 입출력부; 를 포함한다.
또한, 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 제 1 랭크와 연결되는 제 1 데이터 입출력 라인; 제 2 랭크와 연결되는 제 2 데이터 입출력 라인; 리드 동작시 활성화되고, 칩 선택신호에 응답하여 상기 제 1 및 제 2 데이터 입출력 라인 중 하나와 연결되는 리드 선택부; 상기 리드 선택부로부터 출력된 데이터를 데이터 패드를 통해 출력하는 데이터 출력부; 라이트 동작 시 활성화되고, 상기 칩 선택신호에 응답하여 상기 제 1 및 제 2 데이터 입출력 라인 중 하나와 연결되는 라이트 선택부; 및 상기 데이터 패드를 통해 입력되는 데이터를 상기 라이트 선택부로 출력하는 데이터 입력부; 를 포함한다.
또한, 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 메인 칩 및 복수개의 슬레이브 칩을 포함하는 반도체 메모리 장치로서, 메인 칩에 위치하고, 칩 선택신호에 응답하여 상기 복수개의 슬레이브 칩과 선택적으로 접속하는 랭크 선택부; 및 리드 동작 시, 상기 랭크 선택부로부터 전송된 데이터를 데이터 패드를 통해 출력하고, 라이트 동작 시, 상기 데이터 패드를 통해 입력된 데이터를 상기 랭크 선택부로 출력하도록 구성된 데이터 입출력부; 를 포함한다.
또한, 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 메인 칩과 복수개의 슬레이브 칩을 포함하는 반도체 메모리 장치로서, 상기 복수개의 슬레이브 칩과 각각 연결되는 복수개의 데이터 입출력 라인; 및 상기 메인 칩에 위치하고, 리드 동작 시, 칩 선택신호에 응답하여 상기 복수개의 데이터 입출력 라인 중 하나로부터 전송된 데이터를 데이터 패드를 통해 출력하고, 라이트 동작 시, 상기 칩 선택신호에 응답하여 상기 데이터 패드를 통해 입력된 데이터를 상기 복수개의 데이터 입출력 라인 중 하나로 출력하도록 구성된 공유 데이터 입출력부; 를 포함한다.
본 발명에 의하면, 복수개의 랭크가 데이터 입출력 회로를 공유하여 칩의 면적 마진을 증대시킨다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치(2)의 구성을 개략적으로 보여주는 도면이다. 도 2에서, 상기 반도체 메모리 장치(2)는 제 1 및 제 2 입출력 드라이빙부(100, 200), 제 1 및 제 2 데이터 입출력 라인(GIO_Rank0, GIO_Rank1) 및 공유 데이터 입출력부(1000)를 포함한다.
상기 제 1 입출력 드라이빙부(100)는 라이트 동작에서 상기 제 1 데이터 입출력 라인(GIO_Rank0)으로부터 전송된 데이터를 제 1 랭크(Rank0)의 메모리 뱅크에 저장하고, 리드 동작에서 상기 제 1 랭크(Rank0)의 메모리 뱅크에 저장된 데이터를 증폭하여 상기 제 1 데이터 입출력 라인(GIO_Rank0)으로 출력한다. 상기 제 2 입출력 드라이빙부(200)는 라이트 동작에서 상기 제 2 데이터 입출력 라인(GIO_Rank1)으로부터 전송된 데이터를 제 2 랭크(Rank1)의 메모리 뱅크에 저장하고, 상기 제 2 랭크(Rank1)의 메모리 뱅크에 저장된 데이터를 증폭하여 상기 제 2 데이터 입출력 라인(GIO_Rank1)으로 출력한다.
상기 랭크는 다양하게 정의될 수 있다. 즉, 하나의 칩이 복수개의 랭크로 동작할 수 있고, 복수개의 칩이 복수개의 랭크로 동작할 수 있다. 전자의 예를 들면, 1Gb의 저장용량을 갖는 하나의 칩의 메모리 뱅크를 512Mb 두 개로 분할하여 마치 하나의 칩이 두 개의 칩처럼 동작하는 경우에, 상기 분할된 메모리 뱅크를 랭크로 정의한다. 후자의 예로는, 두 개의 칩이 하나의 반도체 메모리 장치로 동작할 때, 상기 두 개의 칩을 각각 랭크로 정의한다. 본 발명은 상기 두 가지 정의의 랭크에 한정되지 않고, 랭크의 개념을 사용하는 모든 반도체 메모리 장치에 적용될 수 있다.
상기 공유 데이터 입출력부(1000)는, 리드 동작 시, 칩 선택신호(cs0, cs1)에 응답하여 상기 제 1 및 제 2 입출력 드라이빙부(100, 200)로부터 전송된 데이터 중 하나를 데이터 패드(DQ)를 통해 출력한다. 또한, 라이트 동작 시, 상기 칩 선택신호(cs0, cs1)에 응답하여 상기 데이터 패드(DQ)를 통해 입력된 데이터를 상기 제 1 및 제 2 입출력 드라이빙부(100, 200) 중 하나로 전송한다. 상기 제 1 및 제 2 데이터 입출력 라인(GIO_Rank0, GIO_Rank1)은 상기 공유 데이터 입출력부(1000)와 상기 제 1 및 제 2 입출력 드라이빙부(100, 200) 각각을 연결한다. 즉, 상기 공유 데이터 입출력부(1000)와 상기 제 1 및 제 2 입출력 드라이빙부(100, 200) 사이의 데이터 전송은 상기 제 1 및 제 2 데이터 입출력 라인(GIO_Rank0, GIO_Rank1)을 통해 이루어진다.
상기 공유 데이터 입출력부(1000)는 리드 동작에서, 상기 칩 선택신호(cs0, cs1)가 상기 제 1 랭크(Rank0)를 선택할 때, 즉, 상기 제 1 칩 선택신호(cs0)가 인에이블 될 때, 상기 제 1 데이터 입출력 라인(GIO_Rank0)으로부터 전송된 데이터를 상기 데이터 패드(DQ)로 출력한다. 따라서, 제 1 랭크(Rank0)의 리드 동작이 수행될 수 있다. 상기 공유 데이터 입출력부(1000)는 상기 칩 선택신호(cs0, cs1)가 상기 제 2 랭크(Rank1)를 선택할 때, 즉, 상기 제 2 칩 선택신호(cs1)가 인에이블 될 때, 상기 제 2 데이터 입출력 라인(GIO_Rank1)으로부터 전송된 데이터를 상기 데이 터 패드(DQ)로 출력한다. 따라서, 상기 제 2 랭크(Rank1)의 리드 동작이 수행될 수 있다.
상기 공유 데이터 입출력부(1000)는 라이트 동작에서, 상기 제 1 칩 선택신호(cs0)가 인에이블 될 때, 상기 데이터 패드(DQ)를 통해 입력된 데이터를 상기 제 1 데이터 입출력 라인(GIO_Rank0)으로 출력한다. 따라서, 상기 제 1 랭크(Rank0)의 라이트 동작이 수행될 수 있다. 상기 공유 데이터 입출력부(1000)는 상기 제 2 칩 선택신호(cs1)가 인에이블 될 때, 상기 데이터 패드(DQ)를 통해 입력된 데이터를 상기 제 2 데이터 입출력 라인(GIO_Rank1)으로 출력한다. 따라서, 상기 제 2 랭크(Rank1)의 라이트 동작이 수행될 수 있다.
따라서, 상기 반도체 메모리 장치(2)는 제 1 및 제 2 랭크(Rank0, Rank1)가 하나의 데이터 입출력 회로를 공유하더라도, 상기 칩 선택신호(cs0, cs1)에 응답하여 선택적으로 제 1 및 제 2 랭크(Rank0, Rank1) 중 하나에 대한 리드 또는 라이트 동작이 수행될 수 있도록 하여 데이터의 충돌을 방지한다.
한편, 상기 칩 선택신호(cs0, cs1)는 상기 반도체 메모리 장치(2) 외부에서 인가된 커맨드 신호가 버퍼링된 신호이다. 일반적으로, 반도체 메모리 장치 외부에서 커맨드 신호가 인가되면 반도체 메모리 장치에 구비된 버퍼를 통해 상기 커맨드 신호가 버퍼링되어 내부 신호로서 활용된다. 따라서, 상기 칩 선택신호(cs0, cs1)는 칩 선택 커맨드 신호가 버퍼링된 신호로 이해될 수 있다.
도 3은 도 2의 상기 반도체 메모리 장치(2)의 구성을 보다 구체적으로 보여주는 도면이다. 도 3에서, 상기 제 1 및 제 2 데이터 입출력 드라이빙부(100, 200) 는 각각 라이트 드라이버(11, 21) 및 리드 센스앰프(12, 22)를 포함한다. 라이트 동작 시, 상기 라이트 드라이버(11, 21)는 각각 제 1 및 제 2 랭크(Rank0, Rank1)에 저장된 데이터를 증폭하고, 증폭된 데이터를 상기 제 1 및 제 2 데이터 입출력 라인(GIO_Rank0, GIO_Rank1)으로 출력한다. 리드 동작 시, 상기 리드 센스앰프(12, 22)는 각각 상기 제 1 및 제 2 데이터 입출력 라인(GIO_Rank0, GIO_Rank1)으로부터 전송된 데이터를 증폭하고, 증폭된 데이터를 상기 제 1 및 제 2 랭크(Rank0, Rank1)로 출력한다. 더 상세하게는, 상기 제 1 입출력 드라이빙부(100)는 로컬 입출력 라인(LIO_Rank0)과 연결되어 상기 제 1 랭크(Rank0)의 메모리 뱅크와 연결되고, 상기 제 2 입출력 드라이빙부(200)는 로컬 입출력 라인(LIO_Rank1)과 연결되어 상기 제 2 랭크(Rank1)의 메모리 뱅크와 연결된다.
상기 공유 데이터 입출력부(1000)는 랭크 선택부(1100) 및 데이터 입출력부(1200)를 포함한다. 상기 랭크 선택부(1100)는 상기 칩 선택신호(cs0, cs1)에 응답하여 상기 제 1 및 제 2 데이터 입출력 라인(GIO_Rank0, GIO_Rank1) 중 하나와 연결된다. 상기 랭크 선택부(1100)는 상기 제 1 칩 선택신호(cs0)가 인에이블되면, 상기 제 1 데이터 입출력 라인(GIO_Rank0)과 상기 데이터 입출력부(1200)를 연결시키고, 상기 제 2 칩 선택신호(cs1)가 인에이블되면, 상기 제 2 데이터 입출력 라인(GIO_Rank1)과 상기 데이터 입출력부(1200)를 연결시킨다.
상기 랭크 선택부(1100)는 라이트 선택부(1110) 및 리드 선택부(1120)를 포함한다. 상기 라이트 선택부(1110)는 라이트 동작에서 활성화되고, 상기 칩 선택 신호(cs0, cs1)에 응답하여 상기 제 1 및 제 2 데이터 입출력 라인(GIO_Rank0, GIO_Rank1) 중 하나와 연결된다. 상기 라이트 선택부(1110)는 반도체 메모리 장치(2)의 라이트 동작에서 활성화되며, 제 1 칩 선택신호(cs0)가 인에이블되면 상기 제 1 데이터 입출력 라인(GIO_Rank0)과 상기 데이터 입출력부(1200)를 연결시키고, 상기 제 2 칩 선택신호(cs1)가 인에이블되면 상기 제 2 데이터 입출력 라인(GIO_Rank1)과 상기 데이터 입출력부(1200)를 연결시킨다.
상기 리드 선택부(1120)는 리드 동작에서 활성화되고, 상기 칩 선택 신호(cs0, cs1)에 응답하여 상기 제 1 및 제 2 데이터 입출력 라인(GIO_Rank0, GIO_Rank1) 중 하나와 연결된다. 상기 리드 선택부(1120)는 반도체 메모리 장치(2)의 리드 동작에서 활성화되며, 상기 제 1 칩 선택신호(cs0)가 인에이블되면 상기 제 1 데이터 입출력 라인(GIO_Rank0)과 상기 데이터 입출력부(1200)를 연결시키고, 상기 제 2 칩 선택신호(cs1)가 인에이블되면 상기 제 2 데이터 입출력 라인(GIO_Rank1)과 상기 데이터 입출력부(1200)를 연결시킨다.
상기 라이트 선택부(1110) 및 상기 리드 선택부(1120)는 상기 칩 선택신호(cs0, cs1)에 응답하여 상기 제 1 및 제 2 데이터 입출력 라인(GIO_Rank0, GIO_Rank1) 중 하나와 연결되는 멀티플렉서로 구현될 수 있다.
도시하지는 않았지만, 상기 라이트 선택부(1110) 및 상기 리드 선택부(1120)는 내부 라이트 및 리드 신호에 응답하여 활성화될 수 있다. 상기 내부 라이트 및 리드 신호는 상기 반도체 메모리 장치(2) 외부에서 인가되는 라이트 및 리드 커맨드 신호가 버퍼링된 신호이다.
상기 데이터 입출력부(1200)는 상기 랭크 선택부(1100)와 연결되고, 리드 동 작에서 상기 랭크 선택부(1100)의 출력을 상기 데이터 패드(DQ)를 통해 출력하고, 라이트 동작에서 상기 데이터 패드(DQ)를 통해 입력된 데이터를 상기 랭크 선택부(1100)로 출력한다.
상기 데이터 입출력부(1200)는 데이터 입력부(1210) 및 데이터 출력부(1220)를 구비한다. 상기 데이터 입력부(1210)는 상기 반도체 메모리 장치의 라이트 동작에서 활성화되고, 상기 데이터 출력부(1220)는 상기 반도체 메모리 장치의 리드 동작에서 활성화된다. 상기 데이터 입력부(1210)는, 종래기술과 마찬가지로, 데이터 버퍼, 데이터 정렬부 및 라이트 센스앰프로 구성된다. 상기 데이터 출력부(1220)는, 종래기술과 마찬가지로, 파이프 래치부, 데이터 트리거부 및 리드 드라이버로 구성된다. 상기 데이터 입력부(1210) 및 데이터 출력부(1220)의 구성은 종래 기술과 동일하므로, 상세한 설명은 하지 않기로 한다.
도 4A 및 도 4B는 본 발명의 실시예에 따른 반도체 메모리 장치(2)의 동작을 설명하기 위한 타이밍도이다. 도 2 내지 도 4를 참조하여, 본 발명의 실시예에 따른 반도체 메모리 장치(2)의 동작을 설명하면 다음과 같다.
먼저, 도 A는 종래기술에서 제 1 및 제 2 랭크(Rank0, Rank1)가 데이터 입출력 회로를 공유할 수 없었던 문제점을 보여준다. 제 1 및 제 2 랭크(Rank0, Rank1) 중 어느 하나에 대한 리드 및 라이트 동작은 연이어 수행되더라도 데이터의 충돌 문제가 발생하지 않는다. 하나의 랭크에 대한 리드 및 라이트 동작은 미리 정해진 시간 간격을 두고 수행되기 때문에, 리드 및 라이트 동작이 번갈아 수행되더라도 데이터의 충돌은 발생하지 않는다. 그러나, 제 1 랭크(Rank0)의 라이트 동작이 수 행되고, 이어서 제 2 랭크(Rank1)의 리드 동작이 수행되는 경우에는, 데이터의 충돌이 불가피하다. 상기 제 1 및 제 2 랭크(Rank0, Rank1)가 데이터 입출력 회로를 공유하므로, 제 1 및 제 2 데이터 입출력 라인은 동일하게 구동된다. 상기 제 1 랭크(Rank0)의 라이트 동작이 수행되면, 상기 데이터 입력부(1210)를 경유하는 시간이 존재하기 때문에, 실제로 데이터 패드(DQ)를 통해 입력된 데이터가 상기 데이터 입출력 라인에 로딩되는 시점(A)은 소정 시간이 경과된 후이다. 따라서, 상기 라이트 데이터는 A 에서 상기 데이터 입출력 라인(GIO1, GIO2)에 로딩된다. 상기 제 1 랭크(Rank1)의 라이트 동작에 이어서 제 2 랭크(Rank1)의 리드 동작이 수행되면, 상기 제 2 랭크(Rank1)의 데이터는 바로 상기 데이터 입출력 라인(GIO1, GIO2)에 로딩된다. 따라서, 라이트 데이터가 상기 데이터 입출력 라인(GIO1, GIO2)에 로딩되는 시점(A)은 상기 리드 데이터가 상기 데이터 입출력 라인(GIO1, GIO2)에 로딩되는 시점(B)보다 늦으므로, 데이터 패드(DQ)로 출력되는 데이터가 리드 데이터가 아닌 라이트 데이터로 바뀌는 데이터 충돌이 발생하게 된다.
따라서, 본 발명의 실시예에 따른 반도체 메모리 장치(2)는 상기 제 1 및 제 2 랭크(Rank0, Rank1)가 데이터 입출력부(1200)를 공유하면서, 칩 선택신호(cs0, cs1)에 응답하는 랭크 선택부(1100)를 구비하므로, 상술한 데이터 충돌을 실질적으로 방지한다. 먼저, 제 1 랭크(Rank0)의 라이트 동작이 수행될 때, 제 1 칩 선택신호(cs0)가 인에이블되고, 상기 랭크 선택부(1100)의 라이트 선택부(1110)는 상기 제 1 데이터 입출력 라인(GIO_Rank0)과 연결된다. 따라서, 라이트 동작에서 상기 데이터 패드(DQ)를 통해 입력된 데이터는 상기 데이터 입력부(1210)를 거쳐 상기 라이트 선택부(1110)로 전송되고, 전송된 데이터를 상기 제 1 데이터 입출력 라인(GIO_Rank0)을 통해 상기 제 1 입출력 드라이빙부(100)로 전송될 수 있다. 제 1 입출력 드라이빙부(100)로 전송된 데이터는 상기 제 1 랭크(Rank0)의 메모리 뱅크에 저장된다. 그 후, 제 2 랭크(Rank1)의 리드 동작이 수행될 때, 상기 제 2 칩 선택신호(cs1)가 인에이블되고, 상기 랭크 선택부(1100)의 리드 선택부(1120)는 상기 제 2 데이터 입출력 라인(GIO_Rank1)과 연결된다. 따라서, 리드 동작에서 상기 제 2 입출력 드라이빙부(200)로부터 전송된 상기 제 2 랭크의 메모리 뱅크의 데이터는 상기 제 2 데이터 입출력 라인(GIO_Rank1)으로 로딩되고, 상기 데이터 출력부(1220)는 상기 제 2 데이터 입출력 라인(GIO_Rank1)으로부터 전송된 데이터를 상기 데이터 패드(DQ)를 통해 출력한다.
상기 랭크 선택부(1100)는 상기 칩 선택신호(cs0, cs1)에 응답하여 상기 제 1 및 제 2 랭크(Rank0, Rank1) 중 어느 랭크에 대한 리드 및 라이트 동작인지를 구분하며, 상기 제 1 및 제 2 데이터 입출력 라인(GIO_Rank0, GIO_Rank1)과 선택적으로 연결된다. 따라서, 제 1 랭크(Rank0)의 리드 및 라이트 동작에서는 상기 제 1 데이터 입출력 라인(GIO_Rank0)을 통해 리드 및 라이트 데이터가 전송될 수 있도록 하고, 상기 제 2 랭크(Rank1)의 리드 및 라이트 동작에서는 상기 제 2 데이터 입출력 라인(GIO_Rank1)을 통해 리드 및 라이트 데이터가 전송될 수 있도록 한다. 따라서, 제 1 랭크 및 제 2 랭크(Rank0, Rank1)의 리드 및 라이트 동작이 번갈아 수행되더라도, 데이터의 충돌은 발생하지 않는다.
한편, 반도체 장치의 집적도를 높이기 위해, 단일 패키지 내에 복수개의 칩 을 적층하고 패키징하여 집적도를 높이는 방식의 3D (3 Dimensional) 반도체 장치가 개발되었다. 최근에는 적층된 복수개의 칩을 실리콘 비아(Via)로 관통시켜 모든 칩을 전기적으로 연결하는 TSV (Through Silicon Via) 방식이 사용되어오고 있다. 본 발명의 실시예에 따른 반도체 메모리 장치(2)의 기술적 사상은 위와 같은 3D 반도체 장치에서 활용도가 있다.
도 5는 본 발명의 다른 실시예에 따른 반도체 메모리 장치(3)의 구성을 개략적으로 보여준다. 도 5에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 메모리 장치(3)는 메인 칩(c1) 및 복수개의 슬레이브 칩(c1, c2)이 적층되어 하나의 반도체 메모리 장치(3)를 구성하고, 상기 칩들은 TSV로 연결되어 있다.
도 5는, 한정하는 것은 아니지만, 예를 들어, 하나의 메인 칩(c0)과 두 개의 슬레이브 칩(c1, c2)이 적층되는 경우를 보여준다. 복수개의 칩이 적층되는 3D 반도체 장치에서, 상기 복수개의 칩들은 개별적으로 동작할 필요성이 있다. 따라서, 상기 제 1 및 제 2 슬레이브 칩(c1, c2)은 제 1 및 제 2 랭크(Rank0, Rank1)로 구분될 수 있고, 칩 선택신호(cs0, cs1)에 의해 구분되어 동작될 수 있다. 상기 공유 데이터 입출력부(1000)는 상기 메인 칩(c0), 상기 제 1 및 제 2 슬레이브 칩(c1, c2) 중 적어도 하나에 존재하면 된다. 도 5에서, 상기 공유 데이터 입출력부(1000)는 상기 메인 칩(c0)에 위치한다.
상기 제 1 슬레이브 칩(c1)이 제 1 랭크(Rank0)로 지정되고, 상기 제 2 슬레이브 칩(c2)이 제 2 랭크(Rank1)로 지정되면, 상기 제 1 칩 선택신호(cs0)는 제 1 슬레이브 칩(c1)을 선택하는 신호가 되고, 상기 제 2 칩 선택신호(cs1)는 상기 제 2 슬레이브 칩(c2)을 선택하는 신호가 된다. 상기 제 1 슬레이브 칩(c1)과 상기 메인 칩(c0) 사이의 데이터 전송은 제 1 데이터 입출력 라인(GIO_Rank0)을 통해 이루어진다. 상기 제 1 데이터 입출력 라인(GIO_Rank0)은 상기 제 1 슬레이브 칩(c1)과 상기 메인 칩(c0)을 연결하는 TSV(TSV1)이다. 또한, 상기 제 2 슬레이브 칩(c2)과 상기 메인 칩(c0) 사이의 데이터 전송은 제 2 데이터 입출력 라인(GIO_Rank1)을 통해 이루어진다. 상기 제 2 데이터 입출력 라인(GIO_Rank1)은 상기 제 2 슬레이브 칩(c2)과 상기 메인 칩(c0)을 연결하는 TSV(TSV2)이다.
따라서, 본 발명의 실시예에 따른 공유 데이터 입출력부(1000)는 복수개의 칩이 적층되는 반도체 메모리 장치에서도 적용될 수 있음을 알 수 있다. 도 2 및 도 5에서는 두 개의 랭크를 구비하는 반도체 메모리 장치를 설명하였으나, 당업자라면 다수의 랭크로 구분되어 동작하는 반도체 메모리 장치에도 본 발명의 기술적 사상이 그대로 적용될 수 있음을 알 것이다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래기술에 따른 반도체 메모리 장치의 구성을 보여주는 도면,
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구성을 개략적으로 보여주는 블록도,
도 3은 도 2의 반도체 메모리 장치의 구성을 보다 구체적으로 보여주는 도면,
도 4는 도 3의 반도체 메모리 장치의 동작을 보여주는 타이밍도,
도 5는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 구성을 개략적으로 보여주는 도면이다.
<도면의 주요부분에 대한 부호의 설명>
100: 제 1 입출력 드라이빙부 200: 제 2 입출력 드라이빙부
1000: 공유 데이터 입출력부 1100: 랭크 선택부
1200: 데이터 입출력부
Claims (25)
- 칩 선택신호에 응답하여 제 1 및 제 2 랭크 중 하나와 선택적으로 접속하고, 접속된 랭크로 데이터를 출력하거나 상기 접속된 랭크로부터 데이터를 입력 받도록 구성된 랭크 선택부; 및리드 동작 시, 상기 랭크 선택부로부터 전송된 데이터를 데이터 패드를 통해 외부로 출력하고, 라이트 동작 시, 상기 데이터 패드를 통해 입력된 데이터를 상기 랭크 선택부로 출력하도록 구성된 데이터 입출력부;를 포함하는 데이터 입출력 회로.
- 제 1 항에 있어서,상기 랭크 선택부는, 상기 리드 동작 시, 상기 칩 선택신호가 상기 제 1 랭크를 선택할 때 상기 제 1 랭크로부터 전송된 데이터를 출력하고, 상기 칩 선택신호가 상기 제 2 랭크를 선택할 때 상기 제 2 랭크로부터 전송된 데이터를 출력하는 것을 특징으로 하는 데이터 입출력 회로.
- 제 1 항에 있어서,상기 랭크 선택부는, 상기 라이트 동작 시, 상기 칩 선택신호가 상기 제 1 랭크를 선택할 때 상기 데이터 입출력부의 출력을 상기 제 1 랭크로 전송하고, 상기 칩 선택신호가 상기 제 2 랭크를 선택할 때 상기 데이터 입출력부의 출력을 상 기 제 2 랭크로 전송하는 것을 특징으로 하는 데이터 입출력 회로.
- 제 1 항에 있어서,상기 제 1 랭크는 제 1 데이터 입출력 라인을 통해 상기 랭크 선택부와 연결되고, 상기 제 2 랭크는 제 2 데이터 입출력 라인을 통해 상기 랭크 선택부와 연결되는 것을 특징으로 하는 데이터 입출력 회로.
- 제 1 항에 있어서,상기 칩 선택신호는, 외부로부터 입력되는 커맨드 신호를 버퍼링한 신호인 것을 특징으로 하는 데이터 입출력 회로.
- 제 1 랭크와 연결되는 제 1 데이터 입출력 라인;제 2 랭크와 연결되는 제 2 데이터 입출력 라인; 및리드 동작 시 칩 선택신호에 응답하여 상기 제 1 및 제 2 데이터 입출력 라인 중 하나로부터 전송된 데이터를 데이터 패드를 통해 출력하고, 라이트 동작 시 상기 칩 선택신호에 응답하여 상기 데이터 패드를 통해 입력된 데이터를 상기 제 1 및 제 2 데이터 입출력 라인 중 하나로 전송하도록 구성된 공유 데이터 입출력부;를 포함하는 반도체 메모리 장치.
- 제 6 항에 있어서,상기 공유 데이터 입출력부는, 상기 칩 선택신호에 응답하여 상기 제 1 및 제 2 데이터 입출력 라인 중 하나를 선택하도록 구성된 랭크 선택부; 및상기 리드 동작 시, 상기 랭크 선택부의 출력을 입력 받아 상기 데이터 패드를 통해 출력하고, 상기 라이트 동작 시, 상기 데이터 패드로부터 입력된 데이터를 상기 랭크 선택부로 출력하도록 구성된 데이터 입출력부;로 구성된 것을 특징으로 하는 반도체 메모리 장치.
- 제 7 항에 있어서,상기 랭크 선택부는, 상기 리드 동작 시, 상기 칩 선택신호가 상기 제 1 랭크를 선택할 때 상기 제 1 데이터 입출력 라인으로부터 전송된 데이터를 출력하고, 상기 칩 선택신호가 상기 제 2 랭크를 선택할 때 상기 제 2 데이터 입출력 라인으로부터 전송된 데이터를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 7 항에 있어서,상기 랭크 선택부는, 라이트 동작 시, 상기 칩 선택신호가 상기 제 1 랭크를 선택할 때 상기 데이터 입출력부의 출력을 상기 제 1 데이터 입출력 라인으로 전송하고, 상기 칩 선택신호가 상기 제 2 랭크를 선택할 때 상기 데이터 입출력부의 출력을 상기 제 2 데이터 입출력 라인으로 전송하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 6 항에 있어서,상기 칩 선택신호는, 외부로부터 입력되는 커맨드 신호를 버퍼링한 신호인 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 랭크와 연결되는 제 1 데이터 입출력 라인;제 2 랭크와 연결되는 제 2 데이터 입출력 라인;리드 동작시 활성화되고, 칩 선택신호에 응답하여 상기 제 1 및 제 2 데이터 입출력 라인 중 하나와 연결되는 리드 선택부;상기 리드 선택부로부터 출력된 데이터를 데이터 패드를 통해 출력하는 데이터 출력부;라이트 동작 시 활성화되고, 상기 칩 선택신호에 응답하여 상기 제 1 및 제 2 데이터 입출력 라인 중 하나와 연결되는 라이트 선택부; 및상기 데이터 패드를 통해 입력되는 데이터를 상기 라이트 선택부로 출력하는 데이터 입력부;를 포함하는 반도체 메모리 장치.
- 제 11 항에 있어서,상기 리드 선택부는, 상기 리드 동작 시, 상기 칩 선택신호가 상기 제 1 랭크를 선택하면 상기 제 1 데이터 입출력 라인과 연결되고, 상기 칩 선택신호가 상기 제 2 랭크를 선택하면 상기 제 2 데이터 입출력 라인과 연결되는 것을 특징으로 하는 반도체 메모리 장치.
- 제 11 항에 있어서,상기 라이트 선택부는, 상기 라이트 동작 시, 상기 칩 선택신호가 상기 제 1 랭크를 선택하면 상기 제 1 데이터 입출력 라인과 연결되고, 상기 칩 선택신호가 상기 제 2 랭크를 선택하면 상기 제 2 데이터 입출력 라인과 연결되는 것을 특징으로 하는 반도체 메모리 장치.
- 제 11 항에 있어서,상기 칩 선택신호는, 외부로부터 입력되는 커맨드 신호를 버퍼링한 신호인 것을 특징으로 하는 반도체 메모리 장치.
- 메인 칩 및 복수개의 슬레이브 칩을 포함하는 반도체 메모리 장치로서,메인 칩에 위치하고, 칩 선택신호에 응답하여 상기 복수개의 슬레이브 칩과 선택적으로 접속하는 랭크 선택부; 및상기 메인 칩에 위치하고, 리드 동작 시, 상기 랭크 선택부로부터 전송된 데이터를 데이터 패드를 통해 출력하고, 라이트 동작 시, 상기 데이터 패드를 통해 입력된 데이터를 상기 랭크 선택부로 출력하도록 구성된 데이터 입출력부;를 포함하는 반도체 메모리 장치.
- 제 15 항에 있어서,상기 랭크 선택부는, 상기 복수개의 칩마다 할당된 데이터 입출력 라인을 통해 상기 복수개의 칩과 연결되는 것을 특징으로 하는 반도체 메모리 장치.
- 제 16 항에 있어서,상기 데이터 입출력 라인은, TSV인 것을 특징으로 하는 반도체 메모리 장치.
- 제 15 항에 있어서,상기 칩 선택신호는, 외부로부터 입력되는 커맨드 신호를 버퍼링한 신호인 것을 특징으로 하는 반도체 메모리 장치.
- 메인 칩과 복수개의 슬레이브 칩을 포함하는 반도체 메모리 장치로서,상기 복수개의 슬레이브 칩과 각각 연결되는 복수개의 데이터 입출력 라인; 및상기 메인 칩에 위치하고, 리드 동작 시, 칩 선택신호에 응답하여 상기 복수개의 데이터 입출력 라인 중 하나로부터 전송된 데이터를 데이터 패드를 통해 출력하고, 라이트 동작 시, 상기 칩 선택신호에 응답하여 상기 데이터 패드를 통해 입력된 데이터를 상기 복수개의 데이터 입출력 라인 중 하나로 출력하도록 구성된 공유 데이터 입출력부;를 포함하는 반도체 메모리 장치.
- 제 19 항에 있어서,상기 복수개의 데이터 입출력 라인은, TSV인 것을 특징으로 하는 반도체 메모리 장치.
- 제 19 항에 있어서,상기 칩 선택신호는, 외부로부터 입력되는 커맨드 신호를 버퍼링한 신호인 것을 특징으로 하는 반도체 메모리 장치.
- 제 19 항에 있어서,공유 데이터 입출력부는, 상기 칩 선택신호에 응답하여 상기 복수개의 데이터 입출력 라인 중 하나와 연결되는 랭크 선택부; 및상기 리드 동작 시, 상기 랭크 선택부의 출력을 입력 받아 상기 데이터 패드를 통해 출력하고, 상기 라이트 동작 시, 상기 데이터 패드를 통해 입력 받은 데이터를 상기 랭크 선택부로 출력하도록 구성된 데이터 입출력부;를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 19 항에 있어서,상기 랭크 선택부는, 상기 리드 동작 시, 상기 칩 선택신호에 응답하여 상기 복수개의 데이터 입출력 라인 중 하나와 연결되는 리드 선택부; 및상기 라이트 동작 시, 상기 칩 선택신호에 응답하여 상기 복수개의 데이터 입출력 라인 중 하나와 연결되는 라이트 선택부;로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
- 제 23 항에 있어서,상기 데이터 입출력부는, 상기 리드 선택부의 출력을 입력 받아 상기 데이터 패드를 통해 출력하는 데이터 출력부; 및상기 데이터 패드를 통해 입력되는 데이터를 상기 라이트 선택부로 출력하는 데이터 입력부;로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
- 제 19 항에 있어서,상기 칩 선택신호는, 외부로부터 입력되는 커맨드 신호를 버퍼링한 신호인 것을 특징으로 하는 반도체 메모리 장치.
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