KR20010075735A - 낸드형 플래쉬 메모리소자 및 그 제조방법 - Google Patents

낸드형 플래쉬 메모리소자 및 그 제조방법 Download PDF

Info

Publication number
KR20010075735A
KR20010075735A KR1020000002039A KR20000002039A KR20010075735A KR 20010075735 A KR20010075735 A KR 20010075735A KR 1020000002039 A KR1020000002039 A KR 1020000002039A KR 20000002039 A KR20000002039 A KR 20000002039A KR 20010075735 A KR20010075735 A KR 20010075735A
Authority
KR
South Korea
Prior art keywords
common source
regions
forming
interlayer insulating
source line
Prior art date
Application number
KR1020000002039A
Other languages
English (en)
Other versions
KR100323140B1 (ko
Inventor
신광식
박규찬
오흥권
허성회
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1020000002039A priority Critical patent/KR100323140B1/ko
Priority to US09/678,917 priority patent/US6376876B1/en
Priority to JP2001003013A priority patent/JP2001203286A/ja
Publication of KR20010075735A publication Critical patent/KR20010075735A/ko
Application granted granted Critical
Publication of KR100323140B1 publication Critical patent/KR100323140B1/ko
Priority to US10/087,330 priority patent/US6797570B2/en
Priority to US10/921,656 priority patent/US6936885B2/en

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region

Abstract

낸드형 플래쉬 메모리소자 및 그 제조방법이 제공된다. 복수개의 스트링이 형성된 반도체기판 상에 제1 층간절연막을 형성한다. 제1 층간절연막을 패터닝하여 각 스트링의 소오스 영역들 및 소오스 영역들 사이의 소자분리막들을 노출시키는 슬릿형 공통 소오스라인 콘택홀을 형성한다. 슬릿형 공통 소오스라인 콘택홀 내에 다마신 공정을 사용하여 공통 소오스라인을 형성한다.

Description

낸드형 플래쉬 메모리소자 및 그 제조방법{NAND-type flash memory device and method of fabricating the same}
본 발명은 반도체소자 및 그 제조방법에 관한 것으로, 특히 낸드형 플래쉬 메모리소자 및 그 제조방법에 관한 것이다.
플래쉬 메모리소자와 같은 비휘발성 메모리소자의 셀에 저장된 정보는 전원이 차단될지라도 소멸되지 않는다. 따라서, 플래쉬 메모리소자는 메모리 카드 등에 널리 사용된다. 플래쉬 메모리소자는 두가지로 분류된다. 그 하나는 낸드형 플래쉬 메모리소자이고, 다른 하나는 노어형 플래쉬 메모리소자이다.
낸드형 플래쉬 메모리소자의 셀 어레이 영역은 복수개의 스트링으로 구성된다. 여기서, 각 스트링은 직렬연결된 스트링 선택 트랜지스터, 복수개의 셀 트랜지스터 및 접지 선택 트랜지스터로 구성된다. 상기 스트링 선택 트랜지스터의 드레인 영역은 비트라인과 접속되고, 상기 접지 선택 트랜지스터의 소오스 영역은 공통 소오스 라인과 접속된다.
한편, 노어형 플래쉬 메모리소자의 셀 어레이 영역은 복수개의 셀 트랜지스터, 비트라인들 및 공통 소오스 라인들을 포함한다. 여기서, 상기 비트라인 및 공통 소오스 라인 사이에는 하나의 셀 트랜지스터만이 개재된다.
따라서, 낸드형 플래쉬 메모리소자는 노어형 플래쉬 메모리소자에 비하여 높은 집적도를 보이는 반면에, 적은 셀 전류를 보인다. 여기서, 상기 셀 전류는 셀 트랜지스터에 저장된 정보를 독출하는 동안 비트라인 및 공통 소오스라인을 통하여 흐르는 전류를 의미한다. 따라서, 낸드형 플래쉬 메모리소자의 셀 전류를 증가시키기 위한 노력은 노어형 플래쉬 메모리소자에 비하여 더욱 요구되고 있다. 이는, 셀 전류가 클수록 플래쉬 메모리소자의 억세스 시간(access time)이 빨라지기 때문이다. 결과적으로, 낸드형 플래쉬 메모리소자의 동작속도를 향상시키기 위해서는 비트라인 및/또는 공통 소오스라인의 전기적인 저항을 감소시키는 것이 요구된다.
도 1은 종래의 낸드형 플래쉬 메모리소자의 셀 어레이 영역의 일 부분을 도시한 평면도이다. 또한, 도 2a는 도 1의 Ⅰ-Ⅰ에 따른 단면도이고, 도 2b는 도 1의 Ⅱ-Ⅱ에 따른 단면도이다.
도 1, 도 2a 및 도 2b를 참조하면, 반도체기판(10)의 소정영역에 서로 평행한 복수개의 활성영역들(1)을 한정하는 소자분리막들(1a)을 형성한다. 상기 소자분리막들(1a) 및 이들 사이의 활성영역들(1)을 가로지르는 스트링 선택라인 패턴(2s), 제1 내지 n번째의 워드라인 패턴들(WP1, ... , WPn) 및 접지 선택라인 패턴(2g)을 형성한다. 상기 스트링 선택라인 패턴(2s), 제1 내지 n번째의 워드라인 패턴들(WP1, ... , WPn) 및 접지 선택라인 패턴(2g) 사이의 활성영역(1)에 불순물 영역들(7, 7d, 7s)을 형성한다. 여기서, 상기 스트링 선택라인 패턴(2s)의 한 쪽옆에 형성된 불순물 영역(7d)은 스트링 선택 트랜지스터의 드레인 영역의 역할을 하고, 상기 접지 선택라인 패턴(2g)의 한 쪽 옆에 형성된 불순물 영역(7s)은 접지 선택트랜지스터의 소오스 영역의 역할을 한다.
따라서, 상기 스트링 선택라인 패턴(2s) 및 상기 활성영역(1)이 교차하는 부분에는 스트링 선택 트랜지스터가 형성되고, 상기 접지 선택라인 패턴(2g) 및 상기 활성영역(1)이 교차하는 부분에는 접지 선택 트랜지스터가 형성된다. 이와 마찬가지로, 상기 각 워드라인 패턴(WP1, ... 또는 WPn) 및 활성영역(1)이 교차하는 부분에는 셀 트랜지스터가 형성된다. 결과적으로, 상기 각 활성영역(1)에 직렬 연결된 스트링 선택 트랜지스터, 복수개의 셀 트랜지스터 및 접지 선택 트랜지스터로 구성된 스트링이 형성된다.
상기 스트링 선택 트랜지스터들, 셀 트랜지스터들 및 접지 선택 트랜지스터들이 형성된 결과물 상에 제1 층간절연막(4)을 형성한다. 상기 제1 층간절연막(4)을 패터닝하여 상기 각 소오스 영역들(7s)을 노출시키는 공통 소오스 라인 콘택홀들(3)을 형성한다. 상기 제1 층간절연막(4) 상에 상기 공통 소오스 라인 콘택홀들(3)을 채우는 도전막, 예컨대 도우핑된 폴리실리콘막을 형성한다. 상기 도전막을 패터닝하여 상기 공통 소오스라인 콘택홀들(3)을 덮는 공통 소오스라인(5)을 형성한다. 상기 공통 소오스 라인(5)은 상기 공통 소오스 라인 콘택홀들(3)을 통하여 상기 소오스 영역들(7s)과 전기적으로 접속된다.
상기 공통 소오스라인(5) 및 상기 제1 층간절연막(4) 상에 평탄화된 제2 층간절연막(6)을 형성한다. 상기 제2 층간절연막(6) 및 상기 제1 층간절연막(4)을 연속적으로 패터닝하여 상기 각 드레인 영역들(7d)을 노출시키는 비트라인 콘택홀들(8)을 형성한다. 상기 각 비트라인 콘택홀들(8) 내에 비트라인 콘택 플러그들(8a)을 형성한다. 상기 비트라인 콘택 플러그들(8a)이 형성된 결과물 전면에 금속막을 형성한다. 상기 금속막을 패터닝하여 상기 각 비트라인 콘택 플러그들(8a)을 덮는 복수개의 비트라인들(9)을 형성한다. 상기 복수개의 비트라인들(9)은 상기 제1 내지 n번째의 워드라인 패턴들(WP1, ... , WPn)을 가로지른다.
상술한 바와 같이 종래의 기술에 따르면, 제1 층간절연막 및 제2 층간절연막 사이에 공통 소오스라인이 개재된다. 따라서, 공통 소오스라인의 전기적인 저항을 감소시키기 위하여 공통 소오스라인의 두께를 증가시키는 경우에, 제2 층간절연막의 두께 또한 증가되어야 한다. 이때, 제1 및 제2 층간절연막을 관통하는 비트라인 콘택홀의 어스펙트 비율이 증가된다. 결과적으로, 고성능 낸드형 플래쉬 메모리소자를 구현하기 위해서는 비트라인 콘택홀의 어스펙트 비율이 증가하는 것을 방지하면서 공통 소오스라인의 저항을 최소화시키는 것이 요구된다.
본 발명의 목적은 공통 소오스라인의 저항 및 비트라인 콘택홀의 어스펙트 비율을 감소시키기에 적합한 낸드형 플래쉬 메모리소자를 제공하는 데 있다.
본 발명의 다른 목적은 공통 소오스라인의 저항 및 비트라인 콘택홀의 어스펙트 비율을 감소시킬 수 있는 낸드형 플래쉬 메모리소자의 제조방법을 제공하는 데 있다.
도 1은 종래의 낸드형 플래쉬 메모리소자의 셀 어레이 영역의 일 부분을 도시한 평면도이다.
도 2a는 도 1의 Ⅰ-Ⅰ에 따른 단면도이다.
도 2b는 도 1의 Ⅱ-Ⅱ에 따른 단면도이다.
도 3a는 일반적인 낸드형 플래쉬 메모리소자의 셀 어레이 영역의 일 부분에 대한 등가회로도이다.
도 3b는 본 발명에 따른 낸드형 플래쉬 메모리소자의 셀 어레이 영역의 일 부분을 도시한 평면도이다.
도 4a는 본 발명의 일 실시예에 따른 낸드형 플래쉬 메모리소자의 셀 어레이 영역의 일 부분을 도시한 사시도이다.
도 4b는 본 발명의 다른 실시예에 따른 낸드형 플래쉬 메모리소자의 셀 어레이 영역의 일 부분을 도시한 사시도이다.
도 5a 내지 도 8a는 도 3의 Ⅲ-Ⅲ에 따라 본 발명의 일 실시예에 따른 낸드형 플래쉬 메모리소자의 제조방법을 설명하기 위한 단면도들이다.
도 5b 내지 도 8b는 도 3의 Ⅳ-Ⅳ에 따라 본 발명의 일 실시예에 따른 낸드형 플래쉬 메모리소자의 제조방법을 설명하기 위한 단면도들이다.
도 9a 내지 도 11a는 도 3의 Ⅲ-Ⅲ에 따라 본 발명의 다른 실시예에 따른 낸드형 플래쉬 메모리소자의 제조방법을 설명하기 위한 단면도들이다.
도 9b 내지 도 11b는 도 3의 Ⅳ-Ⅳ에 따라 본 발명의 다른 실시예에 따른 낸드형 플래쉬 메모리소자의 제조방법을 설명하기 위한 단면도들이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 낸드형 플래쉬 메모리소자는 서로 평행한 복수개의 스트링들의 소오스 영역들 및 상기 소오스 영역들 사이의 소자분리막들을 가로지르는 공통 소오스라인을 포함하는 것을 특징으로 한다. 상기 복수개의 스트링들은 반도체기판의 소정영역에 서로 평행하게 형성된 복수개의 소자분리막들과, 상기 복수개의 소자분리막들 및 이들 사이의 활성영역들을 가로지르는 스트링 선택라인 패턴 및 접지 선택라인 패턴과, 상기 스트링 선택라인 패턴 및 상기 접지 선택라인 패턴 사이에 배치된 복수개의 워드라인 패턴들과, 상기 스트링 선택라인 패턴, 복수개의 워드라인 패턴들 및 접지 선택라인 패턴 사이의 활성영역들에 형성된 불순물 영역들을 포함한다. 따라서, 상기 각 활성영역에 직렬 연결된 스트링 선택 트랜지스터, 복수개의 셀 트랜지스터 및 접지 선택 트랜지스터로 구성된 스트링이 형성된다. 여기서, 상기 스트링 선택라인 패턴과 인접하고 상기 접지 선택라인 패턴의 반대편의 활성영역들에 형성된 불순물 영역들은 상기 각 스트링들의 드레인 영역들에 해당한다. 이와 마찬가지로, 상기 접지 선택라인 패턴과 인접하고 상기 스트링 선택라인 패턴의 반대편의 활성영역들에 형성된 불순물 영역들은 상기 각 스트링들의 소오스 영역들에 해당한다.
상기 복수개의 워드라인 패턴들 및 상기 공통 소오스라인을 가로질러 복수개의 비트라인들이 배치된다. 상기 각 비트라인은 상기 각 드레인 영역과 전기적으로 접속된다. 상기 각 비트라인 및 상기 각 드레인 영역 사이에는 비트라인 콘택 플러그가 개재될 수도 있다. 또한, 상기 복수개의 비트라인들 및 상기 복수개의 워드라인 패턴들 사이에는 차례로 적층된 제1 및 제2 층간절연막이 개재된다. 한편, 상기복수개의 비트라인들 및 상기 공통 소오스라인 사이에는 상기 제2 층간절연막이 개재된다.
상기 공통 소오스라인은 전기적인 저항을 보다 더 감소시키기 위하여 도우핑된 폴리실리콘막 및 금속 실리사이드막으로 구성되는 것이 바람직하다. 또한, 상기 공통 소오스라인의 상부면은 상기 제1 층간절연막의 상부면과 동일한 높이를 갖거나, 상기 제1 층간절연막의 상부면보다 낮을 수도 있다.
상기 다른 목적을 달성하기 위하여, 본 발명에 따른 낸드형 플래쉬 메모리소자의 제조방법은 서로 평행한 복수개의 스트링이 형성된 반도체기판 상에 제1 층간절연막을 형성하고, 상기 제1 층간절연막을 패터닝하여 상기 각 스트링의 소오스 영역들 및 상기 소오스 영역들 사이의 소자분리막들을 노출시키는 슬릿형 공통 소오스라인 콘택홀을 형성하고, 상기 슬릿형 공통 소오스라인 콘택홀 내에 공통 소오스라인을 형성하는 것을 특징으로 한다. 여기서, 상기 슬릿형의 공통 소오스라인 콘택홀을 형성하는 동안 상기 각 스트링의 드레인 영역을 노출시키는 드레인 콘택홀들을 동시에 형성할 수도 있다.
상기 복수개의 스트링을 형성하는 방법은 반도체기판의 소정영역에 서로 평행한 복수개의 소자분리막들을 형성하는 단계와, 상기 복수개의 소자분리막들 사이의 활성영역 상에 터널산화막을 형성하는 단계와, 상기 복수개의 소자분리막들 및 상기 터널산화막을 가로지르는 스트링 선택라인 패턴, 복수개의 워드라인 패턴들 및 접지 선택라인 패턴을 형성하는 단계와, 상기 스트링 선택라인 패턴, 복수개의 워드라인 패턴들 및 접지 선택라인 패턴 사이의 활성영역들에 불순물을 주입하여상기 스트링 선택라인 패턴과 인접하고 상기 접지 선택라인 패턴의 반대편의 활성영역들에 드레인 영역들을 형성함과 동시에 상기 접지 선택라인 패턴과 인접하고 상기 스트링 선택라인 패턴의 반대편의 활성영역들에 소오스 영역들을 형성하는 단계를 포함한다.
다른 방법으로(alternatively), 상기 복수개의 스트링은 자기정렬 트렌치 소자분리 기술(self-aligned shallow trench isolation technology)을 사용하여 형성할 수도 있다. 좀 더 구체적으로, 상기 자기정렬 트렌치 소자분리 기술을 사용하여 복수개의 스트링을 형성하는 방법은 반도체기판의 전면에 터널산화막 및 제1 도전막을 차례로 형성하는 단계와, 상기 제1 도전막 및 터널산화막을 연속적으로 패터닝하여 상기 반도체기판의 소정영역을 노출시키는 제1 도전막 패턴을 형성하는 단계와, 상기 노출된 반도체기판을 식각하여 서로 평행한 복수개의 트렌치 영역들을 형성하는 단계와, 상기 각 트렌치 영역을 채우는 복수개의 소자분리막들을 형성하는 단계와, 상기 소자분리막이 형성된 결과물 전면에 제2 도전막을 형성하는 단계와, 상기 제2 도전막을 패터닝하여 상기 소자분리막의 중심부분을 노출시키는 제2 도전막 패턴을 형성하는 단계와, 상기 제2 도전막 패턴이 형성된 결과물 전면에 게이트층간 절연막 및 제3 도전막을 차례로 형성하는 단계와, 상기 제3 도전막, 게이트층간 절연막, 제2 도전막 패턴 및 제1 도전막 패턴을 연속적으로 패터닝하여 상기 소자분리막들 및 이들 사이의 활성영역을 가로지르는 스트링 선택라인 패턴, 복수개의 워드라인 패턴들 및 접지 선택라인 패턴을 형성하는 단계와, 상기 스트링 선택라인 패턴, 복수개의 워드라인 패턴들 및 접지 선택라인 패턴 사이의 활성영역들에 불순물을 주입하여 상기 스트링 선택라인 패턴과 인접하고 상기 접지 선택라인 패턴의 반대편의 활성영역들에 드레인 영역들을 형성함과 동시에 상기 접지 선택라인 패턴과 인접하고 상기 스트링 선택라인 패턴의 반대편의 활성영역들에 소오스 영역들을 형성하는 단계를 포함한다.
바람직하게는, 상기 제1 층간절연막을 형성하기 전에 상기 제1 층간절연막에 대하여 식각 선택비를 갖는 식각저지막을 형성한다. 이때, 상기 슬릿형의 공통 소오스라인 콘택홀 및 상기 드레인 콘택홀을 형성하는 단계는 상기 제1 층간절연막을 패터닝하여 상기 각 소오스 영역들 및 상기 각 소오스 영역들 사이의 소자분리막들 상의 상기 식각저지막을 노출시킴과 동시에 상기 각 스트링의 드레인 영역 상의 상기 식각저지막을 노출시키는 단계와, 상기 노출된 식각저지막을 식각하여 상기 소오스 영역들 및 상기 소오스 영역들 사이의 소자분리막들을 노출시킴과 아울러 상기 각 스트링의 드레인 영역들을 노출시키는 단계를 포함한다. 여기서, 상기 드레인 콘택홀을 형성하지 않을 수도 있다.
상기 공통 소오스라인은 상기 슬릿형 공통 소오스라인 콘택홀이 형성된 결과물 전면에 상기 슬릿형 공통 소오스라인 콘택홀을 채우는 도전막, 예컨대 도우핑된 폴리실리콘막을 형성하고, 상기 제1 층간절연막이 노출될 때까지 상기 도전막을 평탄화시키어 형성한다. 따라서, 상기 공통 소오스라인의 상부면은 상기 제1 층간절연막의 표면과 동일한 높이를 갖거나 상기 제1 층간절연막의 표면보다 낮다. 바람직하게는, 상기 슬릿형 공통 소오스라인 콘택홀 내에 형성된 도전막 패턴의 표면에 선택적으로 금속 실리사이드막을 형성하는 단계를 더 포함한다. 이때, 상기 드레인콘택홀이 형성된 경우에는 상기 드레인 콘택홀 내에 드레인 콘택 플러그가 형성된다.
이에 더하여, 본 발명은 상기 공통 소오스라인이 형성된 결과물 전면에 제2 층간절연막을 형성하는 단계와, 상기 제2 층간절연막 및 제1 층간절연막을 연속적으로 패터닝하여 상기 각 드레인 영역들을 노출시키는 복수개의 비트라인 콘택홀을 형성하는 단계와, 상기 각 비트라인 콘택홀들을 덮는 복수개의 비트라인들을 형성하는 단계를 더 포함한다. 상기 복수개의 비트라인들을 형성하기 전에 상기 복수개의 비트라인 콘택홀 내에 비트라인 콘택 플러그들을 형성할 수도 있다. 여기서, 상기 드레인 콘택플러그가 형성된 경우에는 상기 비트라인 콘택홀은 상기 드레인 콘택플러그를 노출시킨다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다.
도 3a는 일반적인 낸드형 플래쉬 메모리소자의 셀 어레이 영역의 일 부분에 대한 등가회로도이고, 도 3b는 본 발명에 따른 낸드형 플래쉬 메모리소자의 셀 어레이 영역의 일 부분에 대한 평면도이다. 또한, 도 4a는 본 발명의 일 실시예에 따른 낸드형 플래쉬 메모리소자의 구조를 보여주는 사시도이고, 도 4b는 본 발명의 다른 실시예에 따른 낸드형 플래쉬 메모리소자의 구조를 보여주는 사시도이다. 각 도에 있어서, 동일한 참조번호 및 동일한 참조부호로 표시한 부분은 동일 부재를 나타낸다.
도 3a를 참조하면, 낸드형 플래쉬 메모리소자의 셀 어레이 영역은 복수개의스트링들, 예컨대 제1 내지 제4 스트링들(S1, S2, S3, S4)을 포함한다. 여기서, 상기 각 스트링은 직렬 연결된 스트링 선택 트랜지스터(SST), 복수개의 셀 트랜지스터들(C1, ... , Cn) 및 접지 선택 트랜지스터(GST)로 구성된다. 여기서, 각 셀 트랜지스터는 차례로 적층된 부유게이트 및 제어게이트 전극으로 구성된 적층구조의 게이트 패턴을 갖는다. 상기 각 스트링 선택 트랜지스터들(SST)의 게이트 전극들은 하나의 스트링 선택라인(SSL)과 접속된다. 이와 마찬가지로, 상기 각 접지 선택 트랜지스터들(GST)의 게이트 전극들은 하나의 접지 선택라인(GSL)과 접속된다. 또한, 각 스트링들의 제1 셀 트랜지스터들(C1)의 제어게이트 전극들은 제1 워드라인(WL1)과 접속되고, 각 스트링들의 n번째 셀 트랜지스터들(Cn)의 제어게이트 전극들은 n번째 워드라인(WLn)과 접속된다. 따라서, 상기 스트링 선택라인(SSL), 복수개의 워드라인들(WL1, ... , WLn) 및 접지 선택라인(GSL)은 서로 평행하게 배치된다.
한편, 상기 각 스트링 선택 트랜지스터들(SST)의 드레인 영역들은 각각 복수개의 비트라인들(55)과 접속되고, 상기 각 접지 선택 트랜지스터들(GST)의 소오스 영역들은 하나의 공통 소오스라인(48)과 접속된다. 상기 복수개의 비트라인들(55)은 상기 복수개의 워드라인들(WL1, ... , WLn)을 가로지르는 방향으로 배치된다. 또한, 상기 공통 소오스라인(48)은 상기 접지 선택라인(GSL)과 평행한 방향으로 배치된다. 이에 더하여, 상기 공통 소오스라인(48)은 상기 비트라인들(55)과 평행한 금속배선(55')과 접속된다. 상기 금속배선(55')은 상기 공통 소오스라인(48)을 주변회로 영역(도시하지 않음)과 연결시키기 위한 배선이다.
도 3b 및 도 4a를 참조하면, 반도체기판(20)의 소정영역에 서로 평행한 복수개의 소자분리막들(22a)이 형성된다. 상기 복수개의 소자분리막들(22a) 사이의 활성영역들(22) 상에 터널산화막(도시하지 않음)이 형성된다. 상기 복수개의 소자분리막들(22a) 및 상기 터널산화막을 가로질러서 스트링 선택라인 패턴(33s) 및 접지 선택라인 패턴(33g)이 배치된다. 상기 스트링 선택라인 패턴(33s) 및 상기 접지 선택라인 패턴(33g) 사이에 복수개의 워드라인 패턴들, 예컨대 n개의 워드라인 패턴들(WP1, ... , WPn)이 배치된다. 따라서, 상기 스트링 선택라인 패턴(33s), n개의 워드라인 패턴들(WP1, ... , WPn) 및 접지 선택라인 패턴(33g)은 서로 평행하다.
상기 스트링 선택라인 패턴(33s)은 차례로 적층된 스트링 선택라인(도 3a의 SSL), 게이트 층간절연막(도시하지 않음) 및 더미 게이트 전극(도시하지 않음)으로 구성되고, 상기 접지 선택라인 패턴(33g)은 차례로 적층된 접지 선택라인(도 3a의 GSL), 게이트 층간절연막(도시하지 않음) 및 더미 게이트 전극(도시하지 않음)으로 구성된다. 또한, 상기 각 워드라인 패턴(WP1, ... 또는 WPn)은 차례로 적층된 부유게이트(도시하지 않음), 게이트 층간절연막(도시하지 않음) 및 워드라인(도 3a의 WL1, ... 또는 WLn)으로 구성된다. 여기서, 상기 부유게이트는 상기 각 활성영역 및 상기 각 워드라인 패턴이 서로 교차하는 부분에 형성된다.
상기 스트링 선택라인 패턴(33s), 복수개의 워드라인 패턴들(WP1, ..., WPn) 및 접지 선택라인 패턴(33g) 사이의 활성영역들(22)에 불순물 영역들(35d', 35', 35s')이 형성된다. 상기 불순물 영역들(35d', 35', 35s')은 상기 반도체기판(20)과 다른 도전형의 불순물로 도우핑된 영역들이다. 상기 스트링 선택라인 패턴(33s)과 인접하고 상기 접지 선택라인 패턴(33g)의 반대편의 활성영역들에 형성된 불순물영역들(35d')은 각 스트링들의 드레인 영역들에 해당한다. 이와 마찬가지로, 상기 접지 선택라인 패턴(33g)과 인접하고 상기 스트링 선택라인 패턴(33s)의 반대편의 활성영역들에 형성된 불순물 영역들(35s')은 각 스트링들의 소오스 영역들에 해당한다.
한편, 상기 스트링 선택라인 패턴(33s) 및 상기 접지 선택라인 패턴(33g)은 각각 스트링 선택라인(SSL) 및 접지 선택라인(GSL)으로만 이루어질 수도 있다. 이때, 상기 스트링 선택라인(SSL) 및 상기 활성영역들(22) 사이의 영역과 상기 접지 선택라인(GSL) 및 상기 활성영역들(22) 사이의 영역에 상기 터널산화막보다 두꺼운 게이트 절연막이 개재될 수도 있다.
상기 각 소오스 영역들(35s') 및 상기 각 소오스 영역들(35s') 사이의 소자분리막들(22a) 상에 상기 접지 선택라인 패턴(33g)과 평행한 공통 소오스라인(48)이 배치된다. 상기 공통 소오스라인(48)은 도우핑된 폴리실리콘막 패턴(45) 및 금속 실리사이드막(47)이 차례로 적층된 구조를 갖는 것이 바람직하다.
상기 복수개의 워드라인 패턴들(WP1, ... WPn) 및 상기 공통 소오스라인(48)을 가로질러 복수개의 비트라인들(55) 및 금속배선(55')이 배치된다. 상기 각 비트라인(55)은 상기 각 드레인 영역(35d')과 전기적으로 접속된다. 또한, 상기 금속배선(55')은 상기 공통 소오스라인(48)의 소정영역과 금속 콘택홀(51')을 통하여 전기적으로 전기적으로 접속된다.
상기 각 비트라인(55) 및 상기 각 드레인 영역(35d') 사이에는 비트라인 콘택 플러그(53)가 개재될 수 있다. 또한, 상기 금속배선(55') 및 상기 공통 소오스라인(48) 사이에는 금속 콘택 플러그(53')가 개재될 수 있다. 상기 복수개의 워드라인 패턴들(WP1, ... WPn) 및 상기 복수개의 비트라인들(55) 사이에는 차례로 적층된 제1 및 제2 층간절연막(41, 49)이 개재된다. 또한, 상기 공통 소오스라인(48) 및 상기 복수개의 비트라인들(55) 사이에는 제2 층간절연막이 개재된다. 여기서, 상기 공통 소오스라인(48)의 상부면은 상기 제1 층간절연막(41)의 상부면과 동일한 높이를 갖거나, 상기 제1 층간절연막(41)의 상부면보다 낮을 수도 있다.
결과적으로, 상기 공통 소오스라인(48)은 상기 제1 층간절연막(41)의 소정영역을 관통하는 슬릿형의 공통 소오스라인 콘택홀(43) 내에 형성된다. 따라서, 상기 공통 소오스라인(48)은 종래의 공통 소오스라인에 비하여 더 넓은 단면적을 갖는다. 또한, 상기 공통 소오스라인(48)의 상부면은 상기 제1 층간절연막(41)의 상부면보다 동일한 높이를 갖거나 그 보다 낮으므로 제2 층간절연막(49)의 두께를 최소화시킬 수 있다. 이에 더하여, 상기 공통 소오스라인(48)이 종래기술에 비하여 낮은 전기적인 저항을 보이므로 상기 금속배선(55')의 개수를 감소시킬 수 있다. 따라서, 낸드형 플래쉬 메모리소자의 집적도를 증가시킬 수 있다.
도 4b는 본 발명의 다른 실시예에 따른 낸드형 플래쉬 메모리소자의 구조를 보여주는 사시도이다. 도 4b에 도시된 본 발명의 다른 실시예는 도 4a에서 설명된 본 발명의 일 실시예와는 달리 각 비트라인(55)이 드레인 콘택 플러그(48')를 통하여 각 스트링의 드레인 영역(35d')과 전기적으로 접속된다. 좀 더 구체적으로, 상기 드레인 콘택 플러그(48')는 제1 층간절연막(41)을 관통하는 드레인 콘택홀 내에 형성된다. 따라서, 상기 각 드레인 콘택 플러그(48')의 상부면은 상기 제1 층간절연막(41)의 상부면보다 동일한 높이를 갖거나 그 보다 더 낮은 높이를 가질수 도 있다.
또한, 상기 각 비트라인(55) 및 상기 각 드레인 콘택 플러그(48') 사이에는 제2 층간절연막(49)을 관통하는 비트라인 콘택플러그(53")가 개재될 수도 있다. 그러나, 상기 각 비트라인(55)은 상기 각 드레인 콘택 플러그(48')와 직접 접속될 수도 있다. 또한, 상기 각 비트라인(55)은 상기 각 드레인 영역(35d')과 직접 접속될 수도 있다. 여기서, 상기 각 드레인 콘택 플러그(48')는 상기 공통 소오스라인(48)과 마찬가지로 도우핑된 폴리실리콘막 패턴(45') 및 금속 실리사이드막(47')이 차례로 적층된 구조를 갖는 것이 바람직하다.
다음에, 본 발명에 따른 플래쉬 메모리소자의 제조방법을 설명하기로 한다.
도 5a 내지 도 8a는 도 3b의 Ⅲ-Ⅲ에 따라 본 발명의 일 실시예에 따른 플래쉬 메모리소자의 제조방법을 설명하기 위한 단면도들이고, 도 5b 내지 도 8b는 도 3b의 Ⅳ-Ⅳ에 따라 본 발명의 일 실시예에 따른 플래쉬 메모리소자의 제조방법을 설명하기 위한 단면도들이다. 여기서, 도 3a, 도 3b 및 도 4a의 참조번호와 동일한 번호로 표시한 부분은 동일 부재를 나타낸다.
도 5a 및 도 5b를 참조하면, 반도체기판(20)의 소정영역에 서로 평행한 복수개의 소자분리막들(22a)을 형성하여 활성영역을 한정한다. 상기 소자분리막들(22a)은 지금까지 잘 알려진 통상의 소자분리 공정, 예컨대 로코스(LOCOS; local oxidation of silicion) 공정 또는 트렌치 소자분리 공정으로 형성한다. 상기 활성영역 상에 100Å 이하의 얇은 터널산화막(24)을 형성한다.
상기 터널산화막(24) 및 상기 소자분리막들(22a)을 가로지르는 스트링 선택라인 패턴(33s), 복수개의 워드라인 패턴들(WP1, ... , WPn) 및 접지 선택라인 패턴(33g)을 지금까지 잘 알려진 통상의 방법으로 형성한다. 상기 스트링 선택라인 패턴(33s)은 도 5b에 도시된 바와 같이 스트링 선택라인(26s; 도 3a의 SSL에 해당), 게이트 층간절연막(28s), 더미 게이트 전극(30s) 및 캐핑막 패턴(32s)가 차례로 적층된 구조를 갖는다. 이와 마찬가지로, 상기 접지 선택라인 패턴(33g)은 도 5b에 도시된 바와 같이 접지 선택라인(26g; 도 3a의 GSL에 해당), 게이트 층간절연막(28g), 더미 게이트 전극(30g) 및 캐핑막 패턴(32g)가 차례로 적층된 구조를 갖는다.
또한, 상기 각 워드라인 패턴(WP1, ... 또는 WPn)은 부유게이트(26w), 게이트 층간절연막(28w), 제어게이트 전극(30w; 도 3a의 WL1, ... 또는 WLn에 해당) 및 캐핑막 패턴(32w)이 차례로 적층된 구조를 갖는다. 여기서, 상기 부유게이트(26w)는 상기 각 워드라인 패턴들(WP1, ... WPn) 및 상기 활성영역들이 서로 교차하는 영역들에 형성된다. 상기 캐핑막 패턴(32s, 32w, 32g)은 실리콘질화막, 실리콘 옥시나이트라이드막 또는 실리콘산화막으로 형성한다. 상기 캐핑막 패턴(32s, 32w, 32g)은 필요에 따라 형성하지 않을 수도 있다.
계속해서, 상기 스트링 선택라인 패턴(33s), 복수개의 워드라인 패턴들(WP1, ... , WPn), 접지 선택라인 패턴(33g) 및 복수개의 소자분리막들(22a)을 이온주입 마스크로 사용하여 상기 활성영역들(22)에 상기 반도체기판(20)과 다른 도전형의불순물을 1×1012ion atoms/㎠ 내지 1×1014ion atoms/㎠의 낮은 도우즈로 주입하여 저농도 불순물 영역들(35d, 35, 35s)을 형성한다. 여기서, 상기 스트링 선택라인 패턴(33s)과 인접하고 상기 접지 선택라인 패턴(33g)의 반대편의 활성영역에 형성된 저농도 불순물 영역(35d)은 각 스트링의 저농도 드레인 영역에 해당한다. 이와 마찬가지로, 상기 접지 선택라인 패턴(33g)과 인접하고 상기 스트링 선택라인 패턴(33s)의 반대편의 활성영역에 형성된 저농도 불순물 영역(35s)은 각 스트링의 저농도 소오스 영역에 해당한다.
도 6a 및 도 6b를 참조하면, 상기 스트링 선택라인 패턴(33s), 복수개의 워드라인 패턴들(WP1, ... , WPn) 및 접지 선택라인 패턴(33g)의 측벽에 스페이서(37)를 형성한다. 상기 스페이서(37)는 실리콘산화막 또는 실리콘질화막으로 형성한다. 상기 스페이서(37), 스트링 선택라인 패턴(33s), 복수개의 워드라인 패턴들(WP1, ... , WPn), 접지 선택라인 패턴(33g) 및 소자분리막들(22a)을 이온주입 마스크로 사용하여 상기 저농도 불순물 영역들(35d, 35, 35s)에 상기 저농도 불순물 영역과 동일한 도전형의 불순물을 5×1014ion atoms/㎠ 내지 5×1015ion atoms/㎠의 높은 도우즈로 주입하여 불순물 영역들(35d', 35', 35s')을 형성한다. 이때, 상기 불순물 영역들(35d', 35', 35s')은 LDD 구조를 갖는다. 여기서, 상기 불순물 영역(35d')은 각 스트링의 드레인 영역에 해당하고, 상기 불순물 영역(35s')은 각 스트링의 소오스 영역에 해당한다. 상기 저농도 불순물 영역과 동일한 도전형의 불순물을 5×1014ion atoms/㎠ 내지 5×1015ion atoms/㎠의 높은 도우즈로 주입하는 공정은 생략할 수도 있다.
상기 불순물 영역들(35d', 35', 35s')이 형성된 결과물 전면에 100Å 내지 500Å 정도의 얇은 식각저지막(39)을 형성한다. 상기 식각저지막(39)은 후속공정에서 형성되는 제1 층간절연막에 대하여 식각선택비를 갖는 절연체막, 예컨대 실리콘질화막으로 형성하는 것이 바람직하다. 상기 식각저지막(39)이 형성된 결과물 전면에 제1 층간절연막(41)을 형성한다. 상기 제1 층간절연막(41)은 평탄화된 BPSG막 또는 평탄화된 언도우프트 산화막(USG)으로 형성하는 것이 바람직하다.
상기 제1 층간절연막(41)을 패터닝하여 상기 소오스 영역들(35s') 및 상기 소오스 영역들(35s') 사이의 소자분리막들(22a) 상의 식각저지막(39)을 노출시킨다. 계속해서, 상기 노출된 식각저지막(39)을 식각하여 상기 소오스 영역들(35s') 및 상기 소오스 영역들(35') 사이의 소자분리막들(22a)을 노출시키는 슬릿형의 공통 소오스라인 콘택홀(43)을 형성한다. 이에 따라, 상기 제1 층간절연막(41)을 과도식각할지라도 상기 소자분리막들(22a)이 리세스되는 현상을 방지할 수 있다.
도 7a 및 도 7b를 참조하면, 상기 공통 소오스라인 콘택홀(43)이 형성된 결과물 전면에 상기 공통 소오스라인 콘택홀(43)을 채우는 도전막, 예컨대 도우핑된 폴리실리콘막을 형성한다. 상기 제1 층간절연막(41)이 노출될 때까지 상기 도전막을 전면식각하여 상기 공통 소오스라인 콘택홀(43) 내에 도전막 패턴(45), 즉 폴리실리콘 패턴을 형성한다. 바람직하게는, 상기 도전막 패턴(45) 표면에 코발트 실리사이드막과 같은 금속 실리사이드막(47)을 통상의 방법을 사용하여 선택적으로 형성한다. 이에 따라, 상기 도전막 패턴(45) 및 상기 금속 실리사이드막(47)으로 구성되는 공통 소오스라인(48)의 전기적인 저항을 감소시킬 수 있다. 상기 금속 실리사이드막(47)을 형성하는 공정은 생략할 수도 있다. 이때, 상기 공통 소오스라인(48)은 상기 도전막 패턴(45)만으로 이루어진다. 결과적으로, 상기 공통 소오스라인(48)은 다마신 공정(damascene process) 사용하여 형성된다. 따라서, 상기 제1 층간절연막(41) 상에 새로운 표면단차(new surface step)가 형성되는 것을 방지할 수 있다.
한편, 상기 도전막을 과도하게 전면식각하여 상기 공통 소오스라인 콘택홀(43)의 상부측벽(upper sidewall)을 노출시킬 수도 있다. 상기 공통 소오스라인(48)이 형성된 결과물 전면에 제2 층간절연막(49), 예컨대 평탄화된 실리콘산화막을 형성한다. 상기 제2 층간절연막(49), 제1 층간절연막(41) 및 식각저지막(39)을 연속적으로 패터닝하여 상기 각 드레인 영역들(35d')을 노출시키는 비트라인 콘택홀들(51) 및 상기 공통 소오스라인(48)의 소정영역을 노출시키는 금속 콘택홀(51')을 형성한다. 이때, 도시하지는 않았지만, 주변회로 영역의 금속 콘택홀들 역시 상기 비트라인 콘택홀들(51)과 동시에 형성된다.
도 8a 및 도 8b를 참조하면, 상기 비트라인 콘택홀들(51) 및 상기 금속 콘택홀(51')이 형성된 결과물 전면에 상기 비트라인 콘택홀들(51) 및 상기 금속 콘택홀(51')을 채우는 도전막, 예컨대 도우핑된 폴리실리콘막을 형성한다. 상기 제2 층간절연막(49)이 노출될 때까지 상기 도전막을 전면식각하여 상기 각 비트라인 콘택홀들(51) 및 상기 금속 콘택홀(51') 내에 각각 비트라인 콘택 플러그들(53) 및 금속 콘택 플러그(53')을 형성한다. 이어서, 상기 비트라인 콘택 플러그들(53)및 금속 콘택 플러그(53')을 갖는 결과물 전면에 알루미늄막과 같은 금속막을 형성한다. 상기 금속막을 패터닝하여 상기 각 비트라인 콘택 플러그들(53)과 접촉하는 비트라인들(55) 및 상기 금속 콘택 플러그(53')와 접촉하는 금속배선(55')을 형성한다. 상기 비트라인들(55) 및 금속배선(55')은 상기 복수개의 워드라인 패턴들(WP1, ... , WPn) 및 상기 공통 소오스라인(48)을 가로지른다.
한편, 상기 비트라인 콘택 플러그들(53) 및 금속 콘택 플러그(53')를 형성하는 공정을 생략할 수도 있다. 이때, 상기 각 비트라인들(55) 및 금속배선(55')은 각각 상기 각 드레인 영역들(35d') 및 공통 소오스라인(48)과 직접 접촉한다.
도 9a 내지 도 11a는 도 3b의 Ⅲ-Ⅲ에 따라 본 발명의 다른 실시예에 따른 플래쉬 메모리소자의 제조방법을 설명하기 위한 단면도들이고, 도 9b 내지 도 11b는 도 3b의 Ⅳ-Ⅳ에 따라 본 발명의 다른 실시예에 따른 플래쉬 메모리소자의 제조방법을 설명하기 위한 단면도들이다. 여기서, 도 3a, 도 3b 및 도 4b의 참조번호와 동일한 번호로 표시한 부분은 동일 부재를 나타낸다. 이에 따라, 도 5a 내지 도 8a 및 도 5b 내지 도 8b에서 설명한 본 발명의 일 실시예와 동일한 구성요소들에 대한 자세한 설명은 생략하기로 한다.
도 9a 및 도 9b를 참조하면, 상기 스트링 선택라인 패턴(33s), 복수개의 워드라인 패턴들(WP1, ... , WPn) 및 접지 선택라인 패턴(33g)의 측벽에 스페이서(37)를 형성한다. 상기 스페이서(37)가 형성된 결과물 전면에 식각저지막(39) 및 제1 층간절연막(41)을 차례로 형성한다. 상기 제1 층간절연막(41) 및 식각저지막(39)을 연속적으로 패터닝하여 본 발명의 일 실시예와 동일한 슬릿형의 공통 소오스라인 콘택홀(43)을 형성함과 동시에 각 스트링의 드레인 영역(35d')을 노출시키는 드레인 콘택홀(43')을 형성한다.
도 10a 및 도 10b를 참조하면, 상기 드레인 콘택홀(43') 상기 공통 소오스라인 콘택홀(43)이 형성된 결과물 전면에 상기 드레인 콘택홀(43') 및 상기 공통 소오스라인 콘택홀(43)을 채우는 도전막, 예컨대 도우핑된 폴리실리콘막을 형성한다. 상기 제1 층간절연막(41)의 상부면이 노출될 때까지 상기 도전막을 평탄화시키어 상기 공통 소오스라인 콘택홀(43) 및 상기 드레인 콘택홀(43') 내에 각각 제1 도전막 패턴(45) 및 제2 도전막 패턴(45')을 형성한다.
바람직하게는, 상기 제1 및 제2 도전막 패턴들(45, 45') 표면에 각각 제1 및 제2 금속 실리사이드막(47, 47')을 통상의 방법을 사용하여 선택적으로 형성한다. 이에 따라, 상기 제1 도전막 패턴(45) 및 상기 제1 금속 실리사이드막(47)으로 구성되는 공통 소오스라인(48)의 전기적인 저항을 감소시킬 수 있을 뿐만 아니라 제2 도전막 패턴(45') 및 제2 금속 실리사이드막(47')으로 구성되는 드레인 콘택 플러그(48')의 전기적인 저항을 감소시킬 수 있다. 상기 제1 및 제2 금속 실리사이드막(47, 47')을 형성하는 공정은 생략할 수도 있다. 이때, 상기 공통 소오스라인(48)은 상기 제1 도전막 패턴(45)만으로 이루어지고, 상기 드레인 콘택 플러그(48')는 제2 도전막 패턴(45')만으로 이루어진다.
계속해서, 상기 공통 소오스라인(48) 및 드레인 콘택 플러그(48')가 형성된 결과물 전면에 제2 층간절연막(49)을 형성한다. 상기 제2 층간절연막(49)을 패터닝하여 상기 각 드레인 콘택플러그(48')를 노출시키는 비트라인 콘택홀들(51) 및 상기 공통 소오스라인(48)의 소정영역을 노출시키는 금속 콘택홀(51')을 형성한다. 이때, 도시하지는 않았지만, 주변회로 영역의 금속 콘택홀들 역시 상기 비트라인 콘택홀들(51)과 동시에 형성된다.
도 11a 및 도 11b를 참조하면, 상기 제2 층간절연막(49) 상에 서로 평행한 복수개의 비트라인들(55) 및 금속배선(55')을 본 발명의 일 실시예와 동일한 방법을 사용하여 형성한다. 따라서, 상기 각 비트라인(55)은 상기 각 드레인 콘택플러그(48')와 비트라인 콘택 플러그(53")를 통하여 접속되거나 상기 각 드레인 콘택 플러그(48')와 직접 접속될 수도 있다. 이와 마찬가지로, 상기 금속배선(55')은 상기 공통 소오스라인(48)과 금속 콘택플러그(53')를 통하여 접속되거나 상기 공통 소오스라인(48)과 직접 접속될 수도 있다.
본 발명은 상기 실시예들에 한정되지 않고 당업자의 수준에서 그 변형 및 개량이 가능하다.
상술한 바와 같이 본 발명에 따르면, 제1 층간절연막을 패터닝하여 각 스트링의 소오스 영역들 및 소오스 영역들 사이의 소자분리막들을 노출시키는 슬릿형의 공통 소오스라인 콘택홀을 형성한 후에, 상기 슬릿형의 공통 소오스라인 콘택홀 내에 다마신 공정을 사용하여 공통 소오스라인을 형성한다. 이에 따라, 상기 공통 소오스라인의 단면적을 극대화시킬 수 있음은 물론, 제2 층간절연막의 두께를 최소화시킬 수 있다. 결과적으로, 복잡한 공정을 사용하지 않고 낸드형 플래쉬 메모리소자의 동작속도 및 비트라인 콘택홀의 어스펙트 비율을 개선시킬 수 있다.
이에 더하여, 본 발명에 따르면, 공통 소오스라인과 접촉하는 금속배선의 개수를 감소시킬 수 있으므로 낸드형 플래쉬 메모리소자의 집적도를 증가시킬 수 있다.

Claims (19)

  1. 반도체기판의 소정영역에 형성되고, 서로 평행한 복수개의 소자분리막;
    상기 복수개의 소자분리막들 사이의 활성영역들을 가로지르고, 서로 평행한 스트링 선택라인 패턴 및 접지 선택라인 패턴;
    상기 스트링 선택라인 패턴 및 상기 접지 선택라인 패턴 사이에 배치된 복수개의 워드라인 패턴들;
    상기 접지 선택라인 패턴과 인접하고 상기 스트링 선택라인 패턴의 반대편의 활성영역들에 형성된 소오스 영역들;
    상기 스트링 선택라인 패턴과 인접하고 상기 접지 선택라인 패턴의 반대편의 활성영역들에 형성된 드레인 영역들; 및
    상기 소오스 영역들 및 상기 소오스 영역들 사이의 소자분리막 상에 상기 접지 선택라인 패턴과 평행하게 배치되고, 상기 소오스 영역들과 전기적으로 접속된 공통 소오스라인을 포함하는 낸드형 플래쉬 메모리소자.
  2. 제 1 항에 있어서,
    상기 각 드레인 영역과 전기적으로 접속되고, 상기 복수개의 워드라인 패턴들 및 상기 공통 소오스라인을 가로지르는 복수개의 비트라인들을 더 포함하는 것을 특징으로 하는 낸드형 플래쉬 메모리소자.
  3. 제 2 항에 있어서,
    상기 각 드레인 영역 및 상기 각 비트라인 사이에 개재된 드레인 콘택 플러그를 더 포함하는 것을 특징으로 하는 낸드형 플래쉬 메모리소자.
  4. 제 2 항에 있어서,
    상기 복수개의 워드라인 패턴들 및 상기 복수개의 비트라인들 사이에 차례로 적층된 제1 및 제2 층간절연막이 개재된 것을 특징으로 하는 낸드형 플래쉬 메모리소자.
  5. 제 4 항에 있어서,
    상기 공통 소오스라인의 상부면은 상기 제1 층간절연막의 상부면과 동일한 높이를 갖거나 더 낮은 것을 특징으로 하는 낸드형 플래쉬 메모리소자.
  6. 제 2 항에 있어서,
    상기 복수개의 비트라인들 및 상기 공통 소오스라인 사이에 제2 층간절연막이 개재된 것을 특징으로 하는 낸드형 플래쉬 메모리소자.
  7. 제 1 항에 있어서,
    상기 공통 소오스라인은 차례로 적층된 도우핑된 폴리실리콘막 및 금속 실리사이드막으로 구성된 것을 특징으로 하는 낸드형 플래쉬 메모리소자.
  8. 반도체기판의 소정영역에 서로 평행한 복수개의 소자분리막을 형성하는 단계;
    상기 복수개의 소자분리막들 및 이들 사이의 활성영역들을 가로지르는 스트링 선택라인 패턴, 복수개의 워드라인 패턴들 및 접지 선택라인 패턴을 형성하는 단계;
    상기 스트링 선택라인 패턴, 상기 복수개의 워드라인 패턴들 및 상기 접지 선택라인 패턴 사이의 활성영역들에 불순물을 주입하여, 상기 스트링 선택라인 패턴과 인접하고 상기 접지 선택라인 패턴과 반대편의 활성영역들에 드레인 영역들을 형성함과 동시에 상기 접지 선택라인 패턴과 인접하고 상기 스트링 선택라인 패턴과 반대편의 활성영역들에 소오스 영역들을 형성하는 단계;
    상기 드레인 영역들 및 상기 소오스 영역들을 갖는 결과물 전면에 제1 층간절연막을 형성하는 단계;
    상기 제1 층간절연막을 패터닝하여 상기 소오스 영역들 및 상기 소오스 영역들 사이의 소자분리막들을 노출시키는 슬릿형 공통 소오스라인 콘택홀을 형성하는 단계; 및
    상기 공통 소오스라인 콘택홀을 채우는 공통 소오스라인을 형성하는 단계를 포함하는 낸드형 플래쉬 메모리소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 제1 층간절연막을 형성하는 단계 전에,
    상기 드레인 영역들 및 상기 소오스 영역들을 갖는 결과물 전면에 상기 제1 층간절연막에 대하여 식각 선택비를 갖는 식각저지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 낸드형 플래쉬 메모리소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 공통 소오스라인 콘택홀을 형성하는 단계는
    상기 제1 층간절연막을 패터닝하여 상기 소오스 영역들 및 상기 소오스 영역들 사이의 소자분리막들 상의 식각저지막을 노출시키는 단계; 및
    상기 노출된 식각저지막을 식각하여 상기 소오스 영역들 및 상기 소오스 영역들 사이의 소자분리막들을 노출시키는 단계를 포함하는 것을 특징으로 하는 낸드형 플래쉬 메모리소자의 제조방법.
  11. 제 8 항에 있어서,
    상기 공통 소오스라인을 형성하는 단계는
    상기 공통 소오스라인 콘택홀을 갖는 결과물 전면에 상기 공통 소오스라인 콘택홀을 채우는 도전막을 형성하는 단계; 및
    상기 제1 층간절연막의 상부면이 노출될 때까지 상기 도전막을 평탄화시키는 단계를 포함하는 것을 특징으로 하는 낸드형 플래쉬 메모리소자의 제조방법.
  12. 제 8 항에 있어서,
    상기 공통 소오스라인을 형성하는 단계는
    상기 공통 소오스라인 콘택홀을 갖는 결과물 전면에 상기 공통 소오스라인 콘택홀을 채우는 도우핑된 폴리실리콘막을 형성하는 단계;
    상기 제1 층간절연막의 상부면이 노출될 때까지 상기 도우핑된 폴리실리콘막을 평탄화시키어 상기 공통 소오스라인 콘택홀 내에 공통 소오스라인 콘택 플러그를 형성하는 단계; 및
    상기 공통 소오스라인 콘택 플러그 표면에 선택적으로 금속 실리사이드막을 형성하는 단계를 포함하는 것을 특징으로 하는 낸드형 플래쉬 메모리소자의 제조방법.
  13. 제 8 항에 있어서,
    상기 공통 소오스라인을 형성하는 단계 후에,
    상기 공통 소오스라인을 갖는 결과물 전면에 제2 층간절연막을 형성하는 단계;
    상기 제2 층간절연막 및 상기 제1 층간절연막을 연속적으로 패터닝하여 상기 각 드레인 영역들을 노출시키는 비트라인 콘택홀들을 형성하는 단계;
    상기 각 비트라인 콘택홀들 내에 비트라인 콘택 플러그들을 형성하는 단계;
    상기 비트라인 콘택 플러그들을 갖는 결과물 전면에 금속막을 형성하는 단계; 및
    상기 금속막을 패터닝하여 상기 각 비트라인 콘택 플러그들과 접촉하는 복수개의 비트라인들을 형성하는 단계를 더 포함하되, 상기 복수개의 비트라인들은 상기 복수개의 워드라인 패턴들 및 상기 공통 소오스라인을 가로지르는 방향으로 형성되는 것을 특징으로 하는 낸드형 플래쉬 메모리소자의 제조방법.
  14. 반도체기판의 소정영역에 서로 평행한 복수개의 소자분리막을 형성하는 단계;
    상기 복수개의 소자분리막들 및 이들 사이의 활성영역들을 가로지르는 스트링 선택라인 패턴, 복수개의 워드라인 패턴들 및 접지 선택라인 패턴을 형성하는 단계;
    상기 스트링 선택라인 패턴, 상기 복수개의 워드라인 패턴들 및 상기 접지 선택라인 패턴 사이의 활성영역들에 불순물을 주입하여, 상기 스트링 선택라인 패턴과 인접하고 상기 접지 선택라인 패턴과 반대편의 활성영역들에 드레인 영역들을 형성함과 동시에 상기 접지 선택라인 패턴과 인접하고 상기 스트링 선택라인 패턴과 반대편의 활성영역들에 소오스 영역들을 형성하는 단계;
    상기 드레인 영역들 및 상기 소오스 영역들을 갖는 결과물 전면에 제1 층간절연막을 형성하는 단계;
    상기 제1 층간절연막을 패터닝하여 상기 소오스 영역들 및 상기 소오스 영역들 사이의 소자분리막들을 노출시키는 슬릿형 공통 소오스라인 콘택홀을 형성함과 동시에 상기 각 드레인 영역들을 노출시키는 복수개의 드레인 콘택홀들을 형성하는단계; 및
    상기 공통 소오스라인 콘택홀을 채우는 공통 소오스라인 및 상기 각 드레인 콘택홀을 채우는 복수개의 드레인 콘택 플러그들을 형성하는 단계를 포함하는 낸드형 플래쉬 메모리소자의 제조방법.
  15. 제 14 항에 있어서,
    상기 제1 층간절연막을 형성하는 단계 전에,
    상기 드레인 영역들 및 상기 소오스 영역들을 갖는 결과물 전면에 상기 제1 층간절연막에 대하여 식각 선택비를 갖는 식각저지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 낸드형 플래쉬 메모리소자의 제조방법.
  16. 제 15 항에 있어서,
    상기 공통 소오스라인 콘택홀 및 상기 드레인 콘택홀을 형성하는 단계는
    상기 제1 층간절연막을 패터닝하여 상기 소오스 영역들 및 상기 소오스 영역들 사이의 소자분리막들 상의 식각저지막을 노출시킴과 동시에 상기 각 드레인 영역 상의 식각저지막을 노출시키는 단계; 및
    상기 노출된 식각저지막을 식각하여 상기 소오스 영역들 및 상기 소오스 영역들 사이의 소자분리막들을 노출시킴과 동시에 상기 각 드레인 영역을 노출시키는 단계를 포함하는 것을 특징으로 하는 낸드형 플래쉬 메모리소자의 제조방법.
  17. 제 14 항에 있어서,
    상기 공통 소오스라인 및 상기 드레인 콘택플러그들을 형성하는 단계는
    상기 공통 소오스라인 콘택홀 및 상기 드레인 콘택홀들을 갖는 결과물 전면에 상기 공통 소오스라인 콘택홀 및 상기 드레인 콘택홀들을 채우는 도전막을 형성하는 단계; 및
    상기 제1 층간절연막의 상부면이 노출될 때까지 상기 도전막을 평탄화시키는 단계를 포함하는 것을 특징으로 하는 낸드형 플래쉬 메모리소자의 제조방법.
  18. 제 14 항에 있어서,
    상기 공통 소오스라인 및 상기 드레인 콘택플러그들을 형성하는 단계는
    상기 공통 소오스라인 콘택홀 및 상기 드레인 콘택홀들을 갖는 결과물 전면에 상기 공통 소오스라인 콘택홀 및 상기 드레인 콘택홀들을 채우는 도우핑된 폴리실리콘막을 형성하는 단계;
    상기 제1 층간절연막의 상부면이 노출될 때까지 상기 도우핑된 폴리실리콘막을 평탄화시키어 상기 공통 소오스라인 콘택홀 및 상기 드레인 콘택홀들 내에 각각 제1 폴리실리콘 패턴 및 제2 폴리실리콘 패턴들을 형성하는 단계; 및
    상기 제1 및 제2 폴리실리콘 패턴들 표면에 선택적으로 금속 실리사이드막을 형성하는 단계를 포함하는 것을 특징으로 하는 낸드형 플래쉬 메모리소자의 제조방법.
  19. 제 14 항에 있어서,
    상기 공통 소오스라인 및 상기 드레인 콘택플러그들을 형성하는 단계 후에,
    상기 공통 소오스라인 및 상기 드레인 콘택플러그들을 갖는 결과물 전면에 제2 층간절연막을 형성하는 단계;
    상기 제2 층간절연막을 패터닝하여 상기 각 드레인 콘택플러그들을 노출시키는 비트라인 콘택홀들 및 상기 공통 소오스라인의 소정영역을 노출시키는 금속 콘택홀을 형성하는 단계;
    상기 각 비트라인 콘택홀들 및 상기 금속 콘택홀이 형성된 결과물 전면에 금속막을 형성하는 단계; 및
    상기 금속막을 패터닝하여 상기 각 드레인 콘택 플러그들과 전기적으로 접속된 복수개의 비트라인들 및 상기 공통 소오스라인과 전기적으로 접속된 금속배선을 형성하는 단계를 더 포함하되, 상기 복수개의 비트라인들 및 상기 금속배선은 상기 복수개의 워드라인 패턴들 및 상기 공통 소오스라인을 가로지르는 방향으로 형성되는 것을 특징으로 하는 낸드형 플래쉬 메모리소자의 제조방법.
KR1020000002039A 2000-01-17 2000-01-17 낸드형 플래쉬 메모리소자 및 그 제조방법 KR100323140B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020000002039A KR100323140B1 (ko) 2000-01-17 2000-01-17 낸드형 플래쉬 메모리소자 및 그 제조방법
US09/678,917 US6376876B1 (en) 2000-01-17 2000-10-04 NAND-type flash memory devices and methods of fabricating the same
JP2001003013A JP2001203286A (ja) 2000-01-17 2001-01-10 Ｎａｎｄ型フラッシュメモリ素子及びその製造方法
US10/087,330 US6797570B2 (en) 2000-01-17 2002-03-01 NAND-type flash memory devices and methods of fabricating the same
US10/921,656 US6936885B2 (en) 2000-01-17 2004-08-19 NAND-type flash memory devices and methods of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000002039A KR100323140B1 (ko) 2000-01-17 2000-01-17 낸드형 플래쉬 메모리소자 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20010075735A true KR20010075735A (ko) 2001-08-11
KR100323140B1 KR100323140B1 (ko) 2002-02-06

Family

ID=19639078

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000002039A KR100323140B1 (ko) 2000-01-17 2000-01-17 낸드형 플래쉬 메모리소자 및 그 제조방법

Country Status (3)

Country Link
US (2) US6376876B1 (ko)
JP (1) JP2001203286A (ko)
KR (1) KR100323140B1 (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100685639B1 (ko) * 2005-06-17 2007-02-22 주식회사 하이닉스반도체 낸드 플래쉬 메모리 소자의 제조방법
KR100719382B1 (ko) * 2006-04-10 2007-05-18 삼성전자주식회사 세 개의 트랜지스터들이 두 개의 셀을 구성하는 비휘발성메모리 소자
KR100751686B1 (ko) * 2005-03-28 2007-08-23 주식회사 하이닉스반도체 낸드 플래쉬 메모리 소자의 소자분리막 형성방법
US7339242B2 (en) 2005-02-23 2008-03-04 Samsung Electronics Co., Ltd. NAND-type flash memory devices and fabrication methods thereof

Families Citing this family (84)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101081919B1 (ko) * 2004-06-21 2011-11-10 삼성전자주식회사 낸드형 플래시 메모리 소자 및 그 제조방법
KR100363553B1 (ko) * 2001-01-09 2002-12-05 삼성전자 주식회사 더미 패턴 영역을 가지는 낸드형 플래시 메모리 장치
KR100399363B1 (ko) * 2001-01-11 2003-09-26 삼성전자주식회사 반도체 장치 및 그 형성 방법
US6784095B1 (en) * 2001-02-14 2004-08-31 Advanced Micro Devices, Inc. Phosphine treatment of low dielectric constant materials in semiconductor device manufacturing
KR100514673B1 (ko) * 2003-04-03 2005-09-13 주식회사 하이닉스반도체 낸드 플래시 메모리 소자의 제조 방법
DE10324052B4 (de) * 2003-05-27 2007-06-28 Infineon Technologies Ag Verfahren zur Herstellung eines Halbleiterspeichers mit Charge-Trapping-Speicherzellen
JP2005038884A (ja) * 2003-07-15 2005-02-10 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US7005335B2 (en) * 2003-07-15 2006-02-28 Hewlett-Packard Development, L.P. Array of nanoscopic mosfet transistors and fabrication methods
KR100500456B1 (ko) * 2003-08-13 2005-07-18 삼성전자주식회사 플래쉬 메모리 소자의 제조방법 및 그에 의해 제조된플래쉬 메모리 소자
WO2005024957A1 (ja) 2003-08-29 2005-03-17 Fujitsu Limited 半導体装置とその製造方法
US6905930B2 (en) * 2003-11-14 2005-06-14 United Microelectronics Corp. Memory device and fabrication method thereof
US7115509B2 (en) * 2003-11-17 2006-10-03 Micron Technology, Inc. Method for forming polysilicon local interconnects
KR100582335B1 (ko) * 2003-12-05 2006-05-22 에스티마이크로일렉트로닉스 엔.브이. 낸드 플래시 소자의 제조 방법
US7072215B2 (en) * 2004-02-24 2006-07-04 Taiwan Semiconductor Manufacturing Company Array structure of two-transistor cells with merged floating gates for byte erase and re-write if disturbed algorithm
KR100591764B1 (ko) * 2004-05-18 2006-06-22 삼성전자주식회사 셀 어레이를 가로질러 배선된 신호라인을 갖는 반도체메모리 장치
US7276414B2 (en) * 2004-08-18 2007-10-02 Micron Technology, Inc. NAND memory arrays and methods
US7399674B2 (en) 2004-10-22 2008-07-15 Macronix International Co., Ltd. Method of fabricating NAND-type flash EEPROM without field oxide isolation
KR100607193B1 (ko) * 2004-12-24 2006-08-01 삼성전자주식회사 게이트 패턴의 상부에 적어도 하나의 저항 패턴을 갖는플레시 메모리들 및 그 형성방법들
KR100632658B1 (ko) * 2004-12-29 2006-10-12 주식회사 하이닉스반도체 반도체 소자의 금속배선 형성방법
US7238569B2 (en) * 2005-04-25 2007-07-03 Spansion Llc Formation method of an array source line in NAND flash memory
KR100684198B1 (ko) * 2005-09-16 2007-02-20 삼성전자주식회사 소스 스트래핑 라인이 구비된 반도체 장치
JP4405456B2 (ja) 2005-10-27 2010-01-27 株式会社東芝 不揮発性半導体記憶装置
US20070133289A1 (en) * 2005-12-01 2007-06-14 Aplus Flash Technology, Inc. NAND-type flash memory device with high voltage PMOS and embedded poly and methods of fabricating the same
US7737483B2 (en) * 2005-12-06 2010-06-15 Sandisk Corporation Low resistance void-free contacts
US7615448B2 (en) * 2005-12-06 2009-11-10 Sandisk Corporation Method of forming low resistance void-free contacts
KR100864992B1 (ko) * 2006-01-02 2008-10-23 주식회사 하이닉스반도체 낸드 플래쉬 메모리 소자의 제조방법
KR100824401B1 (ko) * 2006-03-07 2008-04-22 삼성전자주식회사 낸드 플래시 메모리의 셀 어레이 구조
JP4785623B2 (ja) * 2006-05-31 2011-10-05 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
KR100815188B1 (ko) * 2006-06-29 2008-03-19 주식회사 하이닉스반도체 반도체 소자의 제조방법 및 이를 이용한 낸드 플래시메모리 소자의 제조방법
US20080057643A1 (en) * 2006-08-29 2008-03-06 Micron Technology, Inc. Memory and method of reducing floating gate coupling
US8194451B2 (en) 2007-11-29 2012-06-05 Zeno Semiconductor, Inc. Memory cells, memory cell arrays, methods of using and methods of making
US8547756B2 (en) 2010-10-04 2013-10-01 Zeno Semiconductor, Inc. Semiconductor memory device having an electrically floating body transistor
US9601493B2 (en) 2006-11-29 2017-03-21 Zeno Semiconductor, Inc Compact semiconductor memory device having reduced number of contacts, methods of operating and methods of making
US8159868B2 (en) 2008-08-22 2012-04-17 Zeno Semiconductor, Inc. Semiconductor memory having both volatile and non-volatile functionality including resistance change material and method of operating
US8514622B2 (en) 2007-11-29 2013-08-20 Zeno Semiconductor, Inc. Compact semiconductor memory device having reduced number of contacts, methods of operating and methods of making
US7760548B2 (en) 2006-11-29 2010-07-20 Yuniarto Widjaja Semiconductor memory having both volatile and non-volatile functionality and method of operating
US9391079B2 (en) 2007-11-29 2016-07-12 Zeno Semiconductor, Inc. Compact semiconductor memory device having reduced number of contacts, methods of operating and methods of making
US8077536B2 (en) 2008-08-05 2011-12-13 Zeno Semiconductor, Inc. Method of operating semiconductor memory device with floating body transistor using silicon controlled rectifier principle
KR100880338B1 (ko) * 2006-12-04 2009-01-28 주식회사 하이닉스반도체 플래시 메모리 소자의 제조방법
US8059459B2 (en) 2007-10-24 2011-11-15 Zeno Semiconductor, Inc. Semiconductor memory having both volatile and non-volatile functionality and method of operating
KR101394553B1 (ko) 2007-11-08 2014-05-14 삼성전자주식회사 비휘발성 메모리 소자 및 그 형성방법
KR101328552B1 (ko) 2007-11-16 2013-11-13 삼성전자주식회사 비휘발성 기억 소자 및 그 형성 방법
US8174886B2 (en) 2007-11-29 2012-05-08 Zeno Semiconductor, Inc. Semiconductor memory having electrically floating body transistor
US8130548B2 (en) * 2007-11-29 2012-03-06 Zeno Semiconductor, Inc. Semiconductor memory having electrically floating body transistor
US8130547B2 (en) * 2007-11-29 2012-03-06 Zeno Semiconductor, Inc. Method of maintaining the state of semiconductor memory having electrically floating body transistor
US8264875B2 (en) 2010-10-04 2012-09-11 Zeno Semiconducor, Inc. Semiconductor memory device having an electrically floating body transistor
US10403361B2 (en) 2007-11-29 2019-09-03 Zeno Semiconductor, Inc. Memory cells, memory cell arrays, methods of using and methods of making
US7829929B2 (en) * 2008-02-19 2010-11-09 Samsung Electronics Co., Ltd. Non-volatile memory device and non-volatile semiconductor integrated circuit device, including the same
JP4635069B2 (ja) 2008-03-26 2011-02-16 株式会社東芝 不揮発性半導体記憶装置
JP2008205493A (ja) * 2008-04-04 2008-09-04 Toshiba Corp 不揮発性半導体記憶装置の製造方法
US8014200B2 (en) 2008-04-08 2011-09-06 Zeno Semiconductor, Inc. Semiconductor memory having volatile and multi-bit, non-volatile functionality and methods of operating
KR101463580B1 (ko) * 2008-06-03 2014-11-21 삼성전자주식회사 반도체 장치 및 그 제조 방법
USRE47381E1 (en) 2008-09-03 2019-05-07 Zeno Semiconductor, Inc. Forming semiconductor cells with regions of varying conductivity
JP2010062369A (ja) 2008-09-04 2010-03-18 Toshiba Corp 半導体記憶装置
JP2010114380A (ja) * 2008-11-10 2010-05-20 Toshiba Corp 半導体装置
US8692310B2 (en) 2009-02-09 2014-04-08 Spansion Llc Gate fringing effect based channel formation for semiconductor device
US11908899B2 (en) 2009-02-20 2024-02-20 Zeno Semiconductor, Inc. MOSFET and memory cell having improved drain current through back bias application
EP2532005A4 (en) 2010-02-07 2016-06-22 Zeno Semiconductor Inc SEMICONDUCTOR MEMORY DEVICE HAVING AN ELECTRICALLY FLOATING BODY TRANSISTOR, SEMICONDUCTOR MEMORY DEVICE HAVING A VOLATILE AND NON-VOLATILE FUNCTION, AND METHOD OF OPERATION THEREOF
US10461084B2 (en) 2010-03-02 2019-10-29 Zeno Semiconductor, Inc. Compact semiconductor memory device having reduced number of contacts, methods of operating and methods of making
US10340276B2 (en) 2010-03-02 2019-07-02 Zeno Semiconductor, Inc. Method of maintaining the state of semiconductor memory having electrically floating body transistor
US9922981B2 (en) 2010-03-02 2018-03-20 Zeno Semiconductor, Inc. Compact semiconductor memory device having reduced number of contacts, methods of operating and methods of making
US20110221006A1 (en) * 2010-03-11 2011-09-15 Spansion Llc Nand array source/drain doping scheme
US8582359B2 (en) 2010-11-16 2013-11-12 Zeno Semiconductor, Inc. Dual-port semiconductor memory and first-in first-out (FIFO) memory having electrically floating body transistor
US8957458B2 (en) 2011-03-24 2015-02-17 Zeno Semiconductor, Inc. Asymmetric semiconductor memory device having electrically floating body transistor
US9287385B2 (en) 2011-09-01 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-fin device and method of making same
US9025358B2 (en) 2011-10-13 2015-05-05 Zeno Semiconductor Inc Semiconductor memory having both volatile and non-volatile functionality comprising resistive change material and method of operating
US9230651B2 (en) 2012-04-08 2016-01-05 Zeno Semiconductor, Inc. Memory device having electrically floating body transitor
KR102059884B1 (ko) 2012-02-16 2019-12-27 제노 세미컨덕터, 인크. 두개의 트랜지스터로 구성된 메모리셀과 그 동작 방법
JP2014053542A (ja) * 2012-09-10 2014-03-20 Toshiba Corp 半導体記憶装置およびその製造方法
US9208880B2 (en) 2013-01-14 2015-12-08 Zeno Semiconductor, Inc. Content addressable memory device having electrically floating body transistor
US9029922B2 (en) 2013-03-09 2015-05-12 Zeno Semiconductor, Inc. Memory device comprising electrically floating body transistor
US9275723B2 (en) 2013-04-10 2016-03-01 Zeno Semiconductor, Inc. Scalable floating body memory cell for memory compilers and method of using floating body memories with memory compilers
US9368625B2 (en) 2013-05-01 2016-06-14 Zeno Semiconductor, Inc. NAND string utilizing floating body memory cell
US9281022B2 (en) 2013-07-10 2016-03-08 Zeno Semiconductor, Inc. Systems and methods for reducing standby power in floating body memory devices
US9548119B2 (en) 2014-01-15 2017-01-17 Zeno Semiconductor, Inc Memory device comprising an electrically floating body transistor
US9496053B2 (en) 2014-08-15 2016-11-15 Zeno Semiconductor, Inc. Memory device comprising electrically floating body transistor
CN104465524B (zh) * 2014-12-30 2018-04-27 上海华虹宏力半导体制造有限公司 镜像分栅快闪存储器及其形成方法
US10553683B2 (en) 2015-04-29 2020-02-04 Zeno Semiconductor, Inc. MOSFET and memory cell having improved drain current through back bias application
CN107592943B (zh) 2015-04-29 2022-07-15 芝诺半导体有限公司 提高漏极电流的mosfet和存储单元
US10079301B2 (en) 2016-11-01 2018-09-18 Zeno Semiconductor, Inc. Memory device comprising an electrically floating body transistor and methods of using
US10157844B2 (en) * 2016-11-28 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET device having oxide layer among interlayer dielectric layer
TWI787498B (zh) 2018-04-18 2022-12-21 美商季諾半導體股份有限公司 包括電性浮體電晶體的記憶裝置
US11600663B2 (en) 2019-01-11 2023-03-07 Zeno Semiconductor, Inc. Memory cell and memory array select transistor
KR20220077736A (ko) 2020-12-02 2022-06-09 삼성전자주식회사 집적 회로 소자

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5280446A (en) * 1990-09-20 1994-01-18 Bright Microelectronics, Inc. Flash eprom memory circuit having source side programming
KR930007527B1 (ko) * 1990-09-22 1993-08-12 삼성전자 주식회사 스토리지 셀 어레이와 주변회로를 갖는 불휘발성 반도체 메모리 장치의 제조방법 및 그 구조
US5392189A (en) * 1993-04-02 1995-02-21 Micron Semiconductor, Inc. Capacitor compatible with high dielectric constant materials having two independent insulative layers and the method for forming same
KR0161399B1 (ko) * 1995-03-13 1998-12-01 김광호 불휘발성 메모리장치 및 그 제조방법
JP3639028B2 (ja) * 1996-02-06 2005-04-13 株式会社東芝 半導体装置及びその製造方法
KR100204342B1 (ko) * 1996-08-13 1999-06-15 윤종용 불 휘발성 반도체 메모리 장치
KR100206709B1 (ko) * 1996-09-21 1999-07-01 윤종용 멀티비트 불휘발성 반도체 메모리의 셀 어레이의 구조 및 그의 구동방법
JP3600393B2 (ja) * 1997-02-10 2004-12-15 株式会社東芝 半導体装置及びその製造方法
KR19980073573A (ko) * 1997-03-17 1998-11-05 윤종용 커플링 비 및 절연특성이 개선된 불휘발성 반도체 메모리 장치의 제조방법
KR19980073727A (ko) * 1997-03-18 1998-11-05 윤종용 부스터 플레이트를 갖는 플래시 메모리 반도체 장치 및 그의 제조 방법
JPH10321736A (ja) * 1997-05-15 1998-12-04 Sony Corp Ｎａｎｄ型メモリ
JP3641103B2 (ja) * 1997-06-27 2005-04-20 株式会社東芝 不揮発性半導体メモリ装置の製造方法
JPH1154731A (ja) * 1997-07-31 1999-02-26 Nec Corp 半導体装置
JPH11186528A (ja) * 1997-12-25 1999-07-09 Sony Corp 不揮発性半導体記憶装置及びその製造方法
JPH11354758A (ja) * 1998-06-08 1999-12-24 Hitachi Ltd 半導体記憶装置

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7339242B2 (en) 2005-02-23 2008-03-04 Samsung Electronics Co., Ltd. NAND-type flash memory devices and fabrication methods thereof
KR100751686B1 (ko) * 2005-03-28 2007-08-23 주식회사 하이닉스반도체 낸드 플래쉬 메모리 소자의 소자분리막 형성방법
KR100685639B1 (ko) * 2005-06-17 2007-02-22 주식회사 하이닉스반도체 낸드 플래쉬 메모리 소자의 제조방법
KR100719382B1 (ko) * 2006-04-10 2007-05-18 삼성전자주식회사 세 개의 트랜지스터들이 두 개의 셀을 구성하는 비휘발성메모리 소자
US7642606B2 (en) 2006-04-10 2010-01-05 Samsung Electronics Co., Ltd. Semiconductor device having non-volatile memory and method of fabricating the same
US8143667B2 (en) 2006-04-10 2012-03-27 Samsung Electronics Co., Ltd. Semiconductor device having non-volatile memory and method of fabricating the same

Also Published As

Publication number Publication date
US6376876B1 (en) 2002-04-23
KR100323140B1 (ko) 2002-02-06
JP2001203286A (ja) 2001-07-27
US20020081806A1 (en) 2002-06-27
US6797570B2 (en) 2004-09-28

Similar Documents

Publication Publication Date Title
KR100323140B1 (ko) 낸드형 플래쉬 메모리소자 및 그 제조방법
US6936885B2 (en) NAND-type flash memory devices and methods of fabricating the same
KR100399363B1 (ko) 반도체 장치 및 그 형성 방법
US6380032B1 (en) Flash memory device and method of making same
KR100629270B1 (ko) 낸드형 플래시 메모리 소자 및 그 제조방법
KR100487560B1 (ko) 선택 트랜지스터를 갖는 이이피롬 및 그 제조방법
KR100514673B1 (ko) 낸드 플래시 메모리 소자의 제조 방법
KR20060098786A (ko) 비휘발성 메모리 소자, 그 제조방법, 및 이를 이용한 반도체 소자의 제조방법
US6228714B1 (en) Method for manufacturing nonvolatile memory device
KR100629357B1 (ko) 퓨즈 및 부하저항을 갖는 낸드 플래시메모리소자 형성방법
KR100297728B1 (ko) 플래쉬 메모리 소자의 제조방법 및 그에 의해 제조된 플래쉬 메모리 소자
KR100500456B1 (ko) 플래쉬 메모리 소자의 제조방법 및 그에 의해 제조된플래쉬 메모리 소자
KR100742284B1 (ko) 비휘발성 메모리 소자 및 그 형성방법
KR20020050115A (ko) 선택적으로 형성된 실리사이드층을 구비한 반도체메모리장치
KR100483588B1 (ko) 난드형 플래시 메모리 소자의 셀렉트 라인 형성 방법
US8021978B2 (en) Methods of fabricating flash memory devices having shared sub active regions
KR19990065885A (ko) 노아형 마스크 롬의 개선된 구조 및 그 제조방법
KR20020062435A (ko) 플래시 메모리소자 및 그 제조방법
KR101081919B1 (ko) 낸드형 플래시 메모리 소자 및 그 제조방법
JP2003158206A (ja) フラットセルメモリ素子のシリサイド膜製造方法
KR20050010260A (ko) 낸드 플래시 메모리 소자의 제조 방법
KR100671615B1 (ko) 낸드 플래쉬 메모리 소자의 제조 방법
KR100469334B1 (ko) 마스크 롬 및 그 제조 방법
KR100195210B1 (ko) 불휘발성 메모리장치의 제조방법
KR20050086293A (ko) 낸드 플래쉬 메모리 소자의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130102

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20140103

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20141231

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20160104

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20170102

Year of fee payment: 16