KR19980073573A - 커플링 비 및 절연특성이 개선된 불휘발성 반도체 메모리 장치의 제조방법 - Google Patents

커플링 비 및 절연특성이 개선된 불휘발성 반도체 메모리 장치의 제조방법 Download PDF

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Abstract

낸드형 불휘발성 반도체 메모리 장치의 제조방법이 개시된다. 개시된 방법은 제4절연막을 패터닝하여 상기 비트라인 콘택이나 공통소오스라인이 형성될 영역에 가장 인접한 상기 제1도전막에서 부터 상기 비트라인 콘택이나 공통 소오스라인이 형성되는 영역까지에 걸쳐 상기 제4절연막이 남겨지게 하는 단계와; 상기 제4절연막의 패턴상부에 제5절연막을 형성후 에치백하여 절연막 스페이서를 형성하는 단계와; 상기 제4절연막 및 상기 절연막 스페이서를 마스크로 하여 상기 제2도전막을 식각하는 단계와; 첫 번째의 워드라인이 되는 상기 제2도전막과 상기 비트라인 콘택이나 공통 소오스라인의 패드막이 되는 상기 제2도전막을 분리하기 위해, 상기 제4절연막과 상기 제2도전막을 차례로 식각하는 단계를 가짐을 특징으로 한다.

Description

커플링 비 및 절연특성이 개선된 불휘발성 반도체 메모리 장치의 제조방법
본 발명은 불휘발성 반도체 메모리 장치의 제조방법에 관한 것으로, 특히 낸드형 플래쉬 불휘발성 반도체 메모리 장치의 제조방법에 관한 것이다.
일반적으로, 불휘발성 반도체 메모리는 본 분야에서 마스크 롬(Mask ROM), 이피롬(EPROM), 이이피롬(EEPROM), 및 플래쉬 이이피롬(FLASH-EEPROM)등으로 크게 구분되는데, 이 가운데 특히 전기적으로 정보를 변경하는 것이 가능하고 저전력 소비특성 및 저장된 데이타를 플래쉬 소거할 수 있는 특징을 지닌 플래쉬 이이피롬은 최근에 개인용 노트북 컴퓨터의 영구 메모리뿐 만 아니라 디지탈 카메라, 메모리 카드 등과 같은 휴대용단말기의 정보저장 매체로서 각광을 받고 있는 추세이다.
플래쉬 이이피롬의 셀은 통상적으로 두가지의 저장상태들 즉, 온 또는 오프상태중의 하나만을 가질 수 있는 단일비트 메모리 셀이며, 여기에 저장되어 있는 정보는 메모리 셀이 프로그램(메모리 셀에 원하는 정보를 입력 시키는 것)되어진 상태에 따라 정해진다. 그러한 프로그램은 셀 트랜지스터의 문턱전압(Threshold Voltage; 셀 트랜지스터가 온 상태로 도통되기 위해 트랜지스터의 게이트 단자와 소스단자 사이에 가해져야 하는 최소 전압)을 변경시킴으로써 달성된다. 즉, 메모리 셀 트랜지스터내의 플로팅 게이트 (Floating Gate; 보통 하나의 메모리 셀 트랜지스터에는 두 개의 게이트가 드레인소오스 채널영역상에 상하층을 이루고 있는데, 이 중에서 보다 상층부에 있는 것을 콘트롤 게이트라 하고, 콘트롤 게이트와 채널영역간에서 절연재질에 의해 둘러쌓여진 전하축적부를 콘트롤 게이트라 함)에 저장되는 전하량을 차등화시켜주는 것에 의해, 각 메모리 셀의 문턱전압은 달라지며, 그에 따라 저장된 정보상태는 두가지로 구별된다. 그러한 메모리 소자내의 각 메모리 셀들에 저장되어 있는 정보를 읽어내기 위해서는 프로그램 된 메모리셀들의 저장상태를 점검하는 것이 필요하게 된다. 이를 위해서는 디코더 회로(Decoder Circuit)를 이용하여 원하는 메모리 셀을 선택하고 읽는데 필요한 신호들을 상기 메모리 셀과 관련된 회로등에 가해준다. 그 결과로써 메모리 셀의 저장 상태정보에 따른 전류 또는 전압의 신호를 비트라인상에서 얻게된다. 이렇게 얻어진 전류 또는 전압신호를 측정하면 메모리 셀에 저장되어 있는 상태정보를 구별 할 수 있다. 플래쉬 이이피롬의 메모리 셀 어레이(Array)의 구조는 셀들이 비트라인(bit line)에 어떠한 형태로 연결되어 있는가에 따라 크게 NOR-형태(NOR-Type)와 NAND-형태(NAND-Type)로 구별된다. NOR-형태의 경우는 각각의 메모리 셀들이 비트라인과 접지라인(Ground Line) 사이에 연결되어 있는데 비해, NAND-형태의 경우는 다수의 메모리 셀들이 비트라인과 접지라인사이에서 선택트랜지스터를 통하여 직렬로 연결되어 있다. 이러한 낸드형 플래쉬 이이피롬에서, 상기 비트라인에 직렬로 연결된 메모리 셀들과 이들을 선택하는데 필요한 선택 트랜지스터들(직렬로 연결된 메모리 셀들과 비트라인 사이에 있는 스트링 선택 트랜지스터들, 그리고 직렬로 연결된 메모리셀들과 접지라인 사이에 있는 그라운드 트랜지스터들)는 함께 스트링(String)이라고 자주 통칭된다.
NOR-형태에 비해 집적도가 우수한 상기 낸드형 플래쉬 이이피롬의 메모리 셀에 저장되어 있는 정보를 읽기 위해서는 선택된 스트링내의 선택 트랜지스터들을 온상태로 하여야 한다, 또한, 스트링내에서 선택되지 않은 메모리 셀들의 콘트롤 게이트단자에는 선택된 메모리 셀의 콘트롤 게이트단자에 인가되는 전압보다 높은 전압이 제공되어진다. 이에 따라 선택되지 않은 메모리 셀들은 선택된 메모리 셀에 비하여 낮은 등가 저항값을 갖게 되고, 해당 비트라인에서 스트링으로 흐르는 전류는 스트링내의 선택된 메모리 셀에 저장되어 있는 정보의 상태에 의존하게 된다. 선택된 메모리 셀에 저장된 정보상태에 따라 비트라인상에 나타나는 전압 또는 전류는 센스앰프(Sense Amplifier)라 불리우는 감지회로에 의해 감지된다.
상기한 바와 같은 낸드형 플래쉬 이이피롬의 경우에 있어서, 각각의 스트링내의 셀 트랜지스터를 서로간의 동작에 방해없이 보다 안정적으로 동작시키기 위해서는, 제조시 트랜지스터 소자간 또는 주변영역과 셀영역에 위치될 소자들간에 충분한 절연특성을 보장하는 소자분리가 실현되어야 한다. 메모리의 고집적화에 기인하여 소자들간의 거리는 더욱 더 축소되므로, 그러한 소자분리는 매우 중요하게 된다.
반도체 메모리의 제조분야에서, 통상적인 소자분리는 실리콘 기판에 로코스(LOCOS)공정을 수행하여 국부산화막을 성장시키는 방법이다. 소자분리 특성을 좋게 하기 위해서는 국부산화막의 두께를 보다 두껍게 하여야 한다. 보다 두꺼운 국부산화막의 생성은 산화막들간의 이격거리를 그에 비례하여 넓혀야만 가능하다. 그러나, 이격거리의 충분한 확보는 메모리 소자의 고집적화에 역행된다. 즉, 낸드형 플래쉬 이이피롬의 제조시에 고집적화를 달성하기 위해서는 이격거리를 축소하여야 하는 것이다. 이격거리의 축소시 소자분리가 가장 취약한 부분은 콘택을 각기 가지는 비트라인들간의 갭부분이다. 그러한 구조는 1988년 심포지움 VLSI 테크놀로지 33-34페이지(Symposium VLSI Technology pp33-34)에 발표된 제목A NEW NAND CELL FOR ULTRA HIGH DENSITY 5V-ONLY EEPROMs하에 개시되어 있다.
통상적인 낸드형 플래쉬 이이피롬의 평면도를 도시한 도 4를 참조하면, 셀 트랜지스터가 형성되는 영역 A2, 비트라인 콘택 BLC가 형성되는 영역A1, 및 공통소오스 라인 영역 A3이 서로 구분됨을 알 수 있다. 도 2에서, 제조공정중 셀 영역의 절연을 강화하기 위해 필드 산화막위에 제2절연막 22을 침적시, 제1절연막 21상에 제1도전막 31으로서 플로팅 게이트를 가지는 셀 트랜지스터의 영역 22-1에 비해 상기 영역 A1,A2상부의 두께 22-2가 얇게 도포됨을알 수 있다. 따라서, 제2절연막 22의 일부를 식각하는 공정에서 제1도전막 31을 가지지 않은 부위의 필드 산화막이 오버에치되어 소자간의 절연특성을 약화시키는 문제가 있다.
또한, 도 3에서 제4절연막 23을 패터닝한 다음에 제5절연막 스페이서 25를 침적하면, 상기 제1도전막 31에 의한 단차에 기인하여 제5절연막 25-1은 침적두께 이상으로 되고, 에치백 공정시 남아있게 된다. 따라서, 제2도전막 32-1,32-2의 식각시 스트링거를 유발한다.
따라서, 고집적화를 위해 상기 비트라인들간의 이격거리를 넓히지 않으면서도 콘트롤 게이트와 플로팅 게이트간의 커플링비가 우수하면서도 소자분리의 절연특성을 높이는 제조기술이 절실히 요구된다. 또한, 셀의 바람직한 동작을 위하여 공통 소오스 라인의 저항을 낮추어서 소오스 라인 노이즈를 줄이는 구조 및 그의 제조가 필요하게 된다.
따라서, 본 발명의 목적은 불휘발성 반도체 메모리 장치의 개선된 소자분리 방법을 제공함에 있다.
본 발명의 다른 목적은 필드산화막에 의한 소자분리의 절연특성을 강화시킬 수 있는 불휘발성 반도체 메모리 장치의 제조방법을 제공함에 있다.
본 발명의 다른 목적은 고집적화에 유리하면서도 커플링비가 우수한 불휘발성 반도체 메모리 장치의 소자분리 방법을 제공함에 있다.
본 발명의 또 다른 목적은 공통 소오스 라인의 저항을 낮추어서 소오스 라인 노이즈를 줄이는 구조를 가지는 제조방법을 제공함에 있다.
도 1 내지 도 3은 통상적인 불휘발성 반도체 메모리 장치의 셀 어레이 배치 및 단면을 보여주는 도면들.
도 4a~4g, 도 5a~5f, 및 도 6a~6d는 각기 본 발명의 다양한 실시예들에 따라 제조되는 불휘발성 반도체 메모리 장치의 제조공정의 순서를 도시한 공정 단면도들.
상기의 목적들을 달성하기 위한 본 발명의 제1실시예에 따른 제조 방법은, 반도체 기판에 활성영역들을 서로 분리시키기 위한 필드 산화막을 다수로 형성하고 상기 상기 필드 산화막의 하부에 있는 기판영역으로 고농도의 불순물 이온을 주입하여 필드이온 주입영역을 형성하는 단계와; 상기 활성영역상에 게이트 산화막으로서의 제1절연막을 형성하고, 그 상부에 플로팅 게이트가 될 제1도전막을 형성하는 단계와; 상기 제1도전막을 패터닝하여 상기 제1절연막과 그 양측에 인접한 상기 필드 산화막의 가장자리의 소정영역을 덮고 이웃한 상기 제1도전층과는 독립된 직사각형의 형태가 되도록 하는 단계와; 상기 기판의 상부표면에 상기 필드산화막을 통과하지 않을 정도의 주입 에너지로 상기 기판의 도전형과는 반대되는 불순물 이온을 주입하여 소오스와 드레인 영역을 형성하는 단계와; 상기 제1도전층사이의 단차를 채울 정도로 제2절연막을 형성하는 단계와; 상기 필드 산화막과 활성영역위에 일정한 두께의 상기 제2절연막을 남기면서 상기 제1도전막의 측면이 노출될 때까지 상기 제2절연막을 식각하는 단계와; 상부에 전체적으로 제3절연막을 형성한 후, 사진식각공정을 통하여 비트라인 콘택이나 공통소오스라인이 형성될 영역만 개방하여 상기 제3절연막을 식각하는 단계와; 상부에 콘트롤 게이트로서 기능할 워드라인으로서의 제2도전막을 형성하고 워드라인 패터닝시 마스크로서 사용될 제4절연막을 상기 제2도전막 상부에 형성한 다음, 사진식각공정으로써 상기 제4절연막을 패터닝하여 상기 비트라인 콘택이나 공통소오스라인이 형성될 영역에 가장 인접한 상기 제1도전막에서 부터 상기 비트라인 콘택이나 공통 소오스라인이 형성되는 영역까지에 걸쳐 상기 제4절연막이 남겨지게 하는 단계와; 상기 제4절연막의 패턴상부에 제5절연막을 형성후 에치백하여 절연막 스페이서를 형성하는 단계와; 상기 제4절연막 및 상기 절연막 스페이서를 마스크로 하여 상기 제2도전막을 식각하는 단계와; 첫 번째의 워드라인이 되는 상기 제2도전막과 상기 비트라인 콘택이나 공통 소오스라인의 패드막이 되는 상기 제2도전막을 분리하기 위해, 상기 제4절연막과 상기 제2도전막을 차례로 식각하는 단계를 가짐을 특징으로 한다.
또한, 본 발명의 제2실시예에 따른 제조 방법은, 반도체 기판에 활성영역들을 서로 분리시키기 위한 필드 산화막을 형성하고 상기 상기 필드 산화막의 하부에 있는 기판영역으로 고농도의 불순물 이온을 주입하여 필드이온 주입영역을 형성하는 단계와; 상기 활성영역상에 게이트 산화막으로서의 제1절연막을 형성하고, 그 상부에 플로팅 게이트가 될 제1도전막을 형성하는 단계와; 상기 제1도전막을 패터닝하여 상기 제1절연막과 그 양측에 인접한 상기 필드 산화막의 가장자리의 소정영역을 덮고 이웃한 상기 제1도전층과는 독립된 직사각형의 형태가 되도록 하는 단계와; 상기 기판의 상부표면에 상기 필드산화막을 통과하지 않을 정도의 주입 에너지로 상기 기판의 도전형과는 반대되는 불순물 이온을 주입하여 소오스와 드레인 영역을 형성하는 단계와; 상기 제1도전층 사이의 단차를 채울 정도로 제2절연막을 형성하는 단계와; 상기 제1도전막의 상부가 노출될 때까지 상기 제2절연막을 식각하는 단계와; 포토레지스트로 셀 영역만을 개방하여 상기 필드 산화막과 활성영역위에 일정한 두께의 상기 제2절연막을 남기면서 상기 제1도전막의 측면이 노출되게 상기 제2절연막을 재식각하는 단계와; 상부에 제3절연막 및 제2도전막을 차례로 적층하는 단계와; 마스크로서 사용될 제4절연막을 상기 제2도전막 상부에 형성한 후 사진식각공정으로 상기 제4절연막을 패터닝하는 단계와; 상기 제2도전막이 비트라인 방향으로 상기 제1도전막과 오버랩되게 하기 위한 부정합 마진을 주기 위하여 상기 제4절연막의 패턴상부에 제5절연막을 형성하는 단계와; 상기 제5절연막을 에치백하여 산화막 스페이서를 형성한 후, 상기 절연막 패턴을 마스크로 하여 상기 제2도전막을 식각하는 단계를 가짐을 특징으로 한다.
또한, 본 발명의 제3실시예에 따른 제조 방법은, 반도체 기판에 활성영역들을 서로 분리시키기 위한 필드 산화막을 형성하는 단계와; 상기 필드 산화막의 하부에 있는 기판영역으로 상기 기판의 불순물농도보다 높은 농도의 불순물 이온을 주입하는 단계와; 상기 활성영역상에 게이트 산화막으로서의 제1절연막을 형성하고, 그 상부에 플로팅 게이트가 될 제1도전막을 형성하는 단계와; 상기 제1도전막을 패터닝하여 상기 제1절연막과 그 양측에 인접한 상기 필드 산화막의 가장자리의 소정영역을 덮고 이웃한 상기 제1도전층과는 독립된 직사각형의 형태가 되도록 하는 단계와; 상기 기판의 상부표면에 상기 필드산화막을 통과하지 않을 정도의 주입 에너지로 상기 기판의 도전형과는 반대되는 불순물 이온을 주입하여 소오스와 드레인 영역을 형성하는 단계와; 상기 제1도전층사이의 단차를 채울 정도로 제2절연막을 형성하는 단계와; 상기 제1도전막의 상부가 노출될 때까지 상기 제2절연막을 식각하는 단계와; 포토레지스트로 셀 영역만을 개방하여 상기 필드 산화막과 활성영역위에 일정한 두께의 상기 제2절연막을 남기면서 상기 제1도전막의 측면이 노출되게 상기 제2절연막을 재식각하는 단계와; 상부에 제3절연막 및 제2도전막을 차례로 적층하는 단계와; 마스크로서 사용될 제4절연막을 상기 제2도전막 상부에 형성한 후 사진식각공정으로 상기 제4절연막을 패터닝하는 단계와; 상기 제2도전막이 비트라인 방향으로 상기 제1도전막과 오버랩되게 하기 위한 부정합 마진을 주기 위하여 상기 제4절연막의 패턴상부에 제5절연막을 형성하는 단계와; 상기 제5절연막을 에치백하여 산화막 스페이서를 형성한 후, 상기 절연막 패턴을 마스크로 하여 상기 제2도전막을 식각하는 단계와; 상기 제4절연막과 상기 제2도전막을 차례로 식각하는 단계를 가짐을 특징으로 한다.
이하 본 발명에 따른 바람직한 실시예의 설명이 첨부한 도면을 참조하여 설명될 것이다. 도면들중 동일한 참조번호들은 가능한 한 어느곳에서든지 동일한 소자 또는 동일층을 나타내고 있음을 유의하여야 한다.
도 4a~4g에는 본 발명의 제1 실시예들에 따라 제조되는 불휘발성 반도체 메모리 장치의 제조공정 순서가 도시된다.도 4a에는 반도체 기판 10에 활성영역들을 서로 분리시키기 위한 필드 산화막 12을 다수로 형성하고 상기 필드 산화막 12의 하부에 있는 기판영역 15로 고농도의 불순물 이온을 주입하여 필드이온 주입영역 15을 형성하는 단계의 공정이 도시된다. 도면에서, BLA는 비트라인 방향의 단면도를 보여주고, WLA는 워드라인 방향의 단면도를 보여준다. 따라서, 반도체 기판 10의 상부에서 소정깊이로 형성된 필드 산화막 12들이 액티브 영역(활성영역)을 가운데로 두고 형성된다. 상기 필드 산화막 12는 소자분리막으로서 작용하는 산화막으로서 이는 통상의 로코스 공정의 수행으로써 형성된다. 즉, 상기 산화막 12는 반도체 기판에 형성될 활성영역들간을 서로 전기적으로 격리시키기 위한 막으로서, 약 3000~6000Å의 두께를 가지며, 이는 일정한 간격으로 다수로 형성된다. 상기 필드 산화막 12의 형성 후에 소자분리특성을 더욱 높이기 위하여, 불순물 이온을 상기 필드 산화막 12을 통하여 주입하여 필드이온 주입영역 15을 형성한다. 이 경우에 주입 에너지는 약 130~180KeV정도이며, 도오즈는 1.0E 13~2.0E13 #/cm2 정도이다.도 4b를 참조하면, 상기 활성영역상에 게이트 산화막으로서의 제1절연막 21을 형성하고, 그 상부에 플로팅 게이트가 될 제1도전막 31을 형성하는 단계 및 상기 제1도전막 31을 패터닝하여 상기 제1절연막 21과 그 양측에 인접한 상기 필드 산화막 12의 가장자리의 소정영역을 덮고 이웃한 상기 제1도전층 31과는 독립된 직사각형의 형태가 되도록 하는 단계의 공정이 보여진다. 상기 제1절연막 21은 터널 산화막 또는 게이트 산화막으로서 칭해지는 막으로서 약 70~100Å정도로 형성된다. 여기서, 상기 제1도전막 31은 인 또는 비소를 함유하는 폴리실리콘 층으로서 그 두께는 약 1000~2000Å이다. 도 4c를 참조하면, 도 4b에서 상기 기판 10의 상부표면에 상기 필드산화막 12을 통과하지 않을 정도의 주입 에너지로 상기 기판의 도전형과는 반대되는 불순물 이온을 주입하여 소오스와 드레인 영역 16을 형성하는 결과의 공정이 보여진다. 또한, 상기 제1도전층 31사이의 단차를 채울 정도로 제2절연막 22을 형성하는 공정이 수행된 후, 상기 필드 산화막 12과 활성영역위에 일정한 두께의 상기 제2절연막 22을 남기면서 상기 제1도전막 31의 측면이 약 2000~3000 Å정도로 노출될 때까지 상기 제2절연막 22을 식각하는 공정이 보여진다. 여기서, 상기 제2절연막 22는 3000~4000Å정도의 범위내의 두께를 가지며 CVD법으로 침적된 산화막이다. 도 4d를 참조하면, 상부에 전체적으로 제3절연막 23을 형성한 후, 포토레지스트를 덮고 사진식각공정을 통하여 비트라인 콘택이나 공통소오스라인이 형성될 영역만 개방하여 그 부분의 상기 제3절연막 23을 식각하는 공정이 보여진다. 상기 제3절연막 23은 약 80Å정도의 열산화막에 약 100~200Å정도의 질화막을 적층하여 형성한 막이다. 도 4e를 참조하면, 상부에 콘트롤 게이트로서 기능할 워드라인으로서의 제2도전막 32을 형성하고 워드라인 패터닝시 마스크로서 사용될 제4절연막 24를 상기 제2도전막 32-2의 상부에 형성한 다음, 사진식각공정으로써 상기 제4절연막 24을 패터닝하여 상기 비트라인 콘택이나 공통소오스라인이 형성될 영역에 가장 인접한 상기 제1도전막에서 부터 상기 비트라인 콘택이나 공통 소오스라인이 형성되는 영역까지에 걸쳐 상기 제4절연막 24이 남겨지게 한다. 상기 제2도전막 32는 1000~3000Å정도의 폴리실리콘 층 32-1과 1000~2000Å정도의 폴리 사이드층 32-2이 함께 침적되어 형성된 것이다. 상기 제4절연막 24는 2000~3000Å정도의 두께로 CVD법으로 침적된 산화막이다. 도 4f를 참조하면, 상기 제4절연막 24의 패턴상부에 제5절연막을 형성후 에치백하여 절연막 스페이서 25를 형성하는 단계의 공정과, 상기 제4절연막 24 및 상기 절연막 스페이서 25를 마스크로 사용하여 상기 제2도전막 32을 식각하는 단계의 공정이 나타난다. 여기서, 상기 제5절연막 25은 1000~2000Å정도의 두께로 CVD법으로 침적된 산화막이다. 도 4g에는 첫 번째의 워드라인이 되는 상기 제2도전막 32의 영역 111과 상기 비트라인 콘택이나 공통 소오스라인의 패드막이 되는 상기 제2도전막의 영역 112을 분리하기 위해, 상기 제4절연막 24와 상기 제2도전막 32을 차례로 식각하는 단계가 보여진다. 따라서, 상기 제2도전막 32으로써 비트라인 콘택이나 공통 소오스라인의 패드막을 형성함으로써 소오스 라인의 저항이 대폭적으로 감소된다. 따라서, 소오스 라인의 노이즈가 저감되어 셀의 문턱전압의 산포를 고르게 하는 목적이 달성된다. 또한, 금속배선시 콘택 종횡비를 개선시켜 금속배선을 용이하게 한다. 그럼에 의해 고집적화에 유리하면서도 커플링비가 우수한 셀이 제조되는 효과가 발생된다.
도 5a~5f에는 본 발명의 제2실시예에 따른 제조공정의 순서가 도시된다. 도 5a는 반도체 기판 10상에 제1절연막 21, 제1도전막 31, 소오스와 드레인 영역 16, 및 제2절연막 22을 형성한 후에, 상기 제1도전막 31의 상부가 노출될 때까지 상기 제2절연막 22를 식각한 결과의 구조를 나타낸다. 도 5b에서, 포토레지스트 100로 셀 영역만을 개방하여 상기 필드 산화막과 활성영역위에 일정한 두께의 상기 제2절연막 22를 남기면서 상기 제1도전막 31의 측면이 노출되게 상기 제2절연막을 재식각하는 단계가 나타난다. 도 5c에는 상부에 제3절연막 23 및 제2도전막 32을 차례로 적층하고, 마스크로서 사용될 제4절연막 24을 상기 제2도전막 32상부에 형성한 후 사진식각공정으로 상기 제4절연막 24을 패터닝한 결과이다. 도 5d에는 상기 제2도전막 32이 비트라인 방향으로 상기 제1도전막 31과 오버랩되게 하기 위한 부정합 마진을 주기 위하여 상기 제4절연막 24의 패턴상부에 제5절연막 25을 형성하는 단계의 결과이다. 도 5e,f에는 상기 제5절연막을 에치백하여 산화막 스페이서 25를 형성한 후, 상기 절연막 패턴을 마스크로 하여 상기 제2도전막 32을 식각하는 단계의 결과가 보여진다.
도 6a~6d에는 본 발명의 제3실시예에 따른 제조 방법이다. 상기 제3실시예는 반도체 기판에 활성영역들을 서로 분리시키기 위한 필드 산화막을 형성하는 단계와; 상기 필드 산화막의 하부에 있는 기판영역으로 상기 기판의 불순물농도보다 높은 농도의 불순물 이온을 주입하는 단계와; 상기 활성영역상에 게이트 산화막으로서의 제1절연막을 형성하고, 그 상부에 플로팅 게이트가 될 제1도전막 31을 형성하는 단계와; 상기 제1도전막을 패터닝하여 상기 제1절연막과 그 양측에 인접한 상기 필드 산화막의 가장자리의 소정영역을 덮고 이웃한 상기 제1도전층과는 독립된 직사각형의 형태가 되도록 하는 단계와; 상기 기판의 상부표면에 상기 필드산화막을 통과하지 않을 정도의 주입 에너지로 상기 기판의 도전형과는 반대되는 불순물 이온을 주입하여 소오스와 드레인 영역 16을 형성하는 단계와; 상기 제1도전층사이의 단차를 채울 정도로 제2절연막 22을 형성하는 단계와; 상기 제1도전막의 상부가 노출될 때까지 상기 제2절연막 22을 식각하는 단계와; 포토레지스트로 셀 영역만을 개방하여 상기 필드 산화막과 활성영역위에 일정한 두께의 상기 제2절연막을 남기면서 상기 제1도전막의 측면이 노출되게 상기 제2절연막을 재식각하는 단계와; 상부에 제3절연막 23 및 제2도전막 32차례로 적층하는 단계와; 마스크로서 사용될 제4절연막을 상기 제2도전막 상부에 형성한 후 사진식각공정으로 상기 제4절연막을 패터닝하는 단계와; 상기 제2도전막이 비트라인 방향으로 상기 제1도전막과 오버랩되게 하기 위한 부정합 마진을 주기 위하여 상기 제4절연막의 패턴상부에 제5 절연막 25를 형성하는 단계와; 상기 제5절연막 25을 에치백하여 산화막 스페이서를 형성한 후, 상기 절연막 패턴을 마스크로 하여 상기 제2도전막 32을 식각하는 단계와; 상기 제4절연막과 상기 제2도전막을 차례로 식각하는 단계로 이루어진다. 여기서, 상기한 각 층들의 두께 및 공정기법은 제1실시예의 그 것과 유사내지 동일하다.
상술한 바와 같이 본 발명에 따르면, 필드산화막에 의한 소자분리의 절연특성을 강화시킬 수 있는 장점 및 고집적화에 유리하면서도 커플링비가 우수한 이점이 있고, 공통 소오스 라인의 저항을 낮추어서 소오스 라인 노이즈를 줄이는 효과가 있다.

Claims (3)

  1. 불휘발성 반도체 메모리 장치의 제조방법에 있어서: 반도체 기판에 활성영역들을 서로 분리시키기 위한 필드 산화막을 다수로 형성하고 상기 상기 필드 산화막의 하부에 있는 기판영역으로 고농도의 불순물 이온을 주입하여 필드이온 주입영역을 형성하는 단계와; 상기 활성영역상에 게이트 산화막으로서의 제1절연막을 형성하고, 그 상부에 플로팅 게이트가 될 제1도전막을 형성하는 단계와; 상기 제1도전막을 패터닝하여 상기 제1절연막과 그 양측에 인접한 상기 필드 산화막의 가장자리의 소정영역을 덮고 이웃한 상기 제1도전층과는 독립된 직사각형의 형태가 되도록 하는 단계와; 상기 기판의 상부표면에 상기 필드산화막을 통과하지 않을 정도의 주입 에너지로 상기 기판의 도전형과는 반대되는 불순물 이온을 주입하여 소오스와 드레인 영역을 형성하는 단계와; 상기 제1도전층사이의 단차를 채울 정도로 제2절연막을 형성하는 단계와; 상기 필드 산화막과 활성영역위에 일정한 두께의 상기 제2절연막을 남기면서 상기 제1도전막의 측면이 노출될 때까지 상기 제2절연막을 식각하는 단계와; 상부에 전체적으로 제3절연막을 형성한 후, 사진식각공정을 통하여 비트라인 콘택이나 공통소오스라인이 형성될 영역만 개방하여 상기 제3절연막을 식각하는 단계와; 상부에 콘트롤 게이트로서 기능할 워드라인으로서의 제2도전막을 형성하고 워드라인 패터닝시 마스크로서 사용될 제4절연막을 상기 제2도전막 상부에 형성한 다음, 사진식각공정으로써 상기 제4절연막을 패터닝하여 상기 비트라인 콘택이나 공통소오스라인이 형성될 영역에 가장 인접한 상기 제1도전막에서 부터 상기 비트라인 콘택이나 공통 소오스라인이 형성되는 영역까지에 걸쳐 상기 제4절연막이 남겨지게 하는 단계와; 상기 제4절연막의 패턴상부에 제5절연막을 형성후 에치백하여 절연막 스페이서를 형성하는 단계와; 상기 제4절연막 및 상기 절연막 스페이서를 마스크로 하여 상기 제2도전막을 식각하는 단계와; 첫 번째의 워드라인이 되는 상기 제2도전막과 상기 비트라인 콘택이나 공통 소오스라인의 패드막이 되는 상기 제2도전막을 분리하기 위해, 상기 제4절연막과 상기 제2도전막을 차례로 식각하는 단계를 가짐을 특징으로 하는 방법.
  2. 불휘발성 반도체 메모리 장치의 제조방법에 있어서:
    반도체 기판에 활성영역들을 서로 분리시키기 위한 필드 산화막을 형성하고 상기 상기 필드 산화막의 하부에 있는 기판영역으로 고농도의 불순물 이온을 주입하여 필드이온 주입영역을 형성하는 단계와; 상기 활성영역상에 게이트 산화막으로서의 제1절연막을 형성하고, 그 상부에 플로팅 게이트가 될 제1도전막을 형성하는 단계와; 상기 제1도전막을 패터닝하여 상기 제1절연막과 그 양측에 인접한 상기 필드 산화막의 가장자리의 소정영역을 덮고 이웃한 상기 제1도전층과는 독립된 직사각형의 형태가 되도록 하는 단계와; 상기 기판의 상부표면에 상기 필드산화막을 통과하지 않을 정도의 주입 에너지로 상기 기판의 도전형과는 반대되는 불순물 이온을 주입하여 소오스와 드레인 영역을 형성하는 단계와; 상기 제1도전층 사이의 단차를 채울 정도로 제2절연막을 형성하는 단계와; 상기 제1도전막의 상부가 노출될 때까지 상기 제2절연막을 식각하는 단계와; 포토레지스트로 셀 영역만을 개방하여 상기 필드 산화막과 활성영역위에 일정한 두께의 상기 제2절연막을 남기면서 상기 제1도전막의 측면이 노출되게 상기 제2절연막을 재식각하는 단계와; 상부에 제3절연막 및 제2도전막을 차례로 적층하는 단계와; 마스크로서 사용될 제4절연막을 상기 제2도전막 상부에 형성한 후 사진식각공정으로 상기 제4절연막을 패터닝하는 단계와; 상기 제2도전막이 비트라인 방향으로 상기 제1도전막과 오버랩되게 하기 위한 부정합 마진을 주기 위하여 상기 제4절연막의 패턴상부에 제5절연막을 형성하는 단계와; 상기 제5절연막을 에치백하여 산화막 스페이서를 형성한 후, 상기 절연막 패턴을 마스크로 하여 상기 제2도전막을 식각하는 단계를 가짐을 특징으로 하는 방법.
  3. 낸드형 불휘발성 반도체 메모리 장치의 제조방법에 있어서: 반도체 기판에 활성영역들을 서로 분리시키기 위한 필드 산화막을 형성하는 단계와; 상기 필드 산화막의 하부에 있는 기판영역으로 상기 기판의 불순물농도보다 높은 농도의 불순물 이온을 주입하는 단계와; 상기 활성영역상에 게이트 산화막으로서의 제1절연막을 형성하고, 그 상부에 플로팅 게이트가 될 제1도전막을 형성하는 단계와; 상기 제1도전막을 패터닝하여 상기 제1절연막과 그 양측에 인접한 상기 필드 산화막의 가장자리의 소정영역을 덮고 이웃한 상기 제1도전층과는 독립된 직사각형의 형태가 되도록 하는 단계와; 상기 기판의 상부표면에 상기 필드산화막을 통과하지 않을 정도의 주입 에너지로 상기 기판의 도전형과는 반대되는 불순물 이온을 주입하여 소오스와 드레인 영역을 형성하는 단계와; 상기 제1도전층사이의 단차를 채울 정도로 제2절연막을 형성하는 단계와; 상기 제1도전막의 상부가 노출될 때까지 상기 제2절연막을 식각하는 단계와; 포토레지스트로 셀 영역만을 개방하여 상기 필드 산화막과 활성영역위에 일정한 두께의 상기 제2절연막을 남기면서 상기 제1도전막의 측면이 노출되게 상기 제2절연막을 재식각하는 단계와; 상부에 제3절연막 및 제2도전막을 차례로 적층하는 단계와; 마스크로서 사용될 제4절연막을 상기 제2도전막 상부에 형성한 후 사진식각공정으로 상기 제4절연막을 패터닝하는 단계와; 상기 제2도전막이 비트라인 방향으로 상기 제1도전막과 오버랩되게 하기 위한 부정합 마진을 주기 위하여 상기 제4절연막의 패턴상부에 제5절연막을 형성하는 단계와; 상기 제5절연막을 에치백하여 산화막 스페이서를 형성한 후, 상기 절연막 패턴을 마스크로 하여 상기 제2도전막을 식각하는 단계와; 상기 제4절연막과 상기 제2도전막을 차례로 식각하는 단계를 가짐을 특징으로 하는 방법.
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KR100323140B1 (ko) * 2000-01-17 2002-02-06 윤종용 낸드형 플래쉬 메모리소자 및 그 제조방법
KR100399380B1 (ko) * 2000-03-30 2003-09-26 샤프 가부시키가이샤 불휘발성 반도체 기억장치, 그의 독출 및 기입 방법, 그의 제조방법

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KR100399380B1 (ko) * 2000-03-30 2003-09-26 샤프 가부시키가이샤 불휘발성 반도체 기억장치, 그의 독출 및 기입 방법, 그의 제조방법

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