TW201712906A - 磁穿隧接面及三維磁穿隧接面陣列 - Google Patents

磁穿隧接面及三維磁穿隧接面陣列 Download PDF

Info

Publication number
TW201712906A
TW201712906A TW105128207A TW105128207A TW201712906A TW 201712906 A TW201712906 A TW 201712906A TW 105128207 A TW105128207 A TW 105128207A TW 105128207 A TW105128207 A TW 105128207A TW 201712906 A TW201712906 A TW 201712906A
Authority
TW
Taiwan
Prior art keywords
layer
electrode
free layer
tunneling
shaped
Prior art date
Application number
TW105128207A
Other languages
English (en)
Other versions
TWI593147B (zh
Inventor
林育中
Original Assignee
林育中
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 林育中 filed Critical 林育中
Publication of TW201712906A publication Critical patent/TW201712906A/zh
Application granted granted Critical
Publication of TWI593147B publication Critical patent/TWI593147B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N52/00—Hall-effect devices
    • H10N52/80—Constructional details

Abstract

一種磁穿隧接面單元具有一第一電極，第一電極具有沿著實質上垂直於一基板之一主動表面之一方向延伸的一軸向。該磁穿隧接面單元更具有一固定層、一U形自由層、夾置於該固定層與該U形自由層之間的一穿隧層、及嵌於該U形自由層中的一第二電極。設於該第一電極與該第二電極之間的該固定層、該穿隧層、及該U形自由層構成一磁穿隧接面。該穿隧層亦可為U形。

Description

磁穿隧接面及三維磁穿隧接面陣列
本發明係關於一種電子裝置，尤其關於具有複數垂直堆疊之磁穿隧接面之三維磁穿隧接面陣列。
1975年業界發現穿隧式磁阻(TMR)效應。此效應是在一磁穿隧接面中被觀察到，所謂的「磁穿隧接面」係由兩鐵磁體及包夾於兩鐵磁體之間的一穿隧阻障層所構成。從此之後，許多不同的電子裝置應用便大量研究磁穿隧接面。基於磁穿隧接面的兩大主要應用為硬碟的讀寫頭以及新式的非揮發性記憶體MRAM(磁性隨機存取記憶體)。為了滿足快速增長的高儲存容量及低成本的需求，業界總是在縮小電子元件中的線寬、節距及薄膜厚度(大致而言，縮小技術節點)，藉此增加單一晶片中的元件密度及降低每一晶片的成本。然而，隨著元件微縮日漸接近物理極限，業界面對無法再更進一步微縮的困境。因此，業界需要一種能在相同晶片大小及技術節點下增加元件密度的元件設計方案。
為了在相同晶片大小及技術節點下增加元件密度，本發明提供各種方法、元件單元及陣列。 為了達到上述目的，本發明之一態樣提供一種電子裝置，其包含一第一電極、一固定層、一U形自由層、夾置於該固定層與該U形自由層之間的一穿隧層、及嵌於該U形自由層中的一第二電極。該第一電極具有一軸向，該軸向沿著實質上垂直於一基板之一主動表面的一方向延伸。該固定層、該穿隧層、及該U形自由層係設於該第一電極與該第二電極之間並構成一磁穿隧接面。 根據本發明之一實施例，該U形自由層具有一垂直部，該垂直部係沿著實質上垂直於該主動表面的該方向延伸。該垂直部與該固定層之磁化方向可實質上平行或垂直於該主動表面。 根據本發明之一實施例，該電子裝置更包含該基板上的一通孔及實質上垂直於該主動表面的一溝槽。該固定層係順形地設置於該通孔的內表面上且該第一電極填滿該通孔。一凹穴及一另一凹穴沿著不同水平位準自該溝槽突伸。該U形自由層係順形地設置於該凹穴的內表面上，一另一U形自由層係順形地設置於該另一凹穴的內表面上。一另一第二電極係嵌於該另一U形自由層中。該固定層、該穿隧層、該U形自由層及該另一U形自由層構成垂直堆疊之複數磁穿隧接面。 為了達到上述目的，本發明之另一態樣提供一種電子裝置，其包含一第一電極、一固定層、一U形自由層、夾置於該固定層與該U形自由層之間的一U形穿隧層、及嵌於該U形自由層中的一第二電極。該第一電極具有一軸向，該軸向沿著實質上垂直於一基板之一主動表面的一方向延伸。該固定層、該U形穿隧層、及該U形自由層係設於該第一電極與該第二電極之間並構成一磁穿隧接面。 根據本發明之一實施例，該U形自由層具有一垂直部，該垂直部係沿著實質上垂直於該主動表面的該方向延伸。該垂直部與該固定層之磁化方向可實質上平行或垂直於該主動表面。 根據本發明之一實施例，該電子裝置更包含該基板上的一通孔及實質上垂直於該主動表面的一溝槽。該固定層係順形地設置於該通孔的內表面上且該第一電極填滿該通孔。一凹穴及一另一凹穴沿著不同水平位準自該溝槽突伸。該U形穿隧層與該U形自由層係順形地設置於該凹穴的內表面上，一另一U形穿隧層與一另一U形自由層順形地設置於該另一凹穴的內表面上。一另一第二電極係嵌於該另一U形自由層中。該固定層、該U形穿隧層、該U形自由層、該另一U形穿隧層、及該另一U形自由層構成垂直堆疊之複數磁穿隧接面。 為了達到上述目的，本發明之更另一態樣提供一種三維磁穿隧接面陣列，其包含一第一電極、一固定層之一第一部分、一第一自由層、夾置於該固定層之該第一部分與該第一自由層之間的一穿隧層之一第一部分、一第二電極之一第一部分、該固定層之一第二部分、一第二自由層、夾置於該固定層之該第二部分與該第二自由層之間的該穿隧層之一第二部分、及該第二電極之一第二部分。該第一電極具有一軸向，該軸向沿著實質上垂直於一基板之一主動表面的一方向延伸。該固定層之該第一部分、該穿隧層之該第一部分、及該第一自由層係設置於該第一電極與該第二電極之該第一部分之間並構成一第一磁穿隧接面。該固定層之該第二部分、該穿隧層之該第二部分、及該第二自由層係設置於該第一電極與該第二電極之該第二部分之間並構成一第二磁穿隧接面。該第一磁穿隧接面與該第二磁穿隧接面係沿著該第一電極垂直堆疊。 根據本發明之一實施例，該三維磁穿隧接面陣列更包含該基板上之一通孔。該固定層與該穿隧層係順形地設置於該通孔的內表面上且該第一電極填滿該通孔。 根據本發明之一實施例，該三維磁穿隧接面陣列更包含該基板上的一溝槽，一第一凹穴與一第二凹穴係沿著不同水平位置自該溝槽突伸。該第一自由層為U形且係順形地形成於該第一凹穴的內表面上。該第二自由層為U形且係順形地形成於該第二凹穴的內表面上。
下面將詳細地說明本發明的較佳實施例，舉凡本文中所述的元件、元件子部、結構、材料、配置等皆可不依說明的順序或所屬的實施例而任意搭配成新的實施例，此些實施例當屬本發明之範疇。 本發明的實施例及圖示眾多，為了避免混淆，類似的元件係以相同或相似的標號示之；為避免畫面過度複雜及混亂，重覆的元件僅標示一處，他處則以此類推。又，在詳細的上視圖或橫剖面圖中僅顯示部分佈局圖案作為例示，但熟知此項技藝者當瞭解，完整的佈局圖案可包含複數所示之部分佈局圖案及其他未顯示的佈局圖案。 本申請案中所討論的所有磁穿隧接面(MTJ)、磁穿隧接面單元(MTJ單元)、及三維磁穿隧接面陣列(3D MTJ陣列)，無論是其本身或是其與電子元件如電晶體、電阻、電容器、或不同功能之電路的組合，皆被視為是電子裝置且落在本發明的發明範疇內。 現參考圖1、2A、3A、4A、5A、6A、7A、8及圖11-16討論本發明之第一實施例。圖1、2A、3A、4A、5A、6A、7A與8為沿著上視圖11-16之裁切線A-A’裁切所獲得之橫剖面圖，其例示根據本發明第一實施例之3D MTJ陣列的製造方法，其中第一電極係於第二電極之前形成。圖11-12顯示根據本發明之一實施例之圖8中之3D MTJ陣列沿著不同水平位準所取的概略佈局上視圖及剖面圖。圖13-14顯示根據本發明之另一實施例之圖8中之3D MTJ陣列沿著不同水平位準所取的概略佈局上視圖及剖面圖。圖15-16顯示根據本發明之更另一實施例之圖8中之3D MTJ陣列沿著不同水平位準所取的概略佈局上視圖及剖面圖。 首先參考圖1，提供具有主動表面101的基板100。在一實施例中，基板100為單晶矽基板。在各種實施例中，基板100可以是絕緣層上覆矽(SOI)基板，或是在積體電路製造過程中任何階段期間的半完成晶圓。在主動表面101上沿著實質上平行主動表面101的不同水平位準形成複數雙層200’、(200a、200b)、(200a’、200b’)、(200a”、200b”)。膜層200’代表選擇性提供之額外數組雙層200a與200b。膜層200a、200a’、200a”使用第一介電材料而膜層200b、200b’、200”使用第二介電材料且第一介電材料係不同於第二介電材料，因此膜層200a、200a’、200a”又被稱為第一介電層200a、200a’、200a”而膜層200b、200b’、200”又被稱為第二介電層200b、200b’、200”。第一介電材料「不同於」第二介電材料係指具有/不具有摻質的相同材料、具有/不具有孔隙的相同材料、具有不同結晶取向的相同材料、或不同材料。在一實施例中，交替堆疊的第一介電層200a、200a’、200a”與第二介電層200b、200b’、200”在相同蝕刻條件下如相同的蝕刻劑(複數蝕刻劑)及/或相同壓力及/或射頻功率下可具有高蝕刻選擇比。例如，第一介電層可包含氧化物材料如二氧化矽(SiO2 )、旋塗玻璃(spin-on glass, SOG)、由四乙氧基矽烷(TEOS)所製成的氧化矽、富氧之氧化矽、或上述者的任意組合，第二介電層可包含氮化物或碳化物材料如氮化矽(SiN)、氮氧化矽(SiON)、碳化矽(SiC)、碳氧化矽(SiOC)、碳氮化矽(SiCN)、或上述者的任意組合。例如，第一介電層可包含一種低介電常數(low-k)材料如美商應用材料所開發之商品black dimondTM 、美商陶式化學所開發之商品SiLKTM 、SiOC(碳氧化矽)、含氟或孔洞之氧化矽、或上述者的任意組合，第二介電層可包含另一種低介電常數(low-k)材料。本文中所用之「低介電常數(low-k)」一詞係指低於二氧化矽之介電常數(約3.9)的介電常數值。一般而言，選擇第二介電層(200b、200b’、200”)所用之第二介電材料時應考慮其介電常數(k值)、黏著性(adhesion ability)、結構機械強度、及是否可被濕式蝕刻劑所蝕刻等因素。在一實施例中，第一介電層(200a、200a’、200a”)的每一層及第二介電層(200b、200b’、200”)的每一層在剛沉積完時皆具有相同的厚度。在另一實施例中，第一介電層(200a、200a’、200a”)的每一層在剛沉積完時具有第一沉積厚度，第二介電層(200b、200b’、200”)的每一層在剛沉積完時具有第二沉積厚度，且第一沉積厚度係不同於第二沉積厚度。文中所用之「剛沉積完時具有…沉積厚度」係指在沉積完成後立即量測到的厚度，其不同於在沉積完成後又進行了進一步處理後所量測到的厚度，其中進一步處理例如是UV固化、熱處理、濕式清理、氧化處理、氮化處理、電漿處理、及/或其他處理如蝕刻處理、及/或研磨處理。又，本發明不限於第一介電層與第二介電層的重覆堆疊，本發明尚包含具有至少第一介電層與第二介電層的薄膜堆疊。例如，第一介電層、第二介電層、及第三介電層的重覆堆疊亦落入本發明的範疇內。例如，第二介電層可包含具有不同特性及/或功能的複數種介電材料/介電層。 接著參考圖2A與圖11，藉由至少一乾式蝕刻製程尤其是異向性乾式蝕刻製程形成貫穿複數雙層200’、(200a、200b)、(200a’、200b’)、(200a”、200b”)並暴露基板100的複數通孔H1-Hn (圖11的部分佈局上視圖中僅顯示通孔H1-H9，圖2A的部分橫剖面圖中僅顯示通孔H1與H2)。數字n為代表所形成之通孔之數目的整數。通孔H1-Hn延著實質上垂直於基板100之主動表面101的軸向延伸且在上視圖中可具有例如如圖11中所示的矩形形狀(後續將配合圖11-16詳細討論)。值得注意的是，由於各種製程變異，通孔H1-Hn的內表面可能並非如圖2A中所示地平坦且垂直於主動表面101。例如，通孔H1-Hn的內表面可能會因為第一介電材料與第二介電材料之間的些許蝕刻率差異而呈鋸齒狀。例如，通孔H1-Hn的內表面可能會因為用以蝕刻高深寬比之通孔H1-Hn的特定蝕刻程式而呈圓齒狀(scalloped)。例如，通孔H1-Hn的內表面可能會因為蝕刻所造成的傾斜輪廓(tapered profile)而不完全垂直於主動表面101。然而在一較佳實施例中，選擇用以形成通孔H1-Hn的蝕刻條件俾使通孔H1-Hn的內表面為平滑的且在第一介電層(200a、200a’、200a”)與第二介電層(200b、200b’、200b”)之間的邊界處為連續的。亦值得注意的是，由於光學效應及/或其他因素，在微影及蝕刻製程後所得到之通孔H1-Hn在上視圖中的真實形狀可能不是完美的矩形。例如，通孔H1-Hn在上視圖中具有圓角化的形狀如圓角化的矩形。 接下來參考圖3A及圖11，依序將穿隧層301、固定層302、選擇性的反鐵磁層(AFM層)303及選擇性的緩衝層304順形地形成在通孔H1-Hn的內表面上。穿隧層301可包含氧化鎂(MgO)、氧化鋁(Al2 O3 )、或可在MTJ中提供穿隧層功能的任何材料。穿隧層301應為厚度均勻的薄層，其厚度可介於數埃至數奈米之間。由於MTJ單元的穿隧阻抗係主要受到穿隧層的品質與厚度所支配，穿隧層301在整個基板100各處及每一通孔內應具有極均勻的厚度且應避免小孔與腫塊的存在，以在MTJ陣列的複數MTJ單元之間達到最小的阻抗差異。固定層302可包含鐵磁材料如鈷-鐵-硼(CoFeB)三元材料、鈷-鐵-鉭(CoFeTa)三元材料、鎳-鐵(NiFe)二元材料、鈷(Co)、鈷-鐵(CoFe)二元材料、鈷-鉑(CoPt)二元材料、鈷-鈀(CoPd)二元材料、鐵-鉑(FePt)二元材料、鎳(Ni)、鈷(Co)與鐵(Fe)的合金、或具有高磁穿隧效應與高磁異向性的任何鐵磁材料。AFM層303包含反鐵磁材料如含錳(Mn)材料且係與固定層302反鐵磁地耦合，以在固定層達到固定的磁化方向且自遠處觀察幾乎零淨磁矩。固定層亦可選擇性的以兩層或兩層以上的鐵磁性異質結構(heterostructure)所組成。選擇性的緩衝層304可包含非磁性材料如釕(Ru)及/或鉭(Ta)以作為AFM層303與後續形成之第一電極(後續將參考圖3A討論之)之間的黏著層及/或阻障層。穿隧層301、固定層302、選擇性的AFM層303及選擇性的緩衝層304可藉由化學氣相沉積製程尤其是原子層沉積製程或藉由物理氣相沉積尤其是平面磁控濺射製程或離子束沉積製程所形成。 再次參考圖3A及圖11，形成第一導電材料填充通孔H1-Hn並進行至少一平坦化製程如化學機械研磨製程以移除通孔H1- Hn外多餘的穿隧層301、固定層302、選擇性的AFM層303、選擇性的緩衝層304及第一導電材料，藉此在基板100各處達到全局平坦的表面並形成填充於通孔H1- Hn中的複數圖案化第一電極305。意即，穿隧層301、固定層302、選擇性的AFM層303、選擇性的緩衝層304及複數第一電極305的裸露表面實質上與第二介電層200b”的上表面切齊。由於在化學機械研磨製程期間常會進行過研磨(over polishing)以確保通孔外的材料皆被移除，第二介電層200b”在化學機械研磨製程後可能會有些許的厚度損失。為了避免補償第二介電層200b”在化學機械研磨後的厚度損失，可增加第二介電層200b”的沉積厚度，使其比第二介電層200b’的厚度更厚。意即，第二介電層200b”可比第二介電層200b’更厚，因此亦比第二介電層200b更厚。第一導電材料可為積體電路之內連線常用之具有低電阻率的導電材料如摻雜多晶矽、鎢(W)、鋁(Al)、銅(Cu)、上述者的合金、或III-V族元件或記憶體元件之電極常用的導電材料如鉻-金 (CrAu)二元材料或鋁-金(AlAu)二元材料。第一導電材料可藉由電鍍製程、真空鍍膜製程、或化學氣相沉積製程所形成。由於欲移除複雜的薄膜堆疊(301-305)，因此可能必須採用多個化學機械研磨製程或具有不同研磨條件的多步驟化學機械研磨製程以達到高產量與均勻移除，其中上述之研磨條件例如是研漿種類、下壓力、及/或pH值。 接下來參考圖4A及圖11，藉由至少一乾式蝕刻製程尤其是異向性乾式蝕刻製程在複數通孔旁形成貫穿複數雙層200’、(200a、200b)、(200a’、200b’)、(200a”、200b”)並暴露基板100的複數溝槽T1-Tm(圖11之部分佈局上視圖中僅顯示溝槽T1-T2，圖4A中僅顯示一溝槽T1)。數字m為代表所形成之溝槽之數目的整數且其可與數字n相同或相異。溝槽T1-Tm延著實質上垂直於基板100之主動表面101的軸向延伸且在上視圖中可具有例如如圖11中所示的矩形形狀。溝槽T1-Tm在上視圖與橫剖面圖中的形狀可能會受到上述類似的製程變異與因素所影響(請參考形成通孔H1-Hn的段落)，導致其在橫剖面圖中不完美的側壁輪廓及上視圖中的不完美形狀。 現參考圖11-16，其提供複數溝槽與複數通孔之不同局部佈局實例。值得注意的是，此些佈局沿著裁切線所取的橫剖面圖是相同的。又，佈局圖11-16中所示之佈局與結構可以相同的方法(即圖1、2A、3A、4A、5A、6A、7A與8所例示之方法、或圖1、2B、3B、4B、5B、6B、7B與8所例示之方法)但不同的光罩製造，其中光罩能將對應的佈局圖案轉移至材料層。圖11-16的佈局與結構亦可以圖9所代表的方法製造。因此，除非特別說明，否則此些佈局所共用的方法步驟將參考圖11-12解釋且此些方法步驟可應用至所有佈局。複數溝槽與複數通孔之一例示性佈局中，一溝槽可對應至複數通孔。例如，如圖11之局部佈局圖中所示，一矩形溝槽T1可被兩行通孔(通孔H1、H2、H4、H5、H7與H8)所包夾。複數溝槽與複數通孔可以其他方式配置。例如，如圖13中所示，複數行溝槽如(T1’、T3’、T5’)及 (T2’、T4’、T6’)與複數行通孔如(H1’、H4’、H7’)、(H2’、H5’、H8’)及(H3’、H6’、H9’)係交替配置。例如，如圖15中所示，一矩形溝槽T4”可被至少四個矩形通孔H2”、H4”、H5” 與H7”所圍繞。每一矩形溝槽T1’-Tq’ (T1”-Tx”，其中q與x為整數)及每一矩形通孔H1’-Hr’ (H1”-Hy”，其中r與y為整數)可具有相同的尺寸如上視圖中的面積或長寬。或者如圖11中所示，每一矩形溝槽T1-Tm與每一矩形通孔H1-Hn可具有不同的尺寸。在圖4A與圖11的情況中，一溝槽係小於一通孔。然而，本發明並不限於上述列舉的情況，本發明可採用各種形狀、尺寸、數目、及排列之溝槽與通孔的組合。 接下來參考圖5A及圖11-16，進行至少一等向性蝕刻尤其是濕式蝕刻以經由溝槽T1-Tm (圖5A中僅顯示一溝槽T1)選擇性地移除部分的複數第一介電層(200a、200a’、200a”)。在一較佳實施例中，此濕式蝕刻對於第一介電層具有高蝕刻率但對於第二介電層(200b、200b’、200b”)只有極低的蝕刻率。如圖5A中所示，在圍繞溝槽T1-Tm之部分複數第一介電層之區域處形成凹穴1-p (圖5A中僅顯示凹穴1-6)。數字p為代表形成之凹穴之數目的整數。值得注意的是，凹穴1-6在圖5A的橫剖面圖中被顯示為彼此分離的六個獨立凹穴，但事實上在上視圖中凹穴1、凹穴2與凹穴3係分別實體連接至凹穴4、凹穴5 與凹穴6(圖示未顯示)。更具體而言，沿著第一介電層200a”的水平位準取一上視圖(未顯示)，凹穴1與凹穴4為一矩形環狀空洞的兩個部分，此矩形空洞後續會被填滿且其圍繞溝槽T1；類似地沿著第一介電層200a’的水平位準取一上視圖(未顯示)，凹穴2與凹穴5為一矩形環狀空洞的兩個部分，此矩形空洞後續會被填滿且其亦圍繞溝槽T1；且類似地沿著第一介電層200a的水平位準取一上視圖(未顯示)，凹穴3與凹穴6為一矩形環狀空洞的兩個部分，此矩形空洞後續會被填滿且其亦圍繞溝槽T1。凹穴1-p的數目取決於複數溝槽與複數通孔的佈局以及有多少組複數雙層如(200a、200b)或(200a’、200b’)或(200a”、200b”)。在圖11與12所示的實施例中，一個溝槽如溝槽T1係受到六個通孔H1、H4、H7、H2、H5與H8 (排列於兩行中)夾置，因此一個矩形環狀空洞(圖示未顯示)包含六個凹穴。在圖13與14所示的實施例中，一個溝槽如溝槽T3’受到兩個通孔H4’與H5’夾置，因此在此情況中一個矩形環狀空洞(圖示未顯示)包含兩個凹穴。在圖15與16所示的實施例中，一個溝槽如溝槽T4”係受到四個通孔H2”、H4”、H5”與H7”夾置，因此在此情況中一個矩形環狀空洞包含四個凹穴。亦應注意，包含複數凹穴之一空洞的形狀取決於溝槽的形狀。矩形溝槽會導致矩形環狀空洞。然而，由於對應溝槽附近的環境，空洞可能不是完美的圓形或矩形。一個凹穴係由第一介電層內的一個溝槽與一個通孔所定義。因此，一個空洞內所形成之凹穴的數目係由緊密相鄰於一溝槽之複數通孔的數目所決定。又，凹穴1、凹穴2與凹穴3暴露出順形形成於通孔H1之內表面之穿隧層301之一表面的不同區域，而凹穴4、凹穴5與凹穴6暴露出順形形成於通孔H2之內表面之穿隧層301之一表面的不同區域。每一凹穴自一溝槽如溝槽T1突伸的水平凹穴深度取決於該溝槽與緊密相鄰之一通孔之間的距離。每一凹穴的垂直凹穴高度取決於對應之第一介電層(200a、200a’、200a”)的厚度。在一較佳實施例中，溝槽T1與通孔H1之間的距離係實質上等於溝槽T1與通孔H2之間的距離。類似地，在一較佳實施例中，在此階段中第一介電層(200a、200a’、200a”)的厚度係實質上彼此相等。此處所指之「實質上」一詞可涵蓋因無法避免之製程容裕/變異所造成之偏離期望結果的差異。例如，由於微影製程的對準失準，溝槽T1與通孔H1之間的距離可能不等於溝槽T1與通孔H2之間的距離。例如，第一介電層(200a、200a’、200a”)的厚度可能會因為沉積設備之間的調校問題而有所不同。 接下來參考圖6A，依序將自由層401及選擇性的緩衝層402順形地形成在溝槽T1-Tm之內表面及凹穴1-p之內表面上。接著，形成第二導電材料403填充溝槽T1-Tm及凹穴1-p並進行至少一平坦化製程如化學機械研磨製程以移除溝槽T1-Tm外多餘的自由層401、選擇性的緩衝層402及第二導電材料403，藉此在基板100各處形成實質上全局平坦的表面。意即，穿隧層301、固定層302、選擇性的AFM層303、選擇性的緩衝層304及第一電極305之經研磨後的上表面以及自由層401、選擇性的緩衝層402及第二導電材料403之經研磨後之上表係與第二介電層200b”之經研磨後的上表面切齊。自由層401可包含鐵磁材料如鈷-鐵-硼(CoFeB)三元材料、鈷-鐵-鉭(CoFeTa)三元材料、鎳-鐵(NiFe)二元材料、鈷(Co)、鈷-鐵(CoFe)二元材料、鈷-鉑(CoPt)二元材料、鈷-鈀(CoPd)二元材料、鐵-鉑(FePt)二元材料、鎳(Ni)、鈷(Co)與鐵(Fe)的合金、或具有低矯頑性與高熱穩定性的任何鐵磁材料。自由層亦可選擇性的以兩層或兩層以上的鐵磁性異質結構(heterostructure)所組成，以增加其熱穩定性。選擇性的緩衝層402可包含非磁性材料如釕(Ru)及/或鉭(Ta) 及/或鈦(Pt)以作為自由層401與第二導電材料403之間的黏著層及/或阻障層。自由層401及選擇性的緩衝層402可藉由化學氣相沉積製程尤其是原子層沉積製程或藉由物理氣相沉積尤其是平面磁控濺射製程或離子束沉積製程所形成。第二導電材料可為積體電路之內連線常用之具有低電阻率的導電材料如摻雜多晶矽、鎢(W)、鋁(Al)、銅(Cu)、上述者的合金、或III-V族元件或記憶體元件之電極常用的導電材料如鉻-金(CrAu)二元材料或鋁-金(AlAu)二元材料。第二導電材料可藉由電鍍製程、真空鍍膜製程、或化學氣相沉積製程所形成。由於欲移除複雜的薄膜堆疊(401-403)，因此可能必須採用多個化學機械研磨製程或具有不同研磨條件的多步驟化學機械研磨製程以達到高產量與均勻移除。 接著參考圖7A及圖11-16，進行至少一異向性蝕刻製程以移除填充於溝槽T1-Tm 中之第二導電材料403以及順形形成在溝槽T1-Tm之側壁上之自由層401與選擇性的緩衝層402但留下位於凹穴1-p(圖7A中僅顯示凹穴1-6)中的第二導電材料403、自由層401與選擇性的緩衝層402。更具體而言，在此階段，留在一個空洞中的第二導電材料403、自由層401與選擇性的緩衝層402已和留在另一個空洞中的第二導電材料403、自由層401與選擇性的緩衝層402彼此實體分離且電性隔離。然而，在相同空洞但不同凹穴如凹穴1與凹穴4中的第二導電材料403、自由層401與選擇性的緩衝層402仍分別為一體的結構。例如，包含凹穴1與凹穴4之空洞中的第二導電材料403為一個矩形環狀的一體結構(未顯示於圖11-16中)。自由層401及選擇性的緩衝層402亦分別如此(未顯示於圖11-16中)。接著，在基板上形成一圖案化遮罩如一圖案化光阻以保護複數凹穴中的第二導電材料403、自由層401與選擇性的緩衝層402並進行至少一蝕刻製程以移除空洞內非凹穴處的第二導電材料403、自由層401與選擇性的緩衝層402。換言之，原本分別為一體結構之每一空洞中的第二導電材料403、自由層401與選擇性的緩衝層402已被區段化而變成離散的部件。結果如圖12、14及16中所示，一個凹穴中的第二導電材料403、自由層401與選擇性的緩衝層402已和另一個凹穴中的第二導電材料403、自由層401與選擇性的緩衝層402電性隔離。留在複數凹穴如凹穴1-p中的第二導電材料403變成了嵌於複數凹穴中的複數第二電極如第二電極4031-403p(圖7A中僅顯示第二電極4031-4036)。值得注意的是，由於圖11-12、圖13-14及圖15-16的不同佈局，分別用於圖11-12、圖13-14及圖15-16的圖案化遮罩的形狀亦可能不同。在圖11-12的實施例中，利用圖案化遮罩來保留與通孔如通孔H1緊密相鄰之部分第二導電材料403、自由層401與選擇性的緩衝層402，但移除通孔之間如通孔H1與H4之間的部分第二導電材料403、自由層401與選擇性的緩衝層402。類似地，圖13-14及圖15-16的實施例中，利用圖案化遮罩來保留與通孔如通孔H1’與H1”緊密相鄰之部分第二導電材料403、自由層401與選擇性的緩衝層402，但移除通孔之間如通孔H1’與H4’之間及通孔H1”與H4”之間的部分第二導電材料403、自由層401與選擇性的緩衝層402。藉此，形成在一個溝槽(一個凹穴)與一個通孔之間的一個MTJ單元可被獨立地接取(讀入、讀取等)。在圖11-12的實施例中，一個溝槽如溝槽T1被6個通孔如通孔H1、H2、H4、H5、H7與H8夾置，因此相同空洞中的第二導電材料403、自由層401與選擇性的緩衝層402的每一者被區段化為6個子部(圖12中僅顯示兩個子部)。類似地，在圖13-14的實施例中，一個溝槽如溝槽T1’被兩個通孔如通孔H1’與H2’夾置，因此相同空洞中的第二導電材料403、自由層401與選擇性的緩衝層402的每一者被區段化為如圖14所示的兩個子部。又類似地，在圖15-16的實施例中，一個溝槽如溝槽T1”被4個通孔如通孔H1”、H2”、H4”與圖16未顯示的另一通孔所圍繞，因此相同空洞中的第二導電材料403、自由層401與選擇性的緩衝層402的每一者被區段化為如圖16所示的4個子部。 接著參考圖8及圖11-16，在溝槽T1-Tm中形成絕緣材料404填充溝槽T1-Tm並填充空洞內無第二導電材料403、自由層401與選擇性的緩衝層402的空間。進行至少一平坦化製程如化學機械研磨製程以移除多餘的絕緣材料404，在基板100各處達到實質上全局平坦的表面。現在完成了根據本發明之第一實施例之包含複數MTJ單元如單元C1-Cp(後面將詳細討論)之3D MTJ陣列。類似地，完成了根據本發明之第一實施例之針對圖13-14及圖15-16之佈局的3D MTJ陣列。為了完成積體電路可進行更進一步的製造製程如形成訊號傳遞及供給電壓用之內連線、形成封裝相關的接合墊與鈍化層等。MTJ單元如單元C1-Cp中的每一者皆包含複數通孔如通孔H1-Hn中之一通孔內的部分穿隧層301、固定層302、選擇性的AFM層303、選擇性的緩衝層304與第一電極305以及嵌於複數凹穴如凹穴1-p中之一凹穴內的部分自由層401與選擇性的緩衝層402及一第二電極。順形形成在複數凹穴如凹穴1-p中之一凹穴之內表面上的部分自由層401係稱為一U形自由層401。類似地，順形形成在複數凹穴如凹穴1-p中之一凹穴之內表面上的部分緩衝層402係稱為一U形緩衝層402。重要的是，為了使一第一介電層內的第二電極如第一介電層200a內的第二電極4033與4036和另一第一介電層內的第二電極如第一介電層200a’內的第二電極4032與4035實體分離且電性隔離，必須要完全移除溝槽如溝槽T1-Tm中尤其是位於複數第二介電層內的第二導電材料403。類似地，為了相同的理由，必須要完全移除溝槽如溝槽T1-Tm中尤其是位於複數第二介電層內的自由層401與選擇性的緩衝層402。從沿著第二介電層200b”之水平位準所取之上視圖11、13與15 可見一般，即缺乏自由層401、選擇性的緩衝層402與第二導電材料403。 現參考圖1、2B、3B、4B、5B、6B、7B與8及圖11-16討論本發明之第二實施例。圖1、2B、3B、4B、5B、6B、7B與8為沿著上視圖11-16之裁切線A-A’裁切所獲得之橫剖面圖，其例示根據本發明第二實施例之3D MTJ陣列的製造方法，其中第二電極係於第一電極之前形成。圖11-12顯示根據本發明之一實施例之圖8中之3D MTJ陣列沿著不同水平位準所取的概略佈局上視圖及剖面圖。圖13-14顯示根據本發明之另一實施例之圖8中之3D MTJ陣列沿著不同水平位準所取的概略佈局上視圖及剖面圖。圖15-16顯示根據本發明之更另一實施例之圖8中之3D MTJ陣列沿著不同水平位準所取的概略佈局上視圖及剖面圖。 首先參考圖1，類似於第一實施例，提供具有主動表面101的基板100，複數雙層200’、(200a、200b)、(200a’、200b’)、(200a”、200b”)係形成於主動表面101上。基板100及複數雙層200’、(200a、200b)、(200a’、200b’)、(200a”、200b”)的細節如其材料與特性請參考第一實施例。類似地，本發明不限於第一介電層與第二介電層的重覆堆疊，本發明尚包含具有至少第一介電層與第二介電層的薄膜堆疊。 接下來參考圖2B及圖11，藉由至少一乾式蝕刻製程尤其是異向性乾式蝕刻製程形成貫穿複數雙層200’、(200a、200b)、(200a’、200b’)、(200a”、200b”)並暴露基板100的複數溝槽T1-Tm(圖11之部分佈局上視圖中僅顯示溝槽T1-T2，圖2B中僅顯示一溝槽T1)。複數溝槽T1-Tm的細節如形狀、尺寸、數目及排列等請參考第一實施例。 接著參考圖3B及圖11，進行至少一等向性蝕刻尤其是濕式蝕刻以經由溝槽T1-Tm (圖3B中僅顯示一溝槽T1)選擇性地移除部分的複數第一介電層(200a、200a’、200a”)。在一較佳實施例中，此濕式蝕刻對於第一介電層能提供高蝕刻率但對於第二介電層(200b、200b’、200b”)僅提供極低的蝕刻率。結果如圖3B中所示，在圍繞溝槽T1-Tm之部分複數第一介電層之區域處形成凹穴1-p (圖3B中僅顯示凹穴1-6)。值得注意的是，相較於藉著裸露(停止於)順形形成在通孔內表面上之穿隧層301之表面的不同區域而形成複數凹穴的第一實施例，在此第二實施例中藉由控制蝕刻製程如使用時間控制模式之蝕刻製程來形成複數凹穴。為了達到經精心設計的佈局如上視圖11、13與15中所示的部分佈局，應仔細控制每一凹穴的水平深度。凹穴1-p的細節如其形狀、尺寸、及排列方式請參考第一實施例及圖11、13與15。 接下來參考圖4B，依序將自由層401及選擇性的緩衝層402順形地形成在溝槽T1-Tm之內表面及凹穴1-p之內表面上。接著，形成第二導電材料403填充溝槽T1-Tm 及凹穴1-p並進行至少一平坦化製程如化學機械研磨製程移除溝槽T1-Tm外多餘的自由層401、選擇性的緩衝層402 與第二導電材料403，藉此在基板100各處達到實質上全局平坦的表面。意即，自由層401、選擇性的緩衝層402與第二導電材料403之研磨後的上表面和第二介電層200b”之研磨後的上表面實質切齊。自由層401、選擇性的緩衝層402與第二導電材料403的細節如其材料、形成方式及特性請參考第一實施例。 接著參考圖5B及圖11-16，進行至少一異向性蝕刻製程以移除填充於溝槽T1-Tm(圖5B中僅顯示溝槽T1)中之第二導電材料403以及順形形成在溝槽T1-Tm之側壁上之自由層401與選擇性的緩衝層402但留下位於複數凹穴如凹穴1-p(圖5B中僅顯示凹穴1-6)中的第二導電材料403、自由層401與選擇性的緩衝層402。接著，在基板上形成一圖案化遮罩如一圖案化光阻以保護複數凹穴中的第二導電材料403、自由層401與選擇性的緩衝層402並進行至少一蝕刻製程以移除空洞內非凹穴處的第二導電材料403、自由層401與選擇性的緩衝層402。因此如圖12、14與16中所示，一凹穴中的第二導電材料403、自由層401及選擇性的緩衝層402 係與另一凹穴中的導電材料403、自由層401及選擇性的緩衝層402實體分離且電性隔離。換言之，每一空洞中的第二導電材料403、自由層401及選擇性的緩衝層402係根據凹穴的預定位置而受到區段化。針對圖11-12、圖13-14及圖15-16之不同佈局之凹穴排列及材料區段化的細節請參考第一實施例。 接下來參考圖6B及圖11-16，在溝槽T1-Tm中形成絕緣材料404填充溝槽T1-Tm並填充空洞內無第二導電材料403、自由層401與選擇性的緩衝層402的空間。進行至少一平坦化製程如化學機械研磨製程以移除多餘的絕緣材料404，以在整個基板100上達成實質上的全局平坦的表面。 接下來參考圖7B及圖11-16，藉由至少一乾式蝕刻製程尤其是異向性乾式蝕刻製程形成貫穿複數雙層200’、(200a、200b)、(200a’、200b’)、(200a”、200b”)並暴露基板100的複數通孔H1-Hn (圖11的部分佈局上視圖中僅顯示通孔H1-H9，圖7B的部分橫剖面圖中僅顯示通孔H1與H2)。應瞭解，所形成之複數通孔H1-Hn與複數凹穴相鄰而裸露順形形成在複數凹穴之垂直側壁上之自由層401之表面的複數區域。這可藉著精準的微影對準及/或形成複數通孔H1-Hn後對複數通孔H1-Hn額外進行擴大而達到。通孔H1-Hn的幾何特徵請參考第一實施例。複數通孔相對於複數溝槽之配置及通孔H1-Hn的細節請參考第一實施例及圖11-12、圖13-14及圖15-16之佈局說明。 接著參考圖8及圖11-16，依序將穿隧層301、固定層302、選擇性的反鐵磁層(AFM層)303及選擇性的緩衝層304順形地形成在通孔H1-Hn的內表面上。接下來，形成第一導電材料填充通孔H1-Hn並進行至少一平坦化製程如化學機械研磨製程移除通孔H1- Hn外多餘的穿隧層301、固定層302、選擇性的AFM層303、選擇性的緩衝層304、及第一導電材料，藉此在基板100各處達到實質上全局平坦的表面並形成填充於通孔H1- Hn中的複數圖案化第一電極305。至此已完成根據本發明之第二實施例之包含複數MTJ單元如MTJ單元C1-Cp(後續將詳細討論)的3D MTJ陣列。類似地，完成根據本發明之第二實施例之具有圖13-14及圖15-16之佈局之複數MTJ單元的3D MTJ陣列。為了完成積體電路可進行更進一步的製造製程如形成訊號傳遞及供給電壓用之內連線、形成封裝相關的接合墊與鈍化層等。穿隧層301、固定層302、選擇性AFM層303、選擇性的緩衝層304、及第一導電材料的細節如其材料與特性請參考第一實施例。 本發明之包含複數MTJ單元如單元C1-Cp之3D MTJ陣列可依本發明之第一實施例(通孔如通孔H1-Hn係於溝槽如溝槽T1-Tm之前形成)或本發明之第二實施例(通孔係於溝槽之後形成)製造。對於第一及第二實施例而言，順形形成於通孔內表面上的穿隧層301必須和順形形成在凹穴內表面上的自由層401實體接觸，其中凹穴係自對應至該通孔的溝槽(通常與該通孔緊密相鄰)的內表面突伸。為了確保穿隧層301與自由層401之間的實體接觸，在第一實施例中利用穿隧層301作為蝕刻停止層並採用適當程度的過蝕刻來蝕刻形成凹穴。又，雖然圖11-12、圖13-14與圖15-16顯示不同佈局之上視圖，但此些上視圖沿著裁切線A-A’所取之橫剖面圖皆相同且可依第一及第二實施例製造完成。 現在參考第一實施例、第二實施例及圖9討論本發明之第三實施例。圖9為根據本發明第三實施例之3D MTJ陣列之製造方法所形成之另一3D MTJ陣列的橫剖面圖，在此方法中穿隧層係形成於溝槽中而非形成在通孔中。 首先，參考第一實施例(圖1、2A、3A、4A、5A、6A、7A)討論第三實施例。現在參考圖1與9，提供具有主動表面101的基板100，複數雙層200’、(200a、200b)、(200a’、200b’)、(200a”、200b”)係形成於主動表面101上。接著參考圖2A、9及11-16，藉由至少一乾式蝕刻製程形成貫穿複數雙層200’、(200a、200b)、(200a’、200b’)、(200a”、200b”)並暴露基板100的複數通孔H1-Hn (圖2A及9之部分橫剖面圖中僅顯示通孔H1與H2，圖11-16提供更多佈局細節)。接著參考圖3A及9，依序將固定層302、選擇性的反鐵磁層(AFM層)303及選擇性的緩衝層304順形地形成在通孔H1-Hn的內表面上，並形成第一導電材料填充通孔H1-Hn。進行至少一平坦化製程如化學機械研磨製程移除通孔H1- Hn外多餘的固定層302、選擇性的AFM層303、選擇性的緩衝層304與第一導電材料，藉此在基板100各處達到實質上全局平坦的表面並形成填充於通孔H1- Hn 中的複數圖案化第一電極305。值得注意的是，在此階段，第一實施例(圖3A)與第三實施例(圖9)之間的主要差異在於是否形成穿隧層301。在第一實施例中穿隧層301係形成於通孔H1-Hn中，但在此第三實施例中通孔H1-Hn中並無穿隧層301。接著參考圖4A、9及11-16，藉由至少一乾式蝕刻製程在複數通孔旁形成貫穿複數雙層200’、(200a、200b)、(200a’、200b’)、(200a”、200b”)並暴露基板100的複數溝槽T1-Tm(圖4A與9中僅顯示一溝槽T1，圖11-16提供更多佈局細節)。接下來參考圖5A、9及11-16，進行至少一等向性蝕刻尤其是濕式蝕刻以經由溝槽T1-Tm選擇性地移除部分的複數第一介電層(200a、200a’、200a”)，藉此在圍繞溝槽T1-Tm之部分複數第一介電層之區域處形成凹穴1-p (圖5A及9中僅顯示凹穴1-6)。接著參考圖6A及9，依序將穿隧層301、自由層401及選擇性的緩衝層402順形地形成在溝槽T1-Tm之內表面及凹穴1-p之內表面上。然後形成第二導電材料403填充溝槽T1-Tm及凹穴1-p並進行至少一平坦化製程如化學機械研磨製程以移除溝槽T1-Tm外多餘的穿隧層301、自由層401、選擇性的緩衝層402及第二導電材料403，藉此在基板100各處達到實質上全局平坦的表面。值得注意的是，在此階段，第一實施例(圖6A)與第三實施例(圖9)之間的主要差異在於是否形成穿隧層301。在第一實施例中穿隧層301並非形成於溝槽T1-Tm中，但在第三實施例中穿隧層301係形成於溝槽T1-Tm。接下來參考圖7A、9及11-16，進行至少一異向性蝕刻製程以移除填充於溝槽T1-Tm 中之第二導電材料403以及順形形成在溝槽T1-Tm 之側壁上之穿隧層301、自由層401與選擇性的緩衝層402但留下位於凹穴1-p(圖7A中僅顯示凹穴1-6)中的第二導電材料403、穿隧層301、自由層401與選擇性的緩衝層402。由於穿隧層301係由至少一絕緣材料所構成，在此階段可選擇性地移除穿隧層301。意即，穿隧層301可留在溝槽T1-Tm的側壁上(未顯示)。接著在基板上形成一圖案化遮罩如一圖案化光阻以保護複數凹穴中的第二導電材料403、穿隧層301、自由層401與選擇性的緩衝層402並進行至少一蝕刻製程以移除空洞內非凹穴處的第二導電材料403、穿隧層301、自由層401與選擇性的緩衝層402。接著參考圖9及11-16，在溝槽T1-Tm中形成絕緣材料404填充溝槽T1-Tm並填充空洞內無第二導電材料403、穿隧層301、自由層401與選擇性的緩衝層402的空間。進行至少一平坦化製程如化學機械研磨製程以移除多餘的絕緣材料404，在基板100各處達到實質上全局平坦的表面。現在完成了根據本發明之第三實施例之包含複數MTJ單元如圖9中所示之單元C1*-Cp*的3D MTJ陣列。除了形成穿隧層301與移除穿隧層301之外，參考第一實施例所討論的所有細節皆可應用至此第三實施例。由於對穿隧層301所作的改變，每一MTJ單元如圖9中所示之C1*-Cp*將具有U形穿隧層301。 類似地，根據本發明第三實施例之包含複數MTJ單元如圖9中所示之C1*-Cp*的3D MTJ陣列亦可依第二實施例(圖1、2B、3B、4B、5B、6B、7B)之方法製造。第三實施例(圖9)與第二實施例之間的差異亦在於形成穿隧層301與移除穿隧層301。具體而言，為了製造第三實施例之結構，可對第二實施例進行下列修改：在圖4B之階段，在自由層401與選擇性的緩衝層402之前形成穿隧層301使穿隧層301順形形成在溝槽T1-Tm之內表面及凹穴1-p之內表面上，然後對已形成的穿隧層301、自由層401、選擇性的緩衝層402及第二導電材料403進行平坦化；在圖5B之階段，可移除溝槽T1-Tm之側壁上的穿隧層301或可將穿隧層301留在溝槽T1-Tm之側壁上，並且移除在空洞中未受到圖案化遮罩保護之穿隧層301；及在圖9階段，不在通孔H1-Hn中形成穿隧層301。除了形成穿隧層301與移除穿隧層301之外，參考第一或第二實施例所討論的所有細節皆可應用至此第三實施例。 現在將參考圖8、10及10-16討論根據本發明一實施例之MTJ單元及包含複數MTJ單元的3D MTJ陣列。圖8為根據本發明之一實施例之一3D MTJ陣列的橫剖面圖。圖10為根據本發明之一實施例之圖8所示之3D MTJ陣列的一MTJ單元的概略橫剖面圖。圖11-16顯示根據本發明之不同實施例之圖8中之3D MTJ陣列沿著不同水平位準所取的佈局上視圖。 參考圖8及11-16，提供單晶半導體材料基板100如單晶矽基板。在不同的實施例中，基板100可以是絕緣層上覆矽(SOI)基板，或是在積體電路製造過程中任何階段期間的半完成晶圓。基板100具有主動表面101如其上形成有各種主動元件及/或被動元件的前表面，主動表面101沿著水平方向延伸。基板100通常可具有200 mm、300 mm、450 mm、或更大的直徑或寬度。然而本發明並不限於此。基板100可具有非上述的任何形狀、材料、及/或尺寸。複數雙層200’、(200a、200b)、(200a、200b’)、(200a”、200b”)係設置於主動表面101上。複數雙層200’、(200a、200b)、(200a’、200b’)、(200a”、200b”)的細節如其材料及特性請參考第一與第二實施例。本發明之3D MTJ陣列係設置於複數雙層200’、(200a、200b)、(200a’、200b’)、(200a”、200b”)內。本發明之3D MTJ陣列包含順形地形成在通孔H1-Hn(圖7中僅顯示兩個通孔H1與H2，圖9中僅顯示8個通孔H1-H8，圖11中僅顯示9個通孔H1’-H9’)之一通孔之內表面上之一穿隧層301的一部分、一固定層302的一部分、一選擇性的AFM層303的一部分、與一選擇性的緩衝層304的一部分以及填充於通孔H1-Hn之一通孔內之一第一電極305的一部分。由於前述所討論之通孔H1-Hn的形狀與位向，每一個第一電極305在上視圖中可具有矩形形狀且沿著實質上垂直於基板100之主動表面101的軸向方向延伸。由於有n個通孔，因此有n個第一電極。穿隧層301、固定層302、選擇性的AFM層303、選擇性的緩衝層304及第一電極305的細節如其材料、形成方式及特性等請參考第一與第二實施例。 參考圖8，本發明之3D MTJ陣列更包含順形地形成在凹穴1-p之一凹穴之內表面上的一U形自由層401與一U形選擇性的緩衝層402以及嵌於凹穴1-p之一凹穴中的一第二電極如第二電極4031(圖8中僅顯示6個凹穴)。如前所討論，凹穴1-p係藉著經由複數溝槽移除部分第一介電層200a、200a’、200a”所形成，因此複數第一介電層內的凹穴1-p係自對應的溝槽朝向對應的通孔突伸且位於不同水平位準處的凹穴係藉由第二介電層200b、200b’、200b”垂直分離。 因此，嵌於凹穴1-p中的複數第二電極係設置於複數第一介電層內且位於不同水平位準處的第二電極藉由複數第二介電層而彼此垂直分離。 又，如前所討論且由圖8 及圖12、14 與16更可見，每一空洞中之第二導電材料403、自由層401及選擇性的緩衝層402係依凹穴的預定位置(一凹穴係成於一溝槽與一通孔之間)而被區段化。因此，一凹穴中的第二導電材料403、自由層401及選擇性的緩衝層402係與另一凹穴中的導電材料403、自由層401及選擇性的緩衝層402實體分離且電性隔離。如前面參考第一實施例所解釋，複數凹穴及複數第二電極的數目係取決於複數通孔及複數溝槽的佈局。 參考圖8，第一電極305的第一部分、一第二電極如嵌於凹穴1中之第二電極4031、穿隧層301的第一部分、固定層302的第一部分、及夾置於第一電極305的第一部分與第二電極之間的一U形自由層401構成一MTJ單元如圖8中所示之MTJ單元C1；第一電極305的第二部分、一第二電極如嵌於凹穴2中之第二電極4032、穿隧層301的第二部分、固定層302的第二部分、及夾置於第一電極305的第一部分與第二電極之間的一U形自由層401構成一MTJ單元如圖8中所示之MTJ單元C2；圖8中所示之其他MTJ單元C3-C6則依此類推。本發明之3D MTJ陣列包含複數MJT 單元如圖8中所示之單元C1-C6，複數MJT 單元的配置方式不只水平地橫跨基板100亦沿著第一電極305垂直堆疊。一般而言，每一第一電極305可被獨立地電接取(讀取、寫入、施加電壓、汲取電流等)，每一第二電極如第二電極4031可被獨立地電接取或圍繞/鄰近相同溝槽的複數第二電極可被共同電接取例如第二電極4034與位在相同第一介電層中的另一第二電極可被共同電接取。在任一上述情況中，電選擇一第一電極如溝槽T1中的第一電極305以及一第二電極如嵌於凹穴1中的第二電極4031可電接取一MTJ單元如MTJ單元C1。是以，經由讀取或寫入操作，吾人可讀取或寫入本發明之3D MTJ陣列的一MTJ單元。或者，可獨立電接取根據本發明之一實施例之一MTJ單元內的任何導電或半導體層或共同接取多個MTJ單元內的任何導電或半導體層，藉此使本發明之MTJ單元成為一多端元件(multi-terminal device)如三端元件(three-terminal device)。上述及下列針對MTJ單元及陣列所解釋的操作原理亦適用於圖9中所示的3D MTJ陣列。 參考圖10，其提供本發明之一簡化的MTJ單元C1以解釋各種類型的MTJ單元及其可能的操作模式。簡化的MTJ單元C1包含：一第一電極305，具有沿著實質上垂直於基板100之主動表面101的方向延伸的一軸向(基板100及主動表面101並未顯示於圖10中)；嵌於一U形自由層401(因此亦嵌於對應的凹穴1)中的一第二電極4031；一固定層302；一穿隧層301；及夾置於該第一電極305與該第二電極4031之間的該U形自由層401。U形自由層401具有實質上垂直於基板100之主動表面101的一垂直部(圖10中標有箭頭的部分)。當固定層302及U形自由層401之垂直部的磁化方向係如圖10中的箭頭所示沿著固定層302及U形自由層401之垂直部的厚度方向(即實質上垂直於第一電極305的軸向且平行於主動表面101)時，簡化的MTJ單元C1之固定層302及U形自由層401的垂直部具有面外磁化(out-of-plane magnetization)。或者，簡化的MTJ單元C1之固定層302及U形自由層401的垂直部具有面內磁化(in-plane magnetization)。在面內磁化的情況中，固定層302及U形自由層401之垂直部的磁化方向係垂直於固定層302及U形自由層401之厚度方向(即實質上平行於第一電極305的軸向且垂直於主動表面101)。應注意，在本發明的MTJ單元中矩形第二電極4031的長邊側應處於實質上垂直於主動表面101的方向，使得U形自由層401的垂直部與穿隧層301能有較大的接觸面積，故整個U形自由層401的磁化方向係由與穿隧層301接觸的部分(即垂直部)所支配。無論是面外磁化或面內磁化型的MTJ單元C1，MTJ單元C1皆可具有兩個可能的狀態：固定層302及U形自由層401之垂直部的磁化方向相同(以圖10中所示的面外磁化型為例，當固定層302及U形自由層401之垂直部的磁化方向皆指向例如左側時)時的狀態，此狀態被稱為平行態(parallel state)；或固定層302及U形自由層401之垂直部的磁化方向相反(以圖10中所示的面外磁化型為例，當固定層302及U形自由層401之垂直部的磁化方向一左一右時)時的狀態，此狀態被稱為反平行態(antiparallel state)。上述兩種狀態中的一者會導致較低的電阻值而兩種狀態中的另一者會導致明顯較高的電阻值。經由第一電極305與第二電極401施加電流可讀出MTJ單元C1的狀態。意即，藉著對一第一電極與一對應的第二電極施加電流可獨立分別讀取本發明之3D MTJ陣列的每一MTJ單元。 為了達到上述的兩種狀態，可選擇不同的磁切換機制。傳統上，第一種機制使電流通過第二電極4031而產生一外加磁場以改變自由層401(U形自由層401之垂直部)的磁化方向。固定層302通常具有較高的切換場，因此外加磁場無法輕易地改變其磁化方向而使得其磁化方向總是指向相同方向。另一方面，自由層401具有較小的切換場，因此取決於外加磁場，自由層401的磁化方向能自由指向和固定層302之磁化方向相同的方向或和固定層302之磁化方向相反的方向。第二種機制使相反方向的電流通過第一電極305與第二電極4031，藉由自旋翻轉力矩(Spin Torque Transfer, STT)效應而改變自由層401(U形自由層401之垂直部)的磁化方向。或者，可在第一電極305與第二電極4031之間施加正電壓或負電壓，藉由電壓控制之磁異向性(Voltage-Controlled Magnetic Anisotropy, VCMA)方法改變自由層401(U形自由層401之垂直部)的磁化方向。或者，可使電流通過第二電極4031，藉由自旋翻轉力矩(Spin Transfer Torque, STT) 或自旋軌道力矩(Spin-Orbit Torque, SOT)效應或自旋霍爾效應(Spin-Hall Effect, SHE)或拉希巴效應(Rashba Effect)改變自由層401(U形自由層401之垂直部)的磁化方向。亦可採用其他效應如巨旋霍爾效應(giant spin Hall effect, GSHE)。 本發明之穿隧層、自由層、固定層、反鐵磁層、緩衝層中的每一者不限於單一材料的均質單層結構；只要能達到如其名稱所指的功能，上述的每一層可以多種材料之疊層、或相同材料但不同組成比例的疊層、或相同材料但組成比例變異的單層實施。 本發明之MTJ單元的第一電極及第二電極(及其他電終端，若存在其他電終端)最後可電連接字元線及位元線(及其他適合的操作電壓或元件)。因此，本發明之3-D MTJ陣列、適當連線系統與適當電路設計的整合方案可應用至各種組態的磁性隨機存取記憶體(MRAM)，此些組態可包含但不限於一電晶體搭配一MTJ (1T1M)的組態、一電晶體搭配兩 MTJ (1T2M)的組態等。採取本發明之3-D MTJ陣列的MRAM可受惠於本發明之垂直單元堆疊及緊密通孔與溝槽佈局的好處，在較小的晶片尺寸中達到較高的儲存密度。其亦可和各種不同功能的邏輯如AND、OR、NOR、NAND等組合，應用至數位或類比電路。 簡化的MTJ單元C1顯示一個MTJ單元的基本結構。然而，本發明之MTJ單元可採用能達到磁穿隧效應的各種薄膜堆疊。例如，可將額外的膜層如晶種層及/或阻障層添加至薄膜堆疊中。例如，自由層401可被兩層由間隔層所分隔的鐵電層所取代。例如，固定層302可單獨存在而毋需選擇性AFM層303的協助。本發明藉著使MTJ單元沿著實質上垂直於基板表面的方向垂直堆疊及有利的溝槽-通孔佈局設計，能提供高密度的3D MTJ陣列。 雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧基板
101‧‧‧主動表面
200、200’‧‧‧雙層
200a、200a’、200a”‧‧‧第一介電層
200b、200b’、200”‧‧‧第二介電層
301‧‧‧穿隧層
302‧‧‧固定層
303‧‧‧反鐵磁層(AFM層)
304‧‧‧緩衝層
305‧‧‧第一電極
401‧‧‧自由層
402‧‧‧緩衝層
403‧‧‧第二導電材料
4031-403p、4031-4036‧‧‧第二電極
404‧‧‧絕緣材料
C1-Cp、C1*-Cp*‧‧‧MTJ單元
H1-Hn、H1-H9、H1’-H9’、H1’-Hr’、H1”-H8”、H1”-Hy”‧‧‧通孔
T1-Tm、T1-T2、T1’-T6’、T1’-Tq’、T1”-T7”、T1”-Tx”‧‧‧溝槽
圖1、2A、3A、4A、5A、6A、7A及8為沿著上視圖11-16之裁切線A-A’裁切所獲得之橫剖面圖，其例示根據本發明第一實施例之三維磁穿隧接面陣列(3D MTJ陣列)的製造方法，其中第一電極係於第二電極之前形成。 圖1、2B、3B、4B、5B、6B、7B及8為沿著上視圖11-16之裁切線A-A’裁切所獲得之橫剖面圖，其例示根據本發明第二實施例之3D MTJ陣列的製造方法，其中第一電極係於第二電極之後形成。 圖8為根據本發明一實施例之一3D MTJ陣列的橫剖面圖。 圖9為根據本發明之第三實施例之3D MTJ陣列製造方法所製造之3D MTJ 陣列的橫剖面圖，其中穿隧層係形成於複數溝槽中而非形成於複數通孔中。 圖10顯示根據本發明之一實施例之圖8中之3D MTJ陣列的一磁穿隧接面單元(MTJ單元)的概略橫剖面圖。 圖11-12顯示根據本發明之一實施例之圖8中之3D MTJ陣列沿著不同水平位準所取的概略佈局上視圖及剖面圖。 圖13-14顯示根據本發明之另一實施例之圖8中之3D MTJ陣列沿著不同水平位準所取的概略佈局上視圖及剖面圖。 圖15-16顯示根據本發明之更另一實施例之圖8中之3D MTJ陣列沿著不同水平位準所取的概略佈局上視圖及剖面圖。
100‧‧‧基板
101‧‧‧主動表面
200、200’‧‧‧雙層
200a、200a’、200a”‧‧‧第一介電層
200b、200b’、200”‧‧‧第二介電層
301‧‧‧穿隧層
302‧‧‧固定層
303‧‧‧反鐵磁層(AFM層)
304‧‧‧緩衝層
305‧‧‧第一電極
401‧‧‧自由層
402‧‧‧緩衝層
403‧‧‧第二導電材料
4031-4036‧‧‧第二電極
404‧‧‧絕緣材料
C1-Cp‧‧‧MTJ單元

Claims (21)

  1. 一種電子裝置，包含： 一第一電極，具有沿著實質上垂直於一基板之一主動表面的一方向延伸的一軸向； 一固定層、一U形自由層、及夾置於該固定層與該U形自由層之間的一穿隧層；及 一第二電極，嵌於該U形自由層中， 其中該固定層、該穿隧層、及該U形自由層係設於該第一電極與該第二電極之間並構成一磁穿隧接面。
  2. 如申請專利範圍第1項之電子裝置，其中該磁穿隧接面具有一可變狀態，該可變狀態可獨立地且分離地藉由一磁化切換機制改變。
  3. 如申請專利範圍第1項之電子裝置，更包含： 一通孔，位於該基板上，該固定層係順形地設置於該通孔的一內表面上且該第一電極填滿該通孔。
  4. 如申請專利範圍第3項之電子裝置，更包含： 一溝槽，實質上垂直該主動表面；及 一凹穴，沿著一水平位準自該溝槽突伸，該U形自由層係順形地設置於該凹穴的一內表面上且該第二電極係嵌於該U形自由層中。
  5. 如申請專利範圍第4項之電子裝置，更包含： 一另一凹穴，沿著一另一水平位準自該溝槽突伸，該另一水平位準係不同於該水平位準； 一另一U形自由層，係順形地設置於該另一凹穴的一內表面上；及 一另一第二電極，係嵌於該另一U形自由層中， 其中該固定層、該穿隧層、該U形自由層、及該另一U形自由層構成垂直堆疊之複數磁穿隧接面。
  6. 如申請專利範圍第5項之電子裝置，其中該複數磁穿隧接面中的每一者具有一可變狀態，經由該第一電極與一對應的第二電極施加一電流可獨立地且分離地改變該可變狀態。
  7. 如申請專利範圍第4項之電子裝置，更包含： 一另一通孔，位於該基板上， 其中以上視圖觀之該通孔與該另一通孔係設置於該溝槽的相對兩側。
  8. 如申請專利範圍第1項之電子裝置，更包含： 一反鐵磁層與一緩衝層，係設置於該固定層與該第一電極之間。
  9. 一種電子裝置，包含： 一第一電極，具有沿著實質上垂直於一基板之一主動表面的一方向延伸的一軸向； 一固定層、一U形自由層、及夾置於該固定層與該U形自由層之間的一U形穿隧層；及 一第二電極，嵌於該U形自由層中， 其中該固定層、該U形穿隧層、及該U形自由層係設於該第一電極與該第二電極之間並構成一磁穿隧接面。
  10. 如申請專利範圍第9項之電子裝置，其中該磁穿隧接面具有一可變狀態，該可變狀態可獨立地且分離地藉由一磁化切換機制改變。
  11. 如申請專利範圍第9項之電子裝置，更包含： 一通孔，位於該基板上，該固定層係順形地設置於該通孔的一內表面上且該第一電極填滿該通孔。
  12. 如申請專利範圍第11項之電子裝置，更包含： 一溝槽，實質上垂直該主動表面；及 一凹穴，沿著一水平位準自該溝槽突伸，該U形穿隧層與該U形自由層係順形地設置於該凹穴的一內表面上且該第二電極係嵌於該U形自由層中。
  13. 如申請專利範圍第12項之電子裝置，更包含： 一另一凹穴，沿著一另一水平位準自該溝槽突伸，該另一水平位準係不同於該水平位準； 一另一U形穿隧層與一另一U形自由層，係順形地設置於該另一凹穴的一內表面上；及 一另一第二電極，係嵌於該另一U形自由層中， 其中該固定層、該U形穿隧層、該U形自由層、該另一U形穿隧層、及該另一U形自由層構成垂直堆疊之複數磁穿隧接面。
  14. 如申請專利範圍第13項之電子裝置，其中該複數磁穿隧接面中的每一者具有一可變狀態，經由該第一電極與一對應的第二電極施加一電流可獨立地且分離地改變該可變狀態。
  15. 如申請專利範圍第13項之電子裝置，更包含： 一另一通孔，位於該基板上， 其中以上視圖觀之該通孔與該另一通孔係設置於該溝槽的相對兩側。
  16. 如申請專利範圍第9項之電子裝置，更包含： 一反鐵磁層與一緩衝層，係設置於該固定層與該第一電極之間。
  17. 一種三維磁穿隧接面陣列，包含： 一第一電極，具有沿著實質上垂直於一基板之一主動表面的一方向延伸的一軸向； 一固定層之一第一部分、一第一自由層、夾置於該固定層之該第一部分與該第一自由層之間的一穿隧層之一第一部分、及一第二電極之一第一部分，其中該固定層之該第一部分、該穿隧層之該第一部分、及該第一自由層係設置於該第一電極與該第二電極之該第一部分之間並構成一第一磁穿隧接面； 該固定層之一第二部分、一第二自由層、夾置於該固定層之該第二部分與該第二自由層之間的該穿隧層之一第二部分、及該第二電極之一第二部分，其中該固定層之該第二部分、該穿隧層之該第二部分、及該第二自由層係設置於該第一電極與該第二電極之該第二部分之間並構成一第二磁穿隧接面， 其中該第一磁穿隧接面與該第二磁穿隧接面係沿著該第一電極垂直堆疊。
  18. 如申請專利範圍第17項之三維磁穿隧接面陣列，其中該第一與該第二磁穿隧接面中的每一者具有一可變狀態，經由該第一電極與一對應的第二電極施加一電流可獨立地且分離地改變該可變狀態。
  19. 如申請專利範圍第17項之三維磁穿隧接面陣列，其中該第一自由層與該第二自由層為U形，該第二電極之該第一部分與該第二電極之該第二部分係分別嵌於該 U形第一自由層與該U形第二自由層中。
  20. 如申請專利範圍第17項之三維磁穿隧接面陣列，更包含： 一通孔，位於該基板上，其中該固定層與該穿隧層係順形地設置於該通孔的一內表面上且該第一電極係填滿該通孔。
  21. 如申請專利範圍第17項之三維磁穿隧接面陣列，更包含： 一溝槽，係位於該基板上；及 一第一凹穴與一第二凹穴，沿著不同水平位準自該溝槽突伸， 其中該第一自由層為U形且係順形地設置於該第一凹穴的一內表面上， 其中該第二自由層為U形且係順形地設置於該第二凹穴的一內表面上。
TW105128207A 2015-09-07 2016-09-01 磁穿隧接面及三維磁穿隧接面陣列 TWI593147B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US14/846,960 US9525126B1 (en) 2015-09-07 2015-09-07 Magnetic tunnel junction and 3-D magnetic tunnel junction array

Publications (2)

Publication Number Publication Date
TW201712906A true TW201712906A (zh) 2017-04-01
TWI593147B TWI593147B (zh) 2017-07-21

Family

ID=57538701

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105128207A TWI593147B (zh) 2015-09-07 2016-09-01 磁穿隧接面及三維磁穿隧接面陣列

Country Status (3)

Country Link
US (2) US9525126B1 (zh)
CN (1) CN106505146B (zh)
TW (1) TWI593147B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI747369B (zh) * 2019-07-09 2021-11-21 美商森恩萊斯記憶體公司 水平反或閘記憶體串之三維陣列製程
US11450686B2 (en) 2020-06-29 2022-09-20 Taiwan Semiconductor Manufacturing Co., Ltd. High density 3D FERAM
TWI820481B (zh) * 2021-04-30 2023-11-01 台灣積體電路製造股份有限公司 記憶體裝置及其操作方法及其形成方法
US11917821B2 (en) 2019-07-09 2024-02-27 Sunrise Memory Corporation Process for a 3-dimensional array of horizontal nor-type memory strings

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108010547B (zh) * 2016-10-31 2021-03-16 中芯国际集成电路制造(上海)有限公司 磁性随机存储器及其制造方法
CN108666339B (zh) * 2017-03-28 2020-11-13 中芯国际集成电路制造(上海)有限公司 磁性随机存储器及其存储单元的制造方法
EP3695405A1 (en) * 2017-10-13 2020-08-19 Everspin Technologies, Inc. Perpendicular magnetic memory using spin-orbit torque
US10693056B2 (en) * 2017-12-28 2020-06-23 Spin Memory, Inc. Three-dimensional (3D) magnetic memory device comprising a magnetic tunnel junction (MTJ) having a metallic buffer layer
US10326073B1 (en) * 2017-12-29 2019-06-18 Spin Memory, Inc. Spin hall effect (SHE) assisted three-dimensional spin transfer torque magnetic random access memory (STT-MRAM)
US10541268B2 (en) 2017-12-28 2020-01-21 Spin Memory, Inc. Three-dimensional magnetic memory devices
US10424357B2 (en) 2017-12-29 2019-09-24 Spin Memory, Inc. Magnetic tunnel junction (MTJ) memory device having a composite free magnetic layer
US10803916B2 (en) 2017-12-29 2020-10-13 Spin Memory, Inc. Methods and systems for writing to magnetic memory devices utilizing alternating current
US10403343B2 (en) 2017-12-29 2019-09-03 Spin Memory, Inc. Systems and methods utilizing serial configurations of magnetic memory devices
US10347308B1 (en) 2017-12-29 2019-07-09 Spin Memory, Inc. Systems and methods utilizing parallel configurations of magnetic memory devices
US10770510B2 (en) 2018-01-08 2020-09-08 Spin Memory, Inc. Dual threshold voltage devices having a first transistor and a second transistor
US10319424B1 (en) 2018-01-08 2019-06-11 Spin Memory, Inc. Adjustable current selectors
US10192789B1 (en) 2018-01-08 2019-01-29 Spin Transfer Technologies Methods of fabricating dual threshold voltage devices
EP3738149A1 (en) 2018-01-12 2020-11-18 Everspin Technologies, Inc. Magnetoresistive stacks and methods therefor
US11107974B2 (en) * 2018-03-23 2021-08-31 Spin Memory, Inc. Magnetic tunnel junction devices including a free magnetic trench layer and a planar reference magnetic layer
US11751484B2 (en) * 2018-03-23 2023-09-05 Integrated Silicon Solution, (Cayman) Inc. Magnetic tunnel junction devices including a free magnetic trench layer and a planar reference magnetic laver
US20190296228A1 (en) * 2018-03-23 2019-09-26 Spin Transfer Technologies, Inc. Three-Dimensional Arrays with Magnetic Tunnel Junction Devices Including an Annular Free Magnetic Layer and a Planar Reference Magnetic Layer
US11751481B2 (en) * 2018-03-23 2023-09-05 Integrated Silicon Solution, (Cayman) Inc. Methods of manufacturing three-dimensional arrays with MTJ devices including a free magnetic trench layer and a planar reference magnetic layer
US11107978B2 (en) * 2018-03-23 2021-08-31 Spin Memory, Inc. Methods of manufacturing three-dimensional arrays with MTJ devices including a free magnetic trench layer and a planar reference magnetic layer
US10878870B2 (en) 2018-09-28 2020-12-29 Spin Memory, Inc. Defect propagation structure and mechanism for magnetic memory
US10692556B2 (en) 2018-09-28 2020-06-23 Spin Memory, Inc. Defect injection structure and mechanism for magnetic memory
JP6970076B2 (ja) * 2018-11-16 2021-11-24 株式会社東芝 磁気記憶装置
JP2021145025A (ja) * 2020-03-11 2021-09-24 キオクシア株式会社 磁気記憶装置及び磁気記憶装置の製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6737283B2 (en) * 2002-08-29 2004-05-18 Micron Technology, Inc. Method to isolate device layer edges through mechanical spacing
US8634231B2 (en) * 2009-08-24 2014-01-21 Qualcomm Incorporated Magnetic tunnel junction structure
US9368716B2 (en) * 2009-02-02 2016-06-14 Qualcomm Incorporated Magnetic tunnel junction (MTJ) storage element and spin transfer torque magnetoresistive random access memory (STT-MRAM) cells having an MTJ
CN102487118B (zh) * 2010-12-05 2014-04-30 北京德锐磁星科技有限公司 一种磁性生物传感器及其制备方法
KR101881931B1 (ko) * 2011-12-05 2018-07-27 삼성전자주식회사 3차원 구조의 자유 자성층을 포함하는 자기 메모리 소자
US9178136B2 (en) * 2012-08-16 2015-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Magnetoresistive random access memory cell and fabricating the same
US9601544B2 (en) * 2013-07-16 2017-03-21 Imec Three-dimensional magnetic memory element
KR102008365B1 (ko) * 2014-02-03 2019-08-07 에스케이하이닉스 주식회사 전자 장치
US9412935B1 (en) * 2015-09-07 2016-08-09 Yeu-Chung LIN Method for fabricating magnetic tunnel junction and 3-D magnetic tunnel junction array

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI747369B (zh) * 2019-07-09 2021-11-21 美商森恩萊斯記憶體公司 水平反或閘記憶體串之三維陣列製程
US11217600B2 (en) 2019-07-09 2022-01-04 Sunrise Memory Corporation Process for a 3-dimensional array of horizontal NOR-type memory strings
CN114026676A (zh) * 2019-07-09 2022-02-08 日升存储公司 水平反或型存储器串的三维阵列制程
CN114026676B (zh) * 2019-07-09 2023-05-26 日升存储公司 水平反或型存储器串的三维阵列制程
US11917821B2 (en) 2019-07-09 2024-02-27 Sunrise Memory Corporation Process for a 3-dimensional array of horizontal nor-type memory strings
US11450686B2 (en) 2020-06-29 2022-09-20 Taiwan Semiconductor Manufacturing Co., Ltd. High density 3D FERAM
TWI781531B (zh) * 2020-06-29 2022-10-21 台灣積體電路製造股份有限公司 三維鐵電隨機存取記憶體與半導體裝置
TWI820481B (zh) * 2021-04-30 2023-11-01 台灣積體電路製造股份有限公司 記憶體裝置及其操作方法及其形成方法

Also Published As

Publication number Publication date
US9721990B2 (en) 2017-08-01
CN106505146B (zh) 2020-01-14
TWI593147B (zh) 2017-07-21
US20170069685A1 (en) 2017-03-09
US9525126B1 (en) 2016-12-20
CN106505146A (zh) 2017-03-15

Similar Documents

Publication Publication Date Title
TWI593147B (zh) 磁穿隧接面及三維磁穿隧接面陣列
CN110875352B (zh) 集成电路、mram单元和用于制造存储器件的方法
US10490601B2 (en) Bottom pinned SOT-MRAM bit structure and method of fabrication
US9373782B2 (en) MTJ structure and integration scheme
US9412935B1 (en) Method for fabricating magnetic tunnel junction and 3-D magnetic tunnel junction array
US9660183B2 (en) Integration of spintronic devices with memory device
US20170256704A1 (en) Manufacturing techniques and corresponding devices for magnetic tunnel junction devices
TW202005128A (zh) 針對磁阻式隨機存取記憶體磁性穿隧接面中頂部電極與金屬層之間包含間隔件的介面的技術
TW201712909A (zh) 積體電路、磁阻式隨機存取記憶體單元及磁阻式隨機存取記憶體單元之形成方法
US8987846B2 (en) Magnetic memory and manufacturing method thereof
JP2017510995A (ja) マルチステップ磁気トンネル接合（ｍｔｊ）エッチングのための置換導電性ハードマスク
US8884387B2 (en) Pillar-based interconnects for magnetoresistive random access memory
TWI774108B (zh) 半導體磁阻隨機存取記憶體元件及其製作方法
JP2011518440A (ja) ２つのマスクを用いる磁気トンネル接合素子の製造方法
CN109713006B (zh) 一种制作磁性随机存储器单元阵列及其周围电路的方法
KR101976261B1 (ko) Stt mram 스택의 적층 형성을 위한 방법들
US8574927B2 (en) Magnetic tunnel junction device and its fabricating method
KR20200133182A (ko) 유전체 계면 층을 갖는 sot mram 및 그 형성 방법
US20220093684A1 (en) Techniques for mram mtj top electrode to via interface
CN111613571B (zh) 一种制作磁性随机存储器单元阵列的方法
US20200075843A1 (en) Stacked magnetoresistive structures and methods therefor
CN112951981A (zh) 半导体结构及其形成方法
CN108735893B (zh) 一种磁性随机存储器底电极接触及其形成方法
CN111816224B (zh) 一种磁性隧道结存储阵列单元及其外围电路的制备方法
CN217719653U (zh) 记忆体元件