KR20110047604A - 배선 라우팅 방법 - Google Patents

배선 라우팅 방법 Download PDF

Info

Publication number
KR20110047604A
KR20110047604A KR1020090104301A KR20090104301A KR20110047604A KR 20110047604 A KR20110047604 A KR 20110047604A KR 1020090104301 A KR1020090104301 A KR 1020090104301A KR 20090104301 A KR20090104301 A KR 20090104301A KR 20110047604 A KR20110047604 A KR 20110047604A
Authority
KR
South Korea
Prior art keywords
wiring
uppermost
lowermost
layer
intermediate layer
Prior art date
Application number
KR1020090104301A
Other languages
English (en)
Inventor
김재환
최원존
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020090104301A priority Critical patent/KR20110047604A/ko
Publication of KR20110047604A publication Critical patent/KR20110047604A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • General Engineering & Computer Science (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 중간층 배선의 간섭을 최소화할 수 있는 배선 라우팅 방법을 제공하기 위한 것으로, 3층 이상의 다층 배선구조에 있어서, 최하층 및 중간층 배선이 서로 수직 교차하도록 배열하는 단계; 및 최상층 배선을 꺽어서 배열하는 단계를 포함하여, 신호전달을 위한 금속배선 영역을 효과적으로 확보하고 금속배선의 저항을 줄이므로, 금속 배선의 특성 저하 및 면적 감소에 효과, 신호 개수로 인한 칩 사이즈 증가를 없앨 수 있어서 칩 사이즈를 감소시키는 효과가 있다.
배선, 라우팅, 저항

Description

배선 라우팅 방법{METHOD FOR ROUTING OF LINE}
본 발명은 반도체 장치의 레이아웃에 관한 것으로, 특히 금속 배선의 라우팅 방법에 관한 것이다.
반도체 메모리 소자의 집적도가 증가하고 고속 소자에 대한 요구가 커짐에 따라, 메모리 셀들은 스택(Stack) 구조화되고 있으며, 이에 따라, 각 셀들간의 전기적 연결을 위한 금속배선(metal line)도 배선 설계를 용이하게 할 수 있는 다층 구조로 형성되고 있다. 이러한 다층금속배선 구조는 배선 설계가 자유롭고, 배선저항 및 전류용량 등의 설정을 여유있게 할 수 있다는 잇점이 있다.
도 1은 종래 기술에 따른 금속배선 라우팅(Routing) 방법을 설명하기 위한 레이아웃 도이다.
도 1에 도시된 바와 같이, 3층의 배선을 사용하는 경우에 아래부터 제1, 제2 및 제3배선(11, 12, 13)이 적층되며, 이때 제1 및 제3배선(11, 13)은 수직 교차되고 제3배선(13)과 제1배선(11)은 수직 교차하도록 라인 타입으로 배치한다. 따라 서, 제3배선(13)과 제1배선(11)이 연결되는 콘택(14)은 대각선으로 형성된다.
한편, 제2배선(12)은 제3배선(13)과 제1배선(12)이 연결되는 콘택(14)을 피해 배선의 배치가 이루어지므로 꺽이는 포인트가 발생하게 된다.
그러나, 제2배선(12)의 꺽이는 포인트의 개수만큼 저항이 증가하게 되며, 또한 그만큼 배선의 길이 역시 증가하게 되어 원래의 배선 특성보다 나빠지는 문제점이 있다. 이러한 콘택(14)은 무수히 많기 때문에, 제2배선(12)의 라우팅에 어려움이 있으며, 결과적으로 회로의 특성에 영향을 미치는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 중간층 배선의 간섭을 최소화할 수 있는 배선 라우팅 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 배선 라우팅 방법은 3층 이상의 다층 배선구조에 있어서, 최하층 및 중간층 배선이 서로 수직 교차하도록 배열하는 단계; 및 최상층 배선을 꺽어서 배열하는 단계를 포함하는 것을 특징으로 한다.
특히, 상기 최하층 및 중간층 배선은 라인타입이며, 상기 중간층 배선은 상기 최하층 및 최상층 배선의 연결을 위한 콘택을 피해서 배치하고, 상기 최하층 배선 간의 간격 및 상기 최상층 배선 간의 간격이 동일하게 배치하는 것을 특징으로 한다.
또한, 상기 최하층 및 최상층 배선의 연결을 위한 콘택은 일렬로 정렬하여 배치하며, 상기 최상층 배선은 상기 중간층 배선에 오버랩 되지 않도록 배치하고, 상기 최하층, 중간층 및 최상층 배선 간의 간격은 각각 일정 간격을 갖도록 배치하는 것을 특징으로 한다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하고자 도출된 것으로, 신호전달을 위한 금속배선 영역을 효과적으로 확보하고 배선의 저항을 줄이므로, 배선의 특성 저하 및 면적 감소에 효과가 있다.
또한, 신호 개수로 인한 칩 사이즈 증가를 없앨 수 있어서 칩 사이즈를 감소시키는 효과가 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명은 배선 라우팅 방법에 관한 것으로, 특히 반도체 장치 내부에 사용되는 금속 배선 영역을 효과적으로 확보하고, 금속 배선의 저항을 줄여 신호라인(Signal Line)의 특성 저하를 방지하기 위한 발명이다.
도 2 내지 도 4는 본 발명의 실시예에 따른 배선 라우팅 방법을 설명하기 위한 레이아웃 도이다. 본 발명의 실시예에서는 설명의 편의를 위해 3층의 배선을 사용하는 경우를 가정하며 최하층 배선은 제1배선, 중간층 배선은 제2배선, 최상층 배선은 제3배선으로 가정하여 설명하기로 한다. 또한, 설명의 편의를 위해 도 2 내지 도 4는 동일한 도면 부호를 사용하여 설명하기로 한다.
도 2에 도시된 바와 같이, 제1 내지 제3배선(21, 22, 23)을 라우팅할 때, 먼 저 제1배선(21)과 수직으로 교차하도록 제2배선(22)을 라우팅한다. 이때, 제1배선(21)과 제2배선(22)은 라인타입으로 형성한다. 그리고, 최상층 배선인 제3배선(23)을 꺽어서 라우팅한다.
특히, 제2배선(22)은 제1 및 제3배선(21, 23)의 연결을 위한 콘택(24)을 피하여 배치하며, 제3배선(23)은 제1배선(21)과의 콘택(24)을 용이하게 하기 위해 제1배선(21)과 오버랩(Overlap)되도록 라우팅한다. 또한, 제3배선(23)을 꺽어서 라우팅함으로써, 제1 및 제3배선(21, 23)의 연결을 위한 콘택(24)이 일렬로(제2배선(22)과 나란한 방향) 형성된다.
위와 같이, 제1 및 제2배선(21, 22)을 서로 수직으로 교차하도록 라우팅하고, 제3배선(23)을 꺽어서 라우팅을 하게되면, 최상층 배선인 제3배선(23)이 하위 배선인 제1 또는 제2배선(21, 22)보다 저항이 작기 때문에 특성 저하에 영향이 적다. 또한, 전체 배선에서 꺽이는 포인트가 중간 레벨인 제2배선(22)을 꺽어서 라우팅하는 경우보다 적기 때문에 배선 사용면에서 우수하다. 꺽임 포인트에 대한 효과는 이후 도 6에서 자세히 설명하기로 한다.
도 3에 도시된 바와 같이, 제3배선(23)과 제1배선(21)의 피치(Pitch)는 동일하게 형성하며, 특히 콘택(24)의 형성을 용이하도록 하기 위해 제3배선(23)이 제1배선과 정확하게 오버랩되도록 배치한다.
또한, 제1배선(21)간의 간격인 D2과 제3배선(23)간의 간격인 D3 역시 동일하게 배치하는 것이 바람직하다. 이렇듯, 각 배선을 동일한 간격으로 배치함으로써, 콘택(24)은 일렬(100)로 정렬된다. 예컨대, 다섯 라인의 제3배선(24)이 연결되는 콘택(24)을 일렬로 정렬하면, 4개의 콘택라인이 줄어들게 되며, 따라서 중간 배선 즉, 제2배선(도시생략)의 사용영역을 확보할 수 있다.
도 4에 도시된 바와 같이, 제3배선(23) 사이에 제2배선(22)을 배치하여 제2배선(22)의 꺽이는 것을 방지한다. 즉, 최상층 라인과의 오버랩을 피해서 중간 배선라인을 배치하므로 중간 배선이 꺽이는 것을 방지한다. 특히, 제2배선(22) 및 제3배선(23)은 각각의 간격인 D3, D4가 일정하도록 배치하는 것이 바람직하며, D3은 제2배선의 로컬라인(25)이 삽입 가능한 간격을 유지하는 것이 바람직하다.
위와 같이, 최상층 배선인 제3배선(23) 사이에 중간배선인 제2배선(22)을 배치하여 중간배선이 꺽이는 것을 방지함으로써, 라우팅 배선의 확보가 가능하고, 면적을 감소시킬 수 있으며, 금속배선의 길이가 늘어나는 것을 방지하여 신호(Signal)의 특성 저하를 방지할 수 있다.
도 5 및 6은 종래 기술과 본 발명의 배선 라우팅 방법에 따른 콘택 라인수를 비교하기 위한 레이아웃 도이다. 도 5 및 6은 종래 기술과 본 발명의 콘택 라인수를 비교하기 위한 것으로, 설명의 편의를 위해 동일한 조건이라고 가정하여 도시 및 설명하기로 한다.
도 5에 도시된 바와 같이, 최하층 배선과 최상층 배선을 서로 수직 교차하도록 배열하고, 중간 배선을 꺽어서 라우팅 하는 경우 방해되는 콘택 라인(Contact line) 수가 7개가 된다.
도 6에 도시된 바와 같이, 동일 조건으로 최하층 배선과 중간 배선을 서로 수직 교차하도록 배열하고, 최상층 배선을 꺽어서 라우팅 하는 경우 방해되는 콘택 라인 수가 4개가 되며, 따라서 3개의 글로벌 배선(Global line)을 더 사용할 수 있는 장점이 있다. 또한, 중간 배선의 길이가 본래의 길이보다 길게 배선 되던 것이 본래 목적대로 배선이 가능하다.
특히, 최상층 배선 사이에 중간 배선을 배치하므로, 중간 배선의 꺽임을 방지할 수 있으며, 결국 라우팅 배선을 더욱 확보하고 면적을 줄이는 것이 가능하며, 배선의 길이가 늘어나는 것을 방지함으로써 신호의 특성 저하를 방지할 수 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래 기술에 따른 금속배선 라우팅(Routing) 방법을 설명하기 위한 레이아웃 도,
도 2 내지 도 4는 본 발명의 실시예에 따른 배선 라우팅 방법을 설명하기 위한 레이아웃 도,
도 5 및 6은 종래 기술과 본 발명의 배선 라우팅 방법에 따른 콘택 라인수를 비교하기 위한 레이아웃 도.

Claims (7)

  1. 3층 이상의 다층 배선구조에 있어서,
    최하층 및 중간층 배선이 서로 수직 교차하도록 배열하는 단계; 및
    최상층 배선을 꺽어서 배열하는 단계
    를 포함하는 배선 라우팅 방법.
  2. 제1항에 있어서,
    상기 최하층 및 중간층 배선은 라인타입인 배선 라우팅 방법.
  3. 제1항에 있어서,
    상기 중간층 배선은 상기 최하층 및 최상층 배선의 연결을 위한 콘택을 피해서 배치하는 배선 라우팅 방법.
  4. 제1항에 있어서,
    상기 최하층 배선 간의 간격 및 상기 최상층 배선 간의 간격이 동일하게 배치하는 배선 라우팅 방법.
  5. 제1항에 있어서,
    상기 최하층 및 최상층 배선의 연결을 위한 콘택은 일렬로 정렬하여 배치하는 배선 라우팅 방법.
  6. 제1항에 있어서,
    상기 최상층 배선은 상기 중간층 배선에 오버랩 되지 않도록 배치하는 배선 라우팅 방법.
  7. 제1항에 있어서,
    상기 최하층, 중간층 및 최상층 배선 간의 간격은 각각 일정 간격을 갖도록 배치하는 배선 라우팅 방법.
KR1020090104301A 2009-10-30 2009-10-30 배선 라우팅 방법 KR20110047604A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020090104301A KR20110047604A (ko) 2009-10-30 2009-10-30 배선 라우팅 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090104301A KR20110047604A (ko) 2009-10-30 2009-10-30 배선 라우팅 방법

Publications (1)

Publication Number Publication Date
KR20110047604A true KR20110047604A (ko) 2011-05-09

Family

ID=44238888

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090104301A KR20110047604A (ko) 2009-10-30 2009-10-30 배선 라우팅 방법

Country Status (1)

Country Link
KR (1) KR20110047604A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9685211B2 (en) 2015-03-20 2017-06-20 Samsung Electronics Co., Ltd. Nonvolatile memory devices and storage devices including nonvolatile memory devices

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9685211B2 (en) 2015-03-20 2017-06-20 Samsung Electronics Co., Ltd. Nonvolatile memory devices and storage devices including nonvolatile memory devices

Similar Documents

Publication Publication Date Title
CN103298241B (zh) 移动平台使用的印刷电路板
US8823173B2 (en) Semiconductor device having plurality of wiring layers and designing method thereof
CN102208394A (zh) 半导体器件
US8004848B2 (en) Stack module, card including the stack module, and system including the stack module
US20120007255A1 (en) Semiconductor device
JP2008182062A (ja) 半導体装置
KR20110047604A (ko) 배선 라우팅 방법
JP2013038100A (ja) 半導体装置
KR100773097B1 (ko) 패드를 갖는 반도체 소자
KR100785838B1 (ko) 반도체 장치
JP5522039B2 (ja) 半導体装置
US9070684B2 (en) Integrated circuit power grid with improved routing resources and bypass capacitance
JP5006640B2 (ja) 半導体装置の製造方法
CN113035864B (zh) 电源配置结构、集成电路器件和电子设备
JP5655086B2 (ja) 半導体装置
JP5571873B2 (ja) 半導体装置及びそのレイアウト方法
JP4708865B2 (ja) 半導体装置
KR20170024703A (ko) 드라이버를 포함하는 반도체 장치
JP5552261B2 (ja) 半導体装置
JP5640438B2 (ja) 半導体装置
KR20100124575A (ko) 반도체 장치
JP2011151065A (ja) 半導体集積回路
CN109473419A (zh) 一种走线结构和具有走线结构的芯片
JPS5870554A (ja) 半導体集積回路
JP2007214335A (ja) 半導体装置

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination