CN109473419A - 一种走线结构和具有走线结构的芯片 - Google Patents

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Abstract

本发明提供了一种走线结构和具有走线结构的芯片，第一走线层包括m条第一走线，第二走线层包括n条平行排列的第二走线；第二走线具有第一通孔，第一通孔贯穿第一走线层、绝缘层和第二走线层，第二走线在衬底上的投影覆盖第一通孔在衬底上的投影；第一走线包括第一走线部、第二走线部以及第一走线部和第二走线部的连接线，第i条第一走线的第一走线部与第j条第二走线在衬底上的投影重叠，第i条第一走线的第二走线部与第j+1条第二走线在衬底上的投影重叠，或者，第i条第一走线的第二走线部与第j‑1条第二走线在衬底上的投影重叠；第二走线部以及连接线环绕第一通孔，但均不与第一通孔接触，从而减小了第一走线和第二走线的占用空间。

Description

一种走线结构和具有走线结构的芯片
技术领域
本发明涉及集成电路技术领域，更具体地说，涉及一种走线结构和具有走线结构的芯片。
背景技术
目前，大量同性质讯号线，如总线(BUS)、分压选择线等，在芯片的版图实现上往往会是大量同方向延伸的走线。由于与走线电连接的接收端电路多为阵列形式排布，且电路阵列的面积往往取决于走线所占用的空间，因此，现有技术中通常会将走线分为上下两层，来降低电路阵列的面积，提高版图空间的利用率。但是，现有的单层走线所占的空间仍较大，不利于版图空间利用率的提高。
发明内容
有鉴于此，本发明提供了一种走线结构和具有走线结构的芯片，以进一步减小走线的占用空间，提高版图空间的利用率。
为实现上述目的，本发明提供如下技术方案：
一种走线结构，包括衬底以及依次位于所述衬底上的第一走线层、绝缘层和第二走线层；
所述第一走线层包括m条第一走线，所述第二走线层包括n条平行排列的第二走线；
所述第二走线至少具有第一通孔，所述第一通孔贯穿所述第一走线层、所述绝缘层和所述第二走线层，所述第二走线在所述衬底上的投影覆盖所述第一通孔在所述衬底上的投影；
所述第一走线至少包括第一走线部、第二走线部以及所述第一走线部和所述第二走线部的连接线，第i条第一走线的第一走线部与第j条第二走线在所述衬底上的投影重叠，所述第i条第一走线的第二走线部与第j+1条第二走线在所述衬底上的投影重叠，或者，所述第i条第一走线的第二走线部与第j-1条第二走线在所述衬底上的投影重叠；
所述第二走线部以及所述第一走线部和所述第二走线部的连接线环绕所述第一通孔，但均不与所述第一通孔接触；
m、n为大于1的自然数，i为大于1、小于或等于m的任一自然数，j为大于1、小于或等于n的任一自然数。
可选地，所述n条第二走线上的第一通孔沿第一直线依次排列，或者，所述n条第二走线上的第一通孔分别沿多条平行的第一直线依次排列，所述第一直线与所述第二走线的夹角不等于90°。
可选地，所述第二走线还包括第二通孔，所述第二通孔贯穿所述第一走线层、所述绝缘层和所述第二走线层，所述第二走线在所述衬底上的投影完全覆盖所述第二通孔在所述衬底上的投影；
所述第一走线还包括第三走线部以及所述第三走线部与所述第二走线部的连接线，所述第i条第一走线的第三走线部与第j条第二走线在所述衬底上的投影重叠；
所述第三走线部以及所述第二走线部和所述第三走线部的连接线环绕所述第二通孔，但均不与所述第二通孔接触。
可选地，所述n条第二走线上的第二通孔沿第二直线依次排列，或者，所述n条第二走线上的第二通孔分别沿多条平行的第二直线依次排列，所述第二直线与所述第二走线的夹角不等于90°。
可选地，所述第一直线与所述第二直线沿垂直于所述第二走线的法线对称设置。
可选地，还包括位于所述衬底和所述第一走线层之间的电路器件层，所述第二走线通过所述通孔与所述电路器件层中的电路器件电连接。
一种具有走线结构的芯片，包括如上任一项所述的走线结构。
与现有技术相比，本发明所提供的技术方案具有以下优点：
本发明所提供的走线结构和具有走线结构的芯片，n条第二走线平行排列，每条第二走线在衬底上的投影覆盖其具有的通孔在衬底上的投影，从而不用将通孔设置在相邻的两条第二走线之间，进而可以减小n条第二走线的占用空间。
并且，由于第i条第一走线的第一走线部与第j条第二走线在衬底上的投影重叠，第i条第一走线的第二走线部与第j+1条第二走线在衬底上的投影重叠，或者，第i条第一走线的第二走线部与第j-1条第二走线在衬底上的投影重叠，且第二走线部以及第一走线部和第二走线部的连接线环绕第一通孔，但均不与第一通孔接触，因此，可以通过上移或下移一条走线的位置，在避免第一走线与通孔接触的同时，减小了第一走线的占用空间。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为现有的芯片中上层走线的结构示意图；
图2为现有的芯片中下层走线的结构示意图；
图3为本发明实施例提供的一种走线结构的示意图；
图4为本发明实施例提供的一种走线结构的剖面结构示意图；
图5为本发明实施例提供的另一种走线结构的示意图；
图6为本发明实施例提供的另一种走线结构的示意图；
图7为本发明实施例提供的另一种走线结构的示意图；
图8为本发明实施例提供的另一种走线结构的示意图。
具体实施方式
正如背景技术所述，现有的单层走线所占的空间仍较大，如图1和图2所示，发明人研究发现，造成这种问题的原因主要是，为了避免下层走线11与上层走线10的通孔101接触，将通孔101设置在了相邻的两条上层走线10之间，通过桥102连接通孔101及其上层走线10，然后通过下层走线11与上层走线10投影重叠，来避免下层走线11与通孔101接触，但是这就造成了上层走线10和下层走线11所占的空间都较大。
基于此，本发明提供了一种走线结构，以克服现有技术存在的上述问题，包括衬底以及依次位于所述衬底上的第一走线层、绝缘层和第二走线层；
所述第一走线层包括m条第一走线，所述第二走线层包括n条平行排列的第二走线；
所述第二走线至少具有第一通孔，所述第一通孔贯穿所述第一走线层、所述绝缘层和所述第二走线层，所述第二走线在所述衬底上的投影覆盖所述第一通孔在所述衬底上的投影；
所述第一走线至少包括第一走线部、第二走线部以及所述第一走线部和所述第二走线部的连接线，第i条第一走线的第一走线部与第j条第二走线在所述衬底上的投影重叠，所述第i条第一走线的第二走线部与第j+1条第二走线在所述衬底上的投影重叠，或者，所述第i条第一走线的第二走线部与第j-1条第二走线在所述衬底上的投影重叠；
所述第二走线部以及所述第一走线部和所述第二走线部的连接线环绕所述第一通孔，但均不与所述第一通孔接触；
m、n为大于1的自然数，i为大于1、小于或等于m的任一自然数，j为大于1、小于或等于n的任一自然数。
本发明实施例还提供了一种具有走线结构的芯片，包括上述走线结构。
本发明所提供的走线结构和具有走线结构的芯片，n条第二走线平行排列，每条第二走线在衬底上的投影覆盖其具有的通孔在衬底上的投影，从而不用将通孔设置在相邻的两条第二走线之间，进而可以减小n条第二走线的占用空间。
并且，由于第i条第一走线的第一走线部与第j条第二走线在衬底上的投影重叠，第i条第一走线的第二走线部与第j+1条第二走线在衬底上的投影重叠，或者，第i条第一走线的第二走线部与第j-1条第二走线在衬底上的投影重叠，且第二走线部以及第一走线部和第二走线部的连接线环绕第一通孔，但均不与第一通孔接触，因此，可以通过上移或下移一条走线的位置，在避免第一走线与通孔接触的同时，减小了第一走线的占用空间。
以上是本发明的核心思想，为使本发明的上述目的、特征和优点能够更加明显易懂，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例提供了一种走线结构，如图3和图4所示，包括衬底30以及依次位于衬底30上的第一走线层、绝缘层和第二走线层；第一走线层包括m条第一走线31，第二走线层包括n条平行排列的第二走线32。
需要说明的是，本发明实施例中的衬底30为半导体衬底，如硅衬底等，第一走线31和第二走线32为金属走线，金属走线的材质可以是铝或银等。并且，本发明实施例中的走线结构可以是总线(BUS)或分压选择线等。
还需要说明的是，衬底30上可以仅具有两层走线层，也可以具有三层、四层甚至更多层走线层，本发明实施例中的第一走线层和第二走线层可以是衬底30上的任意两层相邻的走线层。
如图3和图4所示，第二走线32至少具有第一通孔320，第一通孔320贯穿第一走线层、绝缘层和第二走线层，第二走线32在衬底30上的投影覆盖第一通孔320在衬底30上的投影，也就是说，本发明中并未将第一通孔320设置在相邻的两条第二走线32之间，从而可以减小n条第二走线320的纵向宽度，进而可以减小n条第二走线32的占用空间。
如图3所示，第一走线31至少包括第一走线部310、第二走线部311以及第一走线部310和第二走线部311的连接线312，第i条第一走线31的第一走线部310与第j条第二走线32在衬底30上的投影重叠，第i条第一走线31的第二走线部311与第j+1条第二走线32在衬底30上的投影重叠。
如第1条第一走线31的第一走线部310与第1条第二走线32在衬底30上的投影重叠，第1条第一走线31的第二走线部311与第2条第二走线32在衬底30上的投影重叠；第2条第一走线31的第一走线部310与第2条第二走线32在衬底30上的投影重叠，第2条第一走线31的第二走线部311与第3条第二走线32在衬底30上的投影重叠；以此类推，直到所有的第一走线31的第二走线部31都向上移动了一条走线的位置。
当然，本发明并不仅限于此，在其他实施例中，第1条第一走线31的第一走线部310还可以与第2条第二走线32在衬底30上的投影重叠，第1条第一走线31的第二走线部311与第3条第二走线32在衬底30上的投影重叠，以此类推。
或者，如图5所示，第i条第一走线31的第二走线部311与第j-1条第二走线32在衬底30上的投影重叠。如第2条第一走线31的第一走线部310与第2条第二走线32在衬底30上的投影重叠，第2条第一走线31的第二走线部311与第1条第二走线32在衬底30上的投影重叠；第3条第一走线31的第一走线部310与第3条第二走线32在衬底30上的投影重叠，第3条第一走线31的第二走线部311与第2条第二走线32在衬底30上的投影重叠；以此类推，直到所有的第一走线31的第二走线部31都向下移动了一条走线的位置。
同样，本发明的其他实施例中，第1条第一走线31的第一走线部310还可以与第2条第二走线32在衬底30上的投影重叠，第1条第一走线31的第二走线部311与第1条第二走线32在衬底30上的投影重叠，以此类推。
其中，m、n为大于1的自然数，i为大于1、小于或等于m的任一自然数，j为大于1、小于或等于n的任一自然数。
并且，在图3和图5所示的结构中，第二走线部311以及第一走线部310和第二走线部311的连接线312环绕第一通孔320，但均不与第一通孔320接触。也就是说，在第一走线31的延伸方向上，第一走线31先与第二走线32一一对应设置，在遇到第二走线32上的第一通孔320时，第一走线31向上或向下弯折，错出一条走线的位置，在避免第一走线31与第一通孔320接触的同时，减小了第一走线31的纵向宽度，进而减小了m条第一走线31的占用空间。
需要说明的是，为了避免相邻的第一走线31短路，n条第二走线32上的第一通孔320沿第一直线依次排列，且第一直线与第二走线32的夹角θ1不等于90°。
进一步地，如图6和图7所示，本发明实施例中的第二走线32还包括第二通孔321，第二通孔321贯穿第一走线层、绝缘层和第二走线层，第二走线32在衬底30上的投影完全覆盖第二通孔321在衬底30上的投影。
基于此，第一走线31还包括第三走线部313以及第三走线部313与第二走线部311的连接线314，第i条第一走线31的第三走线部313与第j条第二走线32在衬底30上的投影重叠。
如图6所示，第2条第一走线31的第三走线部313与第2条第二走线32在衬底30上的投影重叠；第3条第一走线31的第三走线部313与第3条第二走线32在衬底30上的投影重叠；以此类推，直到所有的第一走线31的第三走线部313都向下移动了一条走线的位置。或者，如图7所示，所有的第一走线31的第三走线部313都向下移动了一条走线的位置。
并且，第三走线部313以及第二走线部311和第三走线部313的连接线314环绕第二通孔321，但均不与第二通孔321接触，从而在避免第一走线31与第二通孔321接触的同时，减小了第一走线31的纵向宽度，进而减小了m条第一走线31的占用空间。
还需要说明的是，m条第一走线31上的第二通孔321沿第二直线依次排列，第二直线与第二走线32的夹角θ2不等于90°。进一步地，第一直线与第二直线沿垂直于第二走线32的法线对称设置，即夹角θ2等于θ1，当然，本发明并不仅限于此，在其他实施例中，θ2也可以不等于θ1，具体可以根据实际情况进行设计。
在本发明的另一实施例中，如图8所示，n条第二走线32上的第一通孔320分别沿多条平行的第一直线依次排列，n条第二走线32上的第二通孔321分别沿多条平行的第二直线依次排列。如第1条至第6条第二走线32上的第一通孔320沿同一条第一直线依次排列，第7条至第12条第二走线32上的第一通孔320沿同一条第一直线依次排列，第1条至第6条第二走线32上的第二通孔321沿同一条第二直线依次排列，第7条至第12条第二走线32上的第二通孔321沿同一条第二直线依次排列。
此外，需要说明的是，每条第二走线32上的第一通孔320可以是一个，也可以是多个，当第一通孔320是多个时，如图8所示，第一走线31包括多个第一走线部310、第二走线部311以及第一走线部310和第二走线部311的连接线312；同样，每条第二走线32上的第二通孔321可以是一个，也可以是多个，当第二通孔321是多个时，如图8所示，第一走线31包括多个第二走线部311、第三走线部313以及第二走线部311和第三走线部313之间的连接线314。
本发明实施例中，如图4所示，走线结构还包括位于衬底30和第一走线层之间的电路器件层33，第二走线32通过通孔320或321与电路器件层33中的电路器件电连接，以通过第二走线32向电路器件提供信号等。当然，电路器件层33与第一走线层之间还具有绝缘层，以避免第一走线31与电路器件层33短路。
本发明实施例中，可将上层金属走线即第二走线32的空间利用率由66.7％提高到100％，将下层金属走线即第一走线31的空间利用率由66.7％提高到94％,最终大幅节省了芯片的版图实现所需面积，即节省了芯片版图的面积。
本发明实施例还提供了一种具有走线结构的芯片，该芯片包括如上任一实施例提供的走线结构。
本发明所提供的走线结构，n条第二走线平行排列的，每条第二走线在衬底上的投影覆盖其具有的通孔在衬底上的投影，从而不用将通孔设置在相邻的两条第二走线之间，进而可以减小n条第二走线的占用空间。
并且，由于第i条第一走线的第一走线部与第j条第二走线在衬底上的投影重叠，第i条第一走线的第二走线部与第j+1条第二走线在衬底上的投影重叠，或者，第i条第一走线的第二走线部与第j-1条第二走线在衬底上的投影重叠，且第二走线部以及第一走线部和第二走线部的连接线环绕第一通孔，但均不与第一通孔接触，因此，可以通过上移或下移一条走线的位置，在避免第一走线与通孔接触的同时，减小了第一走线的占用空间。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (7)

1.一种走线结构，其特征在于，包括衬底以及依次位于所述衬底上的第一走线层、绝缘层和第二走线层；
所述第一走线层包括m条第一走线，所述第二走线层包括n条平行排列的第二走线；
所述第二走线至少具有第一通孔，所述第一通孔贯穿所述第一走线层、所述绝缘层和所述第二走线层，所述第二走线在所述衬底上的投影覆盖所述第一通孔在所述衬底上的投影；
所述第一走线至少包括第一走线部、第二走线部以及所述第一走线部和所述第二走线部的连接线，第i条第一走线的第一走线部与第j条第二走线在所述衬底上的投影重叠，所述第i条第一走线的第二走线部与第j+1条第二走线在所述衬底上的投影重叠，或者，所述第i条第一走线的第二走线部与第j-1条第二走线在所述衬底上的投影重叠；
所述第二走线部以及所述第一走线部和所述第二走线部的连接线环绕所述第一通孔，但均不与所述第一通孔接触；
m、n为大于1的自然数，i为大于1、小于或等于m的任一自然数，j为大于1、小于或等于n的任一自然数。
2.根据权利要求1所述的走线结构，其特征在于，所述n条第二走线上的第一通孔沿第一直线依次排列，或者，所述n条第二走线上的第一通孔分别沿多条平行的第一直线依次排列，所述第一直线与所述第二走线的夹角不等于90°。
3.根据权利要求2所述的走线结构，其特征在于，所述第二走线还包括第二通孔，所述第二通孔贯穿所述第一走线层、所述绝缘层和所述第二走线层，所述第二走线在所述衬底上的投影完全覆盖所述第二通孔在所述衬底上的投影；
所述第一走线还包括第三走线部以及所述第三走线部与所述第二走线部的连接线，所述第i条第一走线的第三走线部与第j条第二走线在所述衬底上的投影重叠；
所述第三走线部以及所述第二走线部和所述第三走线部的连接线环绕所述第二通孔，但均不与所述第二通孔接触。
4.根据权利要求3所述的走线结构，其特征在于，所述n条第二走线上的第二通孔沿第二直线依次排列，或者，所述n条第二走线上的第二通孔分别沿多条平行的第二直线依次排列，所述第二直线与所述第二走线的夹角不等于90°。
5.根据权利要求4所述的走线结构，其特征在于，所述第一直线与所述第二直线沿垂直于所述第二走线的法线对称设置。
6.根据权利要求1或3所述的走线结构，其特征在于，还包括位于所述衬底和所述第一走线层之间的电路器件层，所述第二走线通过所述通孔与所述电路器件层中的电路器件电连接。
7.一种具有走线结构的芯片，其特征在于，包括权利要求1～6任一项所述的走线结构。
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