TW201709412A

TW201709412A - 半導體結構及其製造方法

Info

Publication number: TW201709412A
Application number: TW104128181A
Authority: TW
Inventors: 賴二琨
Original assignee: 旺宏電子股份有限公司
Priority date: 2015-08-27
Filing date: 2015-08-27
Publication date: 2017-03-01
Also published as: TWI546895B

Abstract

一種半導體結構及其製造方法。半導體結構包括一基板、一堆疊結構、一蝕刻阻擋結構(etching stop structure)、複數個記憶結構以及一第一填充切槽(filled slit groove)。基板具有一凹槽(trench)。堆疊結構具有一水平延伸區及一垂直延伸區，垂直延伸區沿凹槽之一側壁延伸，其中堆疊結構包括複數個導電層和複數個絕緣層，交錯設置(interlaced)堆疊於凹槽中。蝕刻阻擋結構形成於堆疊結構之垂直延伸區中。記憶結構垂直穿過堆疊結構之水平延伸區中的導電層和絕緣層。第一填充切槽形成於堆疊結構中，其中垂直延伸區中之導電層和絕緣層形成於蝕刻阻擋結構上且位於蝕刻阻擋結構和第一填充切槽之間。

Description

半導體結構及其製造方法

本揭露內容是有關於一種半導體結構及其製造方法，且特別是有關於一種具有蝕刻阻擋結構之半導體結構及其製造方法。

近年來半導體元件的結構不斷地改變，且元件的記憶體儲存容量也不斷增加。記憶裝置係使用於許多產品之中，例如MP3播放器、數位相機、電腦檔案等等之儲存元件中。隨著應用的增加，對於記憶裝置的需求也趨向較小的尺寸、較大的記憶容量。因應這種需求，係需要製造高元件密度及具有小尺寸的記憶裝置，也因此製程的難度係提升。

因此，設計者們無不致力於開發一種三維記憶裝置，不但具有許多堆疊平面而達到更高的記憶儲存容量，具有更微小的尺寸，同時具備簡化的製程及良好之穩定性。

本揭露內容係有關於一種半導體結構及其製造方法。實施例中，半導體結構中，垂直延伸區中的導電層形成於蝕刻阻擋結構上，使得垂直延伸的導電層可以獲得蝕刻阻擋結構所提供的良好的支撐，以提供堆疊結構和接觸插塞之間良好且穩定的電性接觸。

根據本揭露內容之一實施例，係提出一種半導體結構。半導體結構包括一基板、一堆疊結構、一蝕刻阻擋結構(etching stop structure)、複數個記憶結構以及一第一填充切槽(filled slit groove)。基板具有一凹槽(trench)。堆疊結構具有一水平延伸區及一垂直延伸區，垂直延伸區沿凹槽之一側壁延伸，其中堆疊結構包括複數個導電層和複數個絕緣層，交錯設置(interlaced)堆疊於凹槽中。蝕刻阻擋結構形成於堆疊結構之垂直延伸區中。記憶結構垂直穿過堆疊結構之水平延伸區中的導電層和絕緣層。第一填充切槽形成於堆疊結構中，其中垂直延伸區中之導電層和絕緣層形成於蝕刻阻擋結構上且位於蝕刻阻擋結構和第一填充切槽之間。

根據本揭露內容之另一實施例，係提出一種半導體結構的製造方法。半導體結構的製造方法包括以下步驟。提供一基板，基板具有一凹槽；形成一堆疊結構，堆疊結構具有一水平延伸區及一垂直延伸區，垂直延伸區沿凹槽之一側壁延伸，其中堆疊結構包括複數個導電層和複數個絕緣層，交錯設置堆疊於凹槽中；形成一蝕刻阻擋結構於堆疊結構之垂直延伸區中；形成複數個記憶結構，垂直穿過堆疊結構之水平延伸區中的導電層和絕緣層；以及形成一第一填充切槽於堆疊結構中，其中垂直延伸區中之導電層和絕緣層形成於蝕刻阻擋結構上且位於蝕刻阻擋結構和第一填充切槽之間。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：

10、20‧‧‧半導體結構
100‧‧‧基板
100a‧‧‧上表面
100b‧‧‧底面
100s‧‧‧側壁
100t、6300‧‧‧凹槽
200、5200‧‧‧堆疊結構
210‧‧‧導電層
220‧‧‧絕緣層
230‧‧‧材料層
240‧‧‧空位
300‧‧‧蝕刻阻擋結構
300’‧‧‧蝕刻阻擋塊
310‧‧‧第一側壁
320‧‧‧第二側壁
330‧‧‧底表面
400‧‧‧介電結構
410‧‧‧第一填充切槽
420‧‧‧第二填充切槽
510、520‧‧‧接觸插塞
600‧‧‧氧化物間隔層
710‧‧‧頂蓋層
720‧‧‧硬遮罩層
730‧‧‧介電材料
800‧‧‧記憶結構
810‧‧‧記憶層
820‧‧‧通道層
830‧‧‧絕緣材料
910‧‧‧第一切槽
920‧‧‧第二切槽
2A-2A’、2B-2B’、2C-2C’、6A-6A’、6B-6B’、7A-7A’、7B-7B’、8A-8A’、8B-8B’、8C-8C’、9A-9A’、9B-9B’、10A-10A’、10B-10B’、10C-10C’、11A-11A’、11B-11B’、11C-11C’、12A-12A’、12B-12B’、13~13A‧‧‧剖面線
D1、D2‧‧‧距離
D3‧‧‧寬度
H‧‧‧水平延伸區
V‧‧‧垂直延伸區

第1圖繪示本揭露內容之一實施例之半導體結構之上視圖。
第1A圖繪示本揭露內容之另一實施例之半導體結構之上視圖。
第2A圖繪示沿第1圖之剖面線2A-2A’之剖面示意圖。
第2B圖繪示沿第1圖之剖面線2B-2B’之剖面示意圖。
第2C圖繪示沿第1圖之剖面線2C-2C’之剖面示意圖。
第3圖~第13A圖繪示依照本發明之一實施例之一種半導體結構之製造方法示意圖。

在此揭露內容之實施例中，係提出一種半導體結構及其製造方法。實施例中，半導體結構中，垂直延伸區中的導電層形成於蝕刻阻擋結構上，使得垂直延伸的導電層可以獲得蝕刻阻擋結構所提供的良好的支撐，以提供堆疊結構和接觸插塞之間良好且穩定的電性接觸。然而，實施例僅用以作為範例說明，並不會限縮本發明欲保護之範圍。此外，實施例中之圖式係省略部份要之元件，以清楚顯示本發明之技術特點。

請參照第1、2A~2C圖，第1圖繪示本揭露內容之一實施例之半導體結構10之上視圖，第2A圖繪示沿第1圖之剖面線2A-2A’之剖面示意圖，第2B圖繪示沿第1圖之剖面線2B-2B’之剖面示意圖，第2C圖繪示沿第1圖之剖面線2C-2C’之剖面示意圖。實施例中，半導體結構10例如是三維記憶裝置的主要結構。

如第1、2A~2C圖所示，半導體結構10包括一基板100、一堆疊結構200、複數個記憶結構800、一蝕刻阻擋結構(etching stop structure)300以及一第一填充切槽(filled slit groove)410。基板100具有一凹槽(trench)100t(請同時參照第3圖)。堆疊結構200具有一水平延伸區H及一垂直延伸區V，垂直延伸區V沿凹槽100t之一側壁100s延伸，堆疊結構200包括複數個導電層210和複數個絕緣層220，導電層210和絕緣層220交錯設置(interlaced)堆疊於凹槽100t中。記憶結構800垂直穿過堆疊結構200之水平延伸區H中的導電層210和絕緣層220。蝕刻阻擋結構300形成於堆疊結構200之垂直延伸區V中。第一填充切槽410形成於堆疊結構200中，垂直延伸區V中之導電層210和絕緣層220形成於蝕刻阻擋結構300上且位於蝕刻阻擋結構300和第一填充切槽410之間。

實施例中，垂直延伸區V中的導電層210和絕緣層220形成於蝕刻阻擋結構300上且位於蝕刻阻擋結構300和第一填充切槽410之間，使得沿Z方向垂直延伸的導電層210可以獲得蝕刻阻擋結構300所提供的良好的支撐，導電層210不會變形或垮掉，以提供堆疊結構200和接觸插塞之間良好且穩定的電性接觸。

實施例中，第1、2A~2C圖所示，半導體結構10更可選擇性地包括一氧化物間隔層(oxide spacer)600。氧化物間隔層600位於堆疊結構200和凹槽100t的側壁100s之間，且位於蝕刻阻擋結構300之一第一側壁310和凹槽100t的側壁100s之間。

另一實施例中，半導體結構10可不包括氧化物間隔層(未繪示於圖中)，而蝕刻阻擋結構300的第一側壁310鄰接凹槽100t的側壁100s。換言之，蝕刻阻擋結構300可延伸至並接觸凹槽100t的側壁100s。

實施例中，第1、2B~2C圖所示，蝕刻阻擋結構300之一第二側壁320可位於堆疊結構200之水平延伸區H中。

實施例中，第1、2B~2C圖所示，蝕刻阻擋結構300之一底表面330可直接接觸凹槽100t之一底面100b。

換言之，蝕刻阻擋結構300可覆蓋堆疊結構200的垂直延伸區V沿X-Z方向的剖面，位於蝕刻阻擋結構300沿Y方向兩側的導電層210藉由蝕刻阻擋結構300而分隔開來。

實施例中，如第1圖所示，蝕刻阻擋結構300和第一填充切槽410之間相隔的距離D1例如係20~200奈米(nm)。實施例中，記憶結構800的剖面寬度例如是5~100奈米。

實施例中，如第2A~2C圖所示，半導體結構10更可包括一介電結構400和複數個接觸插塞510/520。介電結構400位於基板100和堆疊結構200上。接觸插塞510/520形成於介電結構400之中，其中每一個接觸插塞510/520分別電性連接至堆疊結構200之垂直延伸區V中的每一個對應的導電層210。

實施例中，如第1圖所示，半導體結構10更可包括一第二填充切槽420。第二填充切槽420形成於堆疊結構200中，蝕刻阻擋結構300位於第一填充切槽410和第二填充切槽420之間。實施例中，蝕刻阻擋結構300和第二填充切槽420之間相隔的距離D2例如係20~200奈米。

一實施例中，第一填充切槽410和第二填充切槽420可分別包括一絕緣層和一導電填充物，其中絕緣層形成於一切槽的表面上，導電填充物形成於此絕緣層上並填充此切槽。實施例中，絕緣層例如是氧化矽層，導電填充物例如是氮化鈦(TiN)及鎢，其中氮化鈦層形成於絕緣層上，而鎢形成於氮化鈦層上並填充此切槽。另一實施例中，第一填充切槽410和第二填充切槽420可分別包括一絕緣填充物。實施例中，第一填充切槽410和第二填充切槽420之間的距離例如是約1000微米。

實施例中，堆疊結構200的垂直延伸區V中之導電層210和絕緣層220更位於蝕刻阻擋結構300和第二填充切槽420之間。

實施例中，垂直延伸區V中的導電層210和絕緣層220形成於蝕刻阻擋結構300上並直接接觸蝕刻阻擋結構300，因此即使導電層210和絕緣層220沿Z方向垂直延伸且沿X方向具有很小的厚度，仍可以獲得蝕刻阻擋結構300所提供的良好的支撐，導電層210不會變形或垮掉，以提供堆疊結構200和接觸插塞510/520之間良好且穩定的電性接觸，進而提高半導體結構10的穩定性。

實施例中，堆疊結構200的水平延伸區H中的導電層210可包括多晶矽、鎢、或前述兩者之組合，堆疊結構200的垂直延伸區V中的導電層210可包括鎢。垂直延伸區V中的導電層210電性連接至接觸插塞510/520，而鎢的阻值小於多晶矽的阻值，如此一來，垂直延伸區V中的導電層210包括鎢可以大幅降低堆疊結構的電性接觸端(pickup region)的阻值。

實施例中，半導體結構例如是一三維記憶裝置的主要結構，導電層210例如是字元線。

第1A圖繪示本揭露內容之另一實施例之半導體結構20之上視圖。本實施例中與前述實施例相同或相似之元件係沿用同樣或相似的元件標號，且相同或相似元件之相關說明請參考前述，在此不再贅述。

如第1A圖所示，實施例中，蝕刻阻擋結構300可包括複數個蝕刻阻擋塊(etching stop block)300’。此些蝕刻阻擋塊300’中，最靠近第一填充切槽410的一個蝕刻阻擋塊300’和第一填充切槽410之間相隔的距離D1例如係20~200奈米，最靠近第二填充切槽420的一個蝕刻阻擋塊300’和第二填充切槽420之間相隔的距離D2例如係20~200奈米。

第3圖~第12A圖繪示依照本發明之一實施例之一種半導體結構之製造方法示意圖。

如第3圖所示，提供具有凹槽100t的基板100。實施例中，例如進行一蝕刻製程以形成凹槽100t於基板100中。實施例中，可選擇性地形成氧化物間隔層600在凹槽100t的側壁100s上。

如第4~5圖所示，形成堆疊結構於凹槽100t中。實施例中，形成堆疊結構於凹槽100t中的製造方法例如包括以下步驟。

如第4圖所示，可形成複數個材料層230和複數個絕緣層220，材料層230和絕緣層220交錯設置堆疊於凹槽100t中和基板100上。實施例中，材料層230可以是導電材料層或是犧牲層。導電材料層例如包括多晶矽，犧牲層例如包括氮化矽(SiN)、氮氧化矽(SiON)、氮碳化矽(SiCN)或上述之任意組合。本實施例中，絕緣層220係為氧化矽，而材料層230例如是犧牲層，其材質係為氮化矽。

如第5圖所示，平坦化材料層230和絕緣層220，使得材料層230和絕緣層220與基板100之上表面100a共表面，接著形成介電材料730於材料層230和絕緣層220上，並形成頂蓋層(cap layer)710以及硬遮罩層720於平坦化的材料層230、絕緣層220及基板100之上表面100a上。實施例中，頂蓋層710例如是氧化矽層，硬遮罩層720例如是氮化矽層。至此，形成如第5圖所示的堆疊結構5200，堆疊結構5200具有水平延伸區H及垂直延伸區V，垂直延伸區V沿凹槽100t之側壁100s延伸，材料層230和絕緣層220交錯設置堆疊於凹槽100t中。於後續步驟中將材料層230置換為導電材料後，則形成堆疊結構200。

如第6~7B圖所示，形成蝕刻阻擋結構300於堆疊結構5200之垂直延伸區V中。形成蝕刻阻擋結構300的製造方法例如包括以下步驟。

第6A圖繪示沿第6圖之剖面線6A-6A’之剖面示意圖，第6B圖繪示沿第6圖之剖面線6B-6B’之剖面示意圖。如第6~6B圖所示，形成一凹槽6300於堆疊結構5200之垂直延伸區V中。實施例中，例如以一蝕刻製程形成凹槽6300，此蝕刻製程對於材料層230和絕緣層220不具有選擇比。

如第6和6B圖所示，實施例中，凹槽6300的一端可延伸至氧化物間隔層600，而凹槽6300的另一端可延伸至水平延伸區H中。另一實施例中，凹槽6300的一端甚至可以延伸至暴露出凹槽100t的側壁100s(未繪示於圖中)。再者，實施例中，凹槽6300的底部可暴露出凹槽100t之底面100b。

第7A圖繪示沿第7圖之剖面線7A-7A’之剖面示意圖，第7B圖繪示沿第7圖之剖面線7B-7B’之剖面示意圖。如第7~7B圖所示，填入蝕刻阻擋材料於凹槽6300中以形成蝕刻阻擋結構300。填入蝕刻阻擋材料後，更可進行一化學機械研磨製程以平坦化蝕刻阻擋結構300的表面。

第8A圖繪示沿第8圖之剖面線8A-8A’之剖面示意圖，第8B圖繪示沿第8圖之剖面線8B-8B’之剖面示意圖，第8C圖繪示沿第8圖之剖面線8C-8C’之剖面示意圖。如第8~8C圖所示，形成記憶結構800。於此步驟中，此些記憶結構800垂直穿過堆疊結構5200的水平延伸區H中的材料層230和絕緣層220。於後續步驟中將材料層230置換為導電材料後，則此些記憶結構800垂直穿過堆疊結構200的水平延伸區H中的導電層210和絕緣層220。

如第8~8C圖所示，形成記憶結構800的製造方法例如包括以下步驟。先以蝕刻製程形成複數個貫穿開口(through opening)，此些貫穿開口垂直穿過堆疊結構5200的水平延伸區H中的材料層230和絕緣層220，且此蝕刻製程對於材料層230和絕緣層220不具有選擇比。接著形成記憶層810於貫穿開口的側壁上，接著形成通道層820於記憶層810上，再填入絕緣材料830於貫穿開口中的通道層820上。實施例中，如第8C圖所示，貫穿開口垂直向下延伸至基板100中。另一實施例中，貫穿開口亦可垂直向下延伸並停止於基板100的表面(未繪示於圖中)。

實施例中，記憶層810例如是氧化矽-氮化矽-氧化矽(oxide-nitride-oxide，ONO)之複合層、氧化矽-氮化矽-氧化矽-氮化矽-氧化矽(oxide-nitride-oxide-nitride-oxide，ONONO)之複合層或氧化矽-氮化矽-氧化矽-氮化矽-氧化矽-氮化矽-氧化矽(oxide-nitride-oxide-nitride-oxide-nitride-oxide，ONONONO)之複合層，但不以此為限。通道層820例如是無摻雜的多晶矽。絕緣材料830例如是氧化矽、氮化矽、或其他適合的介電材料。

一實施例中，記憶結構800可以全部形成於水平延伸區H中(未繪示於圖中)。一實施例中，如第8C圖所示，一些記憶結構800可以形成於蝕刻阻擋結構300中。

如第9~12B圖所示，形成第一填充切槽410於堆疊結構200中，其中垂直延伸區V中之導電層210和絕緣層220位於蝕刻阻擋結構300和第一填充切槽410之間。實施例中，如第9~12B圖所示，更可形成第二填充切槽420於堆疊結構200中，其中蝕刻阻擋結構300位於第一填充切槽410和第二填充切槽420之間。形成第一填充切槽410、第二填充切槽420和堆疊結構200之導電層210的製造方法例如包括以下步驟。

第9A圖繪示沿第9圖之剖面線9A-9A’之剖面示意圖，第9B圖繪示沿第9圖之剖面線9B-9B’之剖面示意圖。如第9~9B圖所示，形成一第一切槽910和一第二切槽920於堆疊結構5200中，第一切槽910和第二切槽920穿過堆疊結構5200的垂直延伸區V和水平延伸區H中的材料層230和絕緣層220。實施例中，例如是以一蝕刻製程形成第一切槽910和第二切槽920，且此蝕刻製程對於材料層230和絕緣層220不具有選擇比。

第10A圖繪示沿第10圖之剖面線10A-10A’之剖面示意圖，第10B圖繪示沿第10圖之剖面線10B-10B’之剖面示意圖，第10C圖繪示沿第10圖之剖面線10C-10C’之剖面示意圖。如第10~10C圖所示，移除垂直延伸區V中的材料層230。

如第10~10C圖所示，本實施例中，材料層230例如是犧牲層，以磷酸(H₃ PO₄ )溶液作為蝕刻液，磷酸溶液通過第一切槽910和第二切槽920而將垂直延伸區V和水平延伸區H中的材料層230移除而形成空位240。同時，蝕刻液亦可以將硬遮罩層720一併移除。

如第10~10C圖所示，由於水平延伸區H沿Y方向的寬度D3可以很長，例如是約1000微米(μm)，因此需經由蝕刻液的過蝕刻(over etching)，而能夠將水平延伸區H中位於第一切槽910和第二切槽920之間的所有材料層230(犧牲層)均移除。此步驟中，由於垂直的記憶結構800穿過水平延伸區H，一層一層被空位240間隔開來的絕緣層220可以經由垂直的記憶結構800而得到支撐，經由第一切槽910和第二切槽920導入蝕刻液進行過蝕刻而可以把所有材料層230都蝕刻掉，而被空位240間隔開來的絕緣層220卻可以經由多個垂直的記憶結構800支撐住而不會垮掉。

如第10~10C圖所示，相較於水平延伸區H沿Y方向的寬度D3，垂直延伸區V中的蝕刻阻擋結構300和第一切槽910以及第二切槽920之間的距離D1和D2相對而言短得多，例如約20~200奈米。相較於沒有設置蝕刻阻擋結構300的情況，當垂直延伸區V中垂直延伸的材料層230被移除，則剩下被空位240間隔開來的垂直延伸的絕緣層220很容易變形或垮掉。根據本揭露內容之實施例，由於距離D1和D2相對而言較短，因此經由蝕刻液的過蝕刻可以輕易地完全移除垂直延伸區V中的材料層230並且停止於蝕刻阻擋結構300；再者，間隔開來的絕緣層220垂直延伸且形成於蝕刻阻擋結構300上，也就是說，絕緣層220直接接觸蝕刻阻擋結構300，因此絕緣層220可以獲得蝕刻阻擋結構300所提供的良好的支撐，不會變形或垮掉，進而穩定住製程中的整個結構體。

另一實施例中，材料層230例如是導電材料層，例如包括多晶矽，則亦可以調整蝕刻液的過蝕刻程度，僅完全移除垂直延伸區V中的材料層230並且停止於蝕刻阻擋結構300，而僅部分移除水平延伸區H中鄰接第一切槽910以及第二切槽920的部分材料層230(未繪示於圖中)。如此一來，垂直延伸區V的絕緣層220仍然可以獲得蝕刻阻擋結構300所提供的良好的支撐，不會變形或垮掉，而可以穩定住製程中的整個結構體。

第11A圖繪示沿第11圖之剖面線11A-11A’之剖面示意圖，第11B圖繪示沿第11圖之剖面線11B-11B’之剖面示意圖，第11C圖繪示沿第11圖之剖面線11C-11C’之剖面示意圖。如第11~11C圖所示，形成導電層210。

本實施例中，例如將導電材料通過第一切槽910和第二切槽920填入垂直延伸區V和水平延伸區H中的材料層230移除後的空位240，以形成導電層210。

如第11~11C圖所示，通過第一切槽910和第二切槽920導入導電材料至空位240中。例如，以沈積製程先形成一層高介電常數材料層於空位240中的記憶結構800的外壁、及空位240的內壁上，高介電常數材料層例如可包括氧化鋁(AlO_x )或氧化鉿(HfO₂ )。接著，形成導電填充物於此高介電常數材料層上並填充空位240。實施例中，導電填充物例如包括氮化鈦及鎢，其中氮化鈦層形成於高介電常數材料層上，而鎢形成於氮化鈦層上並填充空位240。

接著，將一蝕刻液通過第一切槽910和第二切槽920，將從空位240突出至第一切槽910和第二切槽920內的導電填充物移除，而使得填充於不同空位240中的各個導電填充物部分彼此斷開而電性絕緣，而形成導電層210。至此，形成堆疊結構200。

另一實施例中，材料層230例如是導電材料層，例如包括多晶矽，則水平延伸區H中的材料層230並不全部移除，而將導電材料通過第一切槽910和第二切槽920填入垂直延伸區V中的材料層230移除後的形成的空位240。如此一來，填入垂直延伸區V中的空位240的導電材料以及水平延伸區H中的材料層230(導電材料層)形成導電層210。

第12A圖繪示沿第12圖之剖面線12A-12A’之剖面示意圖，第12B圖繪示沿第12圖之剖面線12B-12B’之剖面示意圖。如第12~12B圖所示，形成第一填充切槽410和第二填充切槽420。

一實施例中，例如以沈積製程先形成絕緣層於切槽的表面上，接著形成導電填充物於此絕緣層上並填充切槽。絕緣層可包括二氧化矽(SiO2)、氮化矽(SiN)或低介電常數材料。導電填充物例如包括氮化鈦及鎢，其中氮化鈦層形成於絕緣層上，而鎢形成於氮化鈦層上並填充切槽。

另一實施例中，例如填入一絕緣填充物於第一切槽910和第二切槽920中以形成第一填充切槽410和第二填充切槽420。

實施例中，填入導電填充物或絕緣填充物於第一切槽910和第二切槽920中之後，可進行一化學機械研磨製程以平坦化第一填充切槽410和第二填充切槽420的上表面。

第13A圖繪示沿第13圖之剖面線13A-13A’之剖面示意圖。如第13~13A圖所示，形成介電結構400於基板100和堆疊結構200上。

請參照第1、2A~2C圖，形成接觸插塞510/520於介電結構400之中，其中各個接觸插塞510/520分別電性連接至堆疊結構200之垂直延伸區V中的各個導電層210。舉例而言，位於鄰近第一填充切槽410的接觸插塞510電性連接至奇數條的導電層210，而位於鄰近第二填充切槽420的接觸插塞520電性連接至偶數條的導電層210。如此一來，相較於將所有接觸插塞配置於同一側且同一排的設計，根據本揭露內容之實施例，接觸插塞510/520交錯電性連接至間隔的導電層210可以增大X方向的接觸插塞的節距，降低製程可以產生的錯位誤差。

依照本發明之另一實施例之半導體結構之製造方法中，請參照第1A圖和第6~7B圖，可形成複數個凹槽6300於堆疊結構5200之垂直延伸區V中，再填入蝕刻阻擋材料於多個凹槽6300中以形成多個蝕刻阻擋結構300’，而形成如第1A圖所示的半導體結構20。

綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10‧‧‧半導體結構

300‧‧‧蝕刻阻擋結構

310‧‧‧第一側壁

410‧‧‧第一填充切槽

420‧‧‧第二填充切槽

510、520‧‧‧接觸插塞

800‧‧‧記憶結構

2A-2A’、2B-2B’、2C-2C’‧‧‧剖面線

D1、D2‧‧‧距離

H‧‧‧水平延伸區

V‧‧‧垂直延伸區

Claims

一種半導體結構，包括：
一基板，具有一凹槽(trench)；
一堆疊結構，具有一水平延伸區及一垂直延伸區，該垂直延伸區沿該凹槽之一側壁延伸，其中該堆疊結構包括複數個導電層和複數個絕緣層，交錯設置(interlaced)堆疊於該凹槽中；
一蝕刻阻擋結構(etching stop structure)，形成於該堆疊結構之該垂直延伸區中；
複數個記憶結構，垂直穿過該堆疊結構之該水平延伸區中的該些導電層和該些絕緣層；以及
一第一填充切槽(filled slit groove)，形成於該堆疊結構中，其中該垂直延伸區中之該些導電層和該些絕緣層形成於該蝕刻阻擋結構上且位於該蝕刻阻擋結構和該第一填充切槽之間。
如申請專利範圍第1項所述之半導體結構，其中該蝕刻阻擋結構之一第一側壁鄰接該凹槽之該側壁，該蝕刻阻擋結構之一第二側壁位於該堆疊結構之該水平延伸區中，且該蝕刻阻擋結構之一底表面係直接接觸該凹槽之一底面。
如申請專利範圍第1項所述之半導體結構，其中該蝕刻阻擋結構和該第一填充切槽係相隔20~200奈米(nm)。
如申請專利範圍第1項所述之半導體結構，更包括：
一第二填充切槽，形成於該堆疊結構中，其中該蝕刻阻擋結構位於該第一填充切槽和該第二填充切槽之間，該垂直延伸區中之該些導電層和該些絕緣層更位於該蝕刻阻擋結構和該第二填充切槽之間。
如申請專利範圍第4項所述之半導體結構，其中該蝕刻阻擋結構包括：
複數個蝕刻阻擋塊(etching stop block)，該些蝕刻阻擋塊中最靠近該第二填充切槽者和該第二填充切槽係相隔20~200奈米。
一種半導體結構之製造方法，包括：
提供一基板，該基板具有一凹槽；
形成一堆疊結構，該堆疊結構具有一水平延伸區及一垂直延伸區，該垂直延伸區沿該凹槽之一側壁延伸，其中該堆疊結構包括複數個導電層和複數個絕緣層，交錯設置(interlaced)堆疊於該凹槽中；
形成一蝕刻阻擋結構於該堆疊結構之該垂直延伸區中；
形成複數個記憶結構，垂直穿過該堆疊結構之該水平延伸區中的該些導電層和該些絕緣層；以及
形成一第一填充切槽於該堆疊結構中，其中該垂直延伸區中之該些導電層和該些絕緣層形成於該蝕刻阻擋結構上且位於該蝕刻阻擋結構和該第一填充切槽之間。
如申請專利範圍第6項所述之半導體結構之製造方法，其中該蝕刻阻擋結構之一第一側壁鄰接該凹槽之該側壁，該蝕刻阻擋結構之一第二側壁位於該堆疊結構之該水平延伸區中，且該蝕刻阻擋結構之一底表面係直接接觸該凹槽之一底面。
如申請專利範圍第6項所述之半導體結構之製造方法，其中該蝕刻阻擋結構和該第一填充切槽係相隔20~200奈米。
如申請專利範圍第6項所述之半導體結構之製造方法，更包括：
形成一第二填充切槽於該堆疊結構中，其中該蝕刻阻擋結構位於該第一填充切槽和該第二填充切槽之間，該垂直延伸區中之該些導電層和該些絕緣層更位於該蝕刻阻擋結構和該第二填充切槽之間。
如申請專利範圍第9項所述之半導體結構之製造方法，其中形成該蝕刻阻擋結構包括：
形成複數個蝕刻阻擋塊，該些蝕刻阻擋塊中最靠近該第二填充切槽者和該第二填充切槽係相隔20~200奈米。