TW201426992A - 半導體結構及其製造方法 - Google Patents

Abstract

一種半導體結構及其製造方法。 半導體結構包括複數個堆疊結構以及複數個接觸結構，其中各堆疊結構包括複數個導電條與複數個絕緣條，導電條與絕緣條係交錯設置(interlaced)，各接觸結構分別電性連接於各堆疊結構。接觸結構包括一第一導電柱(conductive pillar)、一介電材料層、一金屬矽化物層及一第二導電柱。介電材料層環繞第一導電柱的側面，金屬矽化物層形成於第一導電柱之上表面上，第二導電柱形成於金屬矽化物層上，該些第一導電柱之上表面係為同平面。

Description

半導體結構及其製造方法

本發明是有關於一種半導體結構及其製造方法，且特別是有關於一種用於三維記憶裝置之半導體結構及其製造方法。

近年來半導體元件的結構不斷地改變，且元件的記憶體儲存容量也不斷增加。記憶裝置係使用於許多產品之中，例如MP3播放器、數位相機、電腦檔案等等之儲存元件中。隨著應用的增加，對於記憶裝置的需求也趨向較小的尺寸、較大的記憶容量。

設計者們開發一種提高記憶裝置密度的方法係使用三維堆疊記憶裝置，藉以達成更高的記憶容量，同時降低每一位元之成本。然而，製作此種記憶裝置時，需針對位於堆疊結構中不同層的各個位元層分別製作接觸點，並且亦需針對不同的元件製作接觸點，例如串選擇線、接地選擇線及源極接點，此種記憶裝置複雜的結構也使得製造方法變得複雜。

本發明係有關於一種半導體結構及其製造方法， 可應用於記憶裝置。根據本揭露內容之實施例，以兩段式的方式形成半導體結構之多個接觸結構，可以在同一個製程中製作多個具有不同高度的接觸結構，具有簡化製程步驟、以及減少製程時間及成本的效果。

根據本發明之一方面，係提出一種 半導體結構。半導體結構包括複數個堆疊結構以及複數個接觸結構，其中各堆疊結構包括複數個導電條與複數個絕緣條，導電條與絕緣條係交錯設置(interlaced)，各接觸結構分別電性連接於各堆疊結構。接觸結構包括一第一導電柱(conductive pillar)、一介電材料層、一金屬矽化物層及一第二導電柱。介電材料層環繞第一導電柱的側面，金屬矽化物層形成於第一導電柱之上表面上，第二導電柱形成於金屬矽化物層上，該些第一導電柱之上表面係為同平面。

根據本發明之另一方面，係提出一種半導體結構的製造方法。半導體結構的製造方法包括下列步驟：形成 複數個堆疊結構，其中包括形成複數個導電條與複數個絕緣條，導電條與絕緣條係交錯設置(interlaced)；以及形成複數個接觸結構，各接觸結構分別電性連接於各堆疊結構。形成各接觸結構包括下列步驟：形成一第一導電柱(conductive pillar)；形成一介電材料層，環繞第一導電柱的側面；形成一金屬矽化物層於第一導電柱之上表面上；及形成一第二導電柱於金屬矽化物層上，其中該些第二導電柱之高度係為相同。

根據本發明之再一方面，係提出一種半導體結構的製造方法。半導體結構的製造方法包括下列步驟：形成 複數個堆疊結構，其中包括形成複數個導電條與複數個絕緣條，導電條與絕緣條係交錯設置；形成一絕緣材料層，絕緣材料層係包覆堆疊結構；形成複數個凹孔於絕緣材料層中，凹孔係曝露出各堆疊結構之一部分；形成複數個介電材料層分別於凹孔之側壁上；填入一導電材料於凹孔中以形成複數個第一導電柱；形成複數個金屬矽化物層於第一導電柱之上表面上；以及形成複數個第二導電柱於金屬矽化物層上，其中該些第二導電柱之高度係為相同。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：

在此揭露內容之實施例中，係提出一種半導體結構及其製造方法。根據本揭露內容之實施例，以兩段式的方式形成半導體結構之多個接觸結構，可以在同一個製程中製作多個具有不同高度的接觸結構，具有簡化製程步驟、以及減少製程時間及成本的效果。需注意的是，圖式係已簡化以利清楚說明實施例之內容，圖式上的尺寸比例並非按照實際產品等比例繪製，因此並非作為限縮本發明保護範圍之用。並且，實施例所提出的細部結構和製程步驟僅為舉例說明之用，並非對本發明欲保護之範圍做限縮。具有通常知識者當可依據實際實施態樣的需要對該些步驟加以修飾或變化。

第1圖繪示依照本發明之一實施例之半導體結構之俯視示意圖，第2A圖繪示沿第1圖之剖面線2A-2A’之剖面示意圖，第2B圖繪示沿第1圖之剖面線2B-2B’之剖面示意圖，第2C圖繪示沿第1圖之剖面線2C-2C’之剖面示意圖。

請參照第1及2A~2C圖。 半導體結構100包括複數個堆疊結構110以及複數個接觸結構120。各個堆疊結構110包括複數個導電條111與複數個絕緣條113，導電條111與絕緣條113係交錯設置(interlaced)。各個接觸結構120分別電性連接於各個堆疊結構110之第一端110a。各個接觸結構120包括第一導電柱(conductive pillar)121、介電材料層123、金屬矽化物層125及第二導電柱127。介電材料層123環繞第一導電柱121的側面，金屬矽化物層125形成於第一導電柱121之上表面121a上，第二導電柱127形成於金屬矽化物層125上。多個接觸結構120的第一導電柱121之上表面121a係為同平面。實施例中，導電條111的材質包括含矽材料，例如是多晶矽；絕緣條113的材質包括氧化物，例如是二氧化矽；然實際應用時，該些材質亦視應用狀況作適當選擇，並不以前述材料為限。

實施例中，如第2B圖所示(請同時參照第1圖)，接觸區BLP中， 多個第二導電柱127之高度127H例如係為相同，多個第一導電柱121之高度121H1~121H8例如係為不同，舉例來說，第一導電柱121之高度121H1與其餘第一導電柱121之高度121H2~121H8係為不同。如此一來，如第2B圖所示，接觸區BLP中的多個接觸結構120係形成階梯狀的整體結構。

實施例中，第一導電柱121之材料與第二導電柱127之材料例如係為不同。第一導電柱121之材料例如是多晶矽(polysilicon)，第二導電柱127之材料例如是鎢。金屬矽化物層125 的材質例如是矽化鎳或矽化鈷，具有降低第一導電柱121之阻抗的效果。然實際應用時，該些材質亦視應用狀況作適當選擇，並不以前述材料為限。

實施例中，如第2A圖所示，介電 材料層123亦形成於堆疊結構110之兩側壁110s上。介電材料層123包括電荷捕捉材料(charge trapping material)，例如可具有多層結構，例如是ONO複合層或ONONO複合層或BE-SONOS複合層，或是包括例如由氧化矽與氮化矽交錯堆疊形成的ONO結構。

實施例中，如第2A~2B圖所示， 各接觸結構120係經由各第一導電柱121分別電性連接於各堆疊結構110之多個導電條111其中之一。

一實施例中，如第1及2A圖所示， 半導體結構100可更包括複數個條狀導電結構130和130’，此些條狀導電結構130和130’形成於堆疊結構110上及多個堆疊結構110之間，且條狀導電結構130和130’的延伸方向D1係垂直於堆疊結構110的延伸方向D2。

一實施例中， 半導體結構100可更包括絕緣結構140。如第1圖所示，絕緣結構140形成於多個條狀導電結構130/130’之間。如第2B圖所示，絕緣結構140亦形成於多個接觸結構120之間，此些接觸結構120係以絕緣結構140彼此分隔開。實施例中，絕緣結構140的材質例如包括氧化物。

一實施例中， 如第2C圖所示，半導體結構100可更包括複數個導電塊150，導電塊150電性連接於堆疊結構110。實施例中，各個導電塊150形成於各堆疊結構110相對於第一端110a之第二端110b。如第2C圖所示，接觸結構120更可形成於導電塊150上。

一實施例中，如第2B圖所示， 半導體結構100可更包括阻障層(barrier layer)160，阻障層160例如是設置於接觸結構120之間。實施例中，阻障層160的材質例如包括金屬氮化物，然實際應用時，該些材質亦視應用狀況作適當選擇，並不以前述材料為限。

一實施例中，如第1圖所示， 半導體結構100可更包括複數個導電塊170，導電塊170電性連接於堆疊結構110。實施例中，各個導電塊170係電性連接於對應的各個接觸結構120。

一實施例中，以 半導體結構100為一三維記憶裝置(3D memory device)為例，如第1~2C圖所示，堆疊結構110例如是位元線(bit line，BL)，接觸區BLP上方的接觸結構120例如是位元線襯墊(bit line pad，BLP)，條狀導電結構130例如是字元線(word line，WL)，條狀導電結構130’例如是接地選擇線(ground select line，GSL)，導電塊150例如是源極接點(source contact，SC)，導電塊170例如是串列選擇線(string select line)SSL，藉由接觸區BLP中階梯狀排列的多個接觸結構120而能夠通往堆疊結構110中不同層的導電條111。

一般製作 三維記憶裝置的作法，先形成堆疊結構110末端的階梯結構後，再蝕刻階梯結構上方的氧化層而形成多個接觸孔，接著填入鎢金屬而形成多個具有不同高度的鎢插拴(tungsten plug)。然而，連接至不同導電條111的不同鎢插拴具有不同高度，因此針對各個插拴所需的蝕刻深度必須不同，而會造成增加製程的步驟、時間以及成本。並且，記憶裝置中尚有其他接點需要製作接觸插拴(contact plug)，例如源極接點及串列選擇線，基於相似於上述的理由，更不可能同時在一個步驟做好記憶裝置所需要的所有接觸插拴。相對地，本揭露內容之實施例中，多個接觸結構120的第一導電柱121之上表面121a係為同平面，接著可在一次製程中形成多個第二導電柱127(接觸插拴，例如是鎢插拴)，因此，記憶裝置之製程的步驟、時間以及成本均可有效降低。

以下係提出實施例之一種半導體結構之製造方法，然該些步驟僅為舉例說明之用，並非用以限縮本發明。具有通常知識者當可依據實際實施態樣的需要對該些步驟加以修飾或變化。請參照第3圖至第23C圖。第3圖至第23C圖繪示依照本發明之一實施例之一種半導體結構之製造方法示意圖。需注意的是，圖式係已簡化以利清楚說明實施例之內容，圖式上的尺寸比例並非按照實際產品等比例繪製，因此並非作為限縮本發明保護範圍之用。

首先，請參照第3~7C圖，形成 複數個堆疊結構110，其中包括形成複數個導電條111與複數個絕緣條113，導電條111與絕緣條113係交錯設置(interlaced)。並且，於堆疊結構110的一端形成具有階梯狀結構的接觸區BLP。並且，形成複數個導電塊150於多個堆疊結構110相對於接觸區BLP端之另一端，且導電塊150電性連接於堆疊結構110。

形成 堆疊結構110、接觸區BLP及導電塊150的製造方法例如包括以下步驟。

如第3及4A~4B圖所示(第4A圖繪示沿第3圖之剖面線3A-3A’之剖面示意圖，第4B圖繪示沿第3圖之剖面線3B-3B’之剖面示意圖)，形成複數個 導電層111a與複數個絕緣層113a，導電層111a與絕緣層113a係交錯設置(interlaced)，並且形成複數個導電塊150於由導電層111a與絕緣層113a所構成的複合層中。接著，於選定的接觸區BLP中移除部分導電層111a與部分絕緣層113a以形成如第4B圖所示之階梯結構，例如是利用硬式光罩(hard mask)HM1以光罩蝕刻方式移除部分導電層111a與部分絕緣層113a。

如第5A~5B圖所示(第5A圖繪示沿第3圖之剖面線3A-3A’之剖面示意圖，第5B圖繪示沿第3圖之剖面線3B-3B’之剖面示意圖)，移除 硬式光罩HM1後，形成阻障材料層160a於導電層111a、絕緣層113a及導電塊150上，阻障材料層160a可以作為後續製程中的蝕刻阻擋層。接著設置硬式光罩HM2覆蓋阻障材料層160a，再設置圖案化光阻層PR1於硬式光罩HM2上。

如第6~7C圖所示(第7A圖繪示沿第6圖之剖面線6A-6A’之剖面示意圖，第7B圖繪示沿第6圖之剖面線6B-6B’之剖面示意圖，第7C圖繪示沿第6圖之剖面線6C-6C’之剖面示意圖)，例如以光罩蝕刻方式，根據圖案化光阻層PR1蝕刻 導電層111a與絕緣層113a，以形成複數個堆疊結構110。同時，蝕刻製程之後，阻障材料層160a亦被蝕刻而形成阻障層160於堆疊結構110、導電塊150及接觸區BLP上。

接著，請參照第8A~23C圖，形成複數個接觸結構120，各接觸結構120分別電性連接於各 堆疊結構110，例如是電性連接於各堆疊結構110之第一端110a。接觸結構120亦可形成於導電塊150和170上。形成一個接觸結構120的製造方法包括：形成第一導電柱121；形成介電材料層123，介電材料層123環繞第一導電柱121的側面；形成金屬矽化物層125於第一導電柱121之上表面121a上；以及形成第二導電柱127於金屬矽化物層125上，其中多個第二導電柱127之高度127H係為相同。

形成多個第一導電柱121及對應的多個介電材料層123 的製造方法例如包括以下步驟。

如第8A~8C圖所示(第8A圖繪示沿第6圖之剖面線6A-6A’之剖面示意圖，第8B圖繪示沿第6圖之剖面線6B-6B’之剖面示意圖，第8C圖繪示沿第6圖之剖面線6C-6C’之剖面示意圖)，形成絕緣材料層140a於整個結構的表面上。絕緣材料層140a覆蓋堆疊結構110、導電塊150及接觸區BLP。實施例中，絕緣材料層140a例如是金屬氧化物。

如第9~10C圖所示(第10A圖繪示沿第9圖之剖面線9A-9A’之剖面示意圖，第10B圖繪示沿第9圖之剖面線9B-9B’之剖面示意圖，第10C圖繪示沿第9圖之剖面線9C-9C’之剖面示意圖)，形成複數個凹孔(hole)121h於絕緣材料層140a中，且此些凹孔121h係位於 堆疊結構110連接至接觸區BLP之一端110a之上。如第9~10C圖所示，亦形成複數個凹孔150h和170h及複數個凹槽(trench)130t和130t’於絕緣材料層140a中，凹槽130t和130t’的延伸方向D1係垂直於堆疊結構110的延伸方向D2。實施例中，凹槽130t和130t’係與凹孔121h、150h和170h同時形成。實施例中，例如以蝕刻方式形成凹孔及凹槽，阻障層160可作為蝕刻阻擋層，使得堆疊結構110之間的絕緣材料層140a完全被移除，而堆疊結構110受到保護並未被蝕刻，並且，凹孔121h、150h和170h底部的阻障層160係薄化而並未被完全移除，使得凹孔121h、150h和170h下方的導電條111不會受到蝕刻破壞，並且也清楚定義出堆疊結構110。

實施例中， 以半導體結構100為一三維記憶裝置，此些凹孔與凹槽係分別用來定義後續形成的字元線、接地選擇線、串列選擇線、源極接點及位元線襯墊的接觸插拴的形狀、位置及範圍。因此，本揭露內容實施例中，可以在一次製程中一起定義出多個元件的接觸插拴的位置，具有簡化記憶裝置之製程步驟、以及減少製程時間及成本的優點。

如第11A~11C圖所示(第11A圖繪示沿第9圖之剖面線9A-9A’之剖面示意圖，第11B圖繪示沿第9圖之剖面線9B-9B’之剖面示意圖，第11C圖繪示沿第9圖之剖面線9C-9C’之剖面示意圖)，形成介電材料塗佈層123a於 堆疊結構110上及凹孔121h內。實施例中，介電材料塗佈層123a完全覆蓋阻障層160、堆疊結構110、凹槽130t和130t’、以及凹孔121h、150h和170h。

如第12A~12C圖所示(第12A圖繪示沿第9圖之剖面線9A-9A’之剖面示意圖，第12B圖繪示沿第9圖之剖面線9B-9B’之剖面示意圖，第12C圖繪示沿第9圖之剖面線9C-9C’之剖面示意圖)，蝕刻介電材料塗佈層123a及 阻障層160，凹孔121h曝露出各堆疊結構110之一部份，例如是各堆疊結構110之第一端110a(位於接觸區BLP內之一端的導電條111)，而形成介電材料層123於凹孔121h之側壁上。實施例中，介電材料層123亦形成於凹孔150h和170h之側壁上、凹槽130t和130t’之側壁上及堆疊結構110之間，凹孔150h曝露出各導電塊150。實施例中，例如是以非等向性(anisotropic)蝕刻方式進行全面性的蝕刻。

如第13A~13C圖所示(第13A圖繪示沿第9圖之剖面線9A-9A’之剖面示意圖，第13B圖繪示沿第9圖之剖面線9B-9B’之剖面示意圖，第13C圖繪示沿第9圖之剖面線9C-9C’之剖面示意圖)，填入導電材料於凹孔121h中並形成導電材料層1320。實施例中，導電材料亦填入於凹孔150h和170h中、凹槽130t和130t’中及堆疊結構110之間。實施例中，填入導電材料於凹槽130t和130t’中與填入導電材料於凹孔121h、150h和170h中例如係同時進行。實施例中，導電材料層1320 完全覆蓋堆疊結構110及接觸區BLP。導電材料層1320例如是未摻雜多晶矽(undoped polysilicon)。

如第14~15C圖所示(第15A圖繪示沿第14圖之剖面線14A-14A’之剖面示意圖，第15B圖繪示沿第14圖之剖面線14B-14B’之剖面示意圖，第15C圖繪示沿第14圖之剖面線14C-14C’之剖面示意圖)，移除部分導電材料層1320以曝露出 絕緣材料層140a的上表面140a1，至此形成多個第一導電柱121。實施例中，多個第一導電柱121例如是形成於接觸區BLP的階梯結構上方以及導電塊150之上。實施例中，例如是以化學機械研磨(CMP)的方式移除部分導電材料層1320以形成多個第一導電柱121。實施例中，平坦化後形成的第一導電柱121之上表面121a實質上與絕緣材料層140a的上表面140a1位於同一平面。

實施例中，移除部分導電材料層1320以曝露出 絕緣材料層140a的上表面140a1亦形成複數個條狀導電結構130及130’於凹槽130t及130t’中，條狀導電結構130及130’的延伸方向D1係垂直於堆疊結構110的延伸方向D2。實施例中，形成條狀導電結構130及130與形成第一導電柱121例如係同時進行。實施例中，移除部分導電材料層1320以曝露出絕緣材料層140a的上表面140a1亦形成複數個導電塊170於凹孔170h中。

一實施例中， 以半導體結構100為一三維記憶裝置為例，條狀導電結構130例如是字元線，位於條狀導電結構130兩側的條狀導電結構130’例如是接地選擇線，導電塊150上的第一導電柱121例如是源極接點的接觸插拴，導電塊170例如是串列選擇線，導電塊170經由導電條111電性連接於接觸結構120。實施例中，條狀導電結構130形成於間隔開的凹槽130t中，因此條狀導電結構130之間具有良好的絕緣性。也就是說，各個條狀導電結構130獨立地鑲嵌於間隔開的凹槽130t中並彼此間隔開，如此一來，各個條狀導電結構130之間不會有殘留的導電材料，而能夠具有良好的絕緣性，進而提高後續完成的記憶裝置之可靠性。

形成金屬矽化物層125 的製造方法例如包括以下步驟。然而並不限於此，亦可直接於選定區域上沈積金屬矽化物層125。

如第16A~16C圖所示(第16A圖繪示沿第14圖之剖面線14A-14A’之剖面示意圖，第16B圖繪示沿第14圖之剖面線14B-14B’之剖面示意圖，第16C圖繪示沿第14圖之剖面線14C-14C’之剖面示意圖)，形成金屬層1620於第一導電柱121上。金屬層1620直接接觸第一導電柱121的上表面121a。金屬層1620例如是鈷或鎳。實施例中，金屬層1620實質上形成於整個結構的表面上，覆蓋堆疊結構110、條狀導電結構130和130’及接觸區BLP，並且，金屬層1620直接接觸條狀導電結構130和130’的上表面。

如第17~18C圖所示(第18A圖繪示沿第17圖之剖面線17A-17A’之剖面示意圖，第18B圖繪示沿第17圖之剖面線17B-17B’之剖面示意圖，第18C圖繪示沿第17圖之剖面線17C-17C’之剖面示意圖)，第一導電柱121和條狀導電結構130和130’例如是含矽材料，對金屬層1620進行熱處理後，金屬矽化物層125便形成於第一導電柱121及條狀導電結構130和130’的上表面上。形成的金屬矽化物層125例如是 矽化鎳或矽化鈷。

形成第二導電柱127於金屬矽化物層125上 的製造方法例如包括以下步驟。

如第19A~19C圖所示(第19A圖繪示沿第17圖之剖面線17A-17A’之剖面示意圖，第19B圖繪示沿第17圖之剖面線17B-17B’之剖面示意圖，第19C圖繪示沿第17圖之剖面線17C-17C’之剖面示意圖)，形成絕緣材料層140b於整個結構的表面上，換句話說，絕緣材料層140b覆蓋堆疊結構110及接觸區BLP。實施例中，絕緣材料層140b覆蓋所有金屬矽化物層125。實施例中，絕緣材料層140b包括金屬氧化物，例如是層間介電層(interlayer dielectric)。

如第20A~20B圖所示(第20A圖繪示沿第17圖之剖面線17A-17A’之剖面示意圖，第20B圖繪示沿第17圖之剖面線17B-17B’之剖面示意圖)，設置 硬式光罩HM3覆蓋絕緣材料層140b，再設置圖案化光阻層PR2於硬式光罩HM3上。實施例中，圖案化光阻層PR2的圖案係對應預定形成的多個第二導電柱127。

如第21A~21C圖所示(第21A圖繪示沿第17圖之剖面線17A-17A’之剖面示意圖，第21B圖繪示沿第17圖之剖面線17B-17B’之剖面示意圖，第21C圖繪示沿第17圖之剖面線17C-17C’之剖面示意圖)，形成複數個凹孔127h於絕緣材料層140b中，且此些凹孔127h係曝露出第一導電柱121上的金屬矽化物層125。實施例中，亦形成複數個凹孔150h’於導電塊150上方的絕緣材料層140b中，以及形成複數個凹孔於導電塊170上方的絕緣材料層140b中，且曝露出位於導電塊150和170上方的金屬矽化物層125。實施例中，例如以光罩蝕刻方式，根據圖案化光阻層PR2蝕刻絕緣材料層140b，以形成凹孔 。

如第22~23C圖所示(第23A圖繪示沿第22圖之剖面線22A-22A’之剖面示意圖，第23B圖繪示沿第22圖之剖面線22B-22B’之剖面示意圖，第23C圖繪示沿第22圖之剖面線22C-22C’之剖面示意圖)，填入導電材料於凹孔127h中以形成第二導電柱127。實施例中，第二導電柱127亦形成於導電塊150和170上方的凹孔中。實施例中，更可平坦化絕緣材料層140b及多個第二導電柱127的表面，多個第二導電柱127的高度係為相同。至此，形成半導體結構100。

如第22~23C圖所示，絕緣材料層140a和140b形成絕緣結構140，絕緣結構140位於接觸結構120之間，且接觸結構120係以絕緣結構140彼此分隔開。此外，條狀導電結構130和130’之間係以絕緣結構140(絕緣材料層140a)彼此分隔開。

一實施例中， 以半導體結構100為一三維記憶裝置為例，導電塊150上方的接觸結構120例如是源極接點的接觸插拴，導電塊170上方的接觸結構例如是串列選擇線的接觸插拴，接觸區BLP上方的接觸結構120例如是位元線襯墊，藉由接觸區BLP中階梯狀排列的多個接觸結構120而能夠電性連接至並選取堆疊結構110中不同層的導電條111。

一般製作 多個元件的接觸插拴的作法，先蝕刻階梯結構上方的氧化層而形成多個接觸孔，多個接觸孔的蝕刻深度根據鎢插拴的高度而定，接著填入鎢金屬而形成多個具有不同高度的鎢插拴。然而，當蝕刻深度越深，則越不易將鎢金屬緻密地填入蝕刻孔中，若是鎢插拴的內部因填不滿而有空隙，則很可能會發生接觸不良的問題。並且，為了蝕刻出很深的蝕刻孔，也會發生後續研磨不易的問題，而提高製程的難度。相對地，本揭露內容之實施例中，以兩段式的方式形成接觸結構，也就是說，一個接觸插拴分成兩個步驟蝕刻及填入導電材料，如此一來，可以確保形成的接觸結構具有高緻密性，接觸結構內部不易產生空隙，並且可以在同一個製程中製作多個具有不同高度的接觸結構，因此具有簡化製程步驟、以及減少製程時間及成本的效果。

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100．．．半導體結構

110．．．堆疊結構

110a．．．第一端

110b．．．第二端

110s．．．側壁

111．．．導電條

111a．．．導電層

113．．．絕緣條

113a．．．絕緣層

120．．．接觸結構

121．．．第一導電柱

121a、140a1．．．上表面

121H1~121H8、127H．．．高度

121h、127h、150h、150h’、170h．．．凹孔

123．．．介電材料層

123a．．．介電材料塗佈層

125．．．金屬矽化物層

127．．．第二導電柱

130、130’．．．條狀導電結構

130t、130t’．．．凹槽

140．．．絕緣結構

140a、140b．．．絕緣材料層

150、170．．．導電塊

160．．．阻障層

160a．．．阻障材料層

1320．．．導電材料層

1620．．．金屬層

2A-2A’ 2B-2B’、2C-2C’、3A-3A’、3B-3B’、6A-6A’、6B-6B’、6C-6C’、9A-9A’、9B-9B’、9C-9C’、14A-14A’、14B-14B’、14C-14C’、17A-17A’、17B-17B’、17C-17C’、22A-22A’、22B-22B’、22C-22C’．．．剖面線

BLP．．．接觸區

D1、D2．．．延伸方向

HM1、HM2、HM3．．．硬式光罩

PR1、PR2．．．光阻層

第1圖繪示依照本發明之一實施例之半導體結構之俯視示意圖。

第2A圖繪示沿第1圖之剖面線2A-2A’之剖面示意圖。

第2B圖繪示沿第1圖之剖面線2B-2B’之剖面示意圖。

第2C圖繪示沿第1圖之剖面線2C-2C’之剖面示意圖。

第3圖至第23C圖繪示依照本發明之一實施例之一種半導體結構之製造方法示意圖。

100．．．半導體結構

110a．．．第一端

111．．．導電條

120．．．接觸結構

121．．．第一導電柱

121a．．．上表面

121H1~121H8、127H．．．高度

123．．．介電材料層

125．．．金屬矽化物層

127．．．第二導電柱

140．．．絕緣結構

160．．．阻障層

Claims (10)

1. 一種半導體結構，包括：
   複數個堆疊結構，其中各該堆疊結構包括複數個導電條與複數個絕緣條，該些導電條與該些絕緣條係交錯設置(interlaced)；以及
   複數個接觸結構，各該接觸結構分別電性連接於各該 堆疊結構，各該接觸結構包括：
   一第一導電柱(conductive pillar) ；
   一介電 材料層，環繞該第一導電柱的側面；
   一金屬矽化物層，形成於該第一導電柱之上表面上；及
   一第二導電柱，形成於該金屬矽化物層上；
   其中，該些第一導電柱之上表面係為同平面。
2. 如申請專利範圍第1項所述之半導體結構，其中該些第二導電柱之高度係為相同。
3. 如申請專利範圍第1項所述之半導體結構，其中該些第一導電柱至少其中之一之高度係與該些第一導電柱之其餘者之高度係為不同。
4. 如申請專利範圍第1項所述之半導體結構， 其中該些第一導電柱之材料與該些第二導電柱之材料係為不同。
5. 如申請專利範圍第1項所述之半導體結構， 其中各該接觸結構係經由各該第一導電柱分別電性連接於各該堆疊結構之該些導電條其中之一。
6. 一種半導體結構的製造方法，包括：
   形成 複數個堆疊結構，其中包括形成複數個導電條與複數個絕緣條，該些導電條與該些絕緣條係交錯設置(interlaced)；以及
   形成複數個接觸結構，各該接觸結構分別電性連接於各該 堆疊結構，其中形成各該接觸結構包括：
   形成一第一導電柱(conductive pillar) ；
   形成一介電 材料層，環繞該第一導電柱的側面；
   形成一金屬矽化物層於該第一導電柱之上表面上；及
   形成一第二導電柱於該金屬矽化物層上；
   其中該些第二導電柱之高度係為相同。
7. 如申請專利範圍第6項所述之半導體結構的製造方法，其中形成該些第一導電柱及該些介電材料層之步驟包括：
   形成一絕緣材料層；
   形成複數個凹孔(hole)於該絕緣材料層中，該些凹孔係 曝露出各堆疊結構之一部分；
   形成該些介電材料層於該些凹孔之側壁上；以及
   填入一導電材料於該些凹孔中以形成該些第一導電柱。
8. 如申請專利範圍第6項所述之半導體結構的製造方法，更包括：
   形成複數個條狀導電結構於該些 堆疊結構上及該些堆疊結構之間，其中該些條狀導電結構的延伸方向係垂直於該些堆疊結構的延伸方向。
9. 如申請專利範圍第8項所述之半導體結構的製造方法，其中形成該些條狀導電結構與形成該些第一導電柱係同時進行。
10. 如申請專利範圍第6項所述之半導體結構的製造方法，更包括：
    形成一絕緣結構於該些條狀導電結構之間。