TWI555178B - 包含雙極性源極接墊的三維垂直閘極nand快閃記憶體 - Google Patents

包含雙極性源極接墊的三維垂直閘極nand快閃記憶體 Download PDF

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TWI555178B TW103134699A TW103134699A TWI555178B TW I555178 B TWI555178 B TW I555178B TW 103134699 A TW103134699 A TW 103134699A TW 103134699 A TW103134699 A TW 103134699A TW I555178 B TWI555178 B TW I555178B
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Description

包含雙極性源極接墊的三維垂直閘極NAND快閃記憶體
本發明是有關於一種三維整合電路記憶體。
三維或3D記憶體裝置已發展出多種結構，其包括多個薄膜、以絕緣材料隔離的多條主動條(active strip)。廣為人知地，3D記憶體裝置的其中一種是採用薄膜電晶體(film transistor)作為記憶胞(memory cell)而成為一3D垂直閘極結構，例如揭露於2011/4/1申請的美國申請號13/078,311，目前是美國專利號8,503,213的”MEMORY ARCHITECTURE OF 3D ARRAY WITH ALTERNATING MEMORY STRING ORIENTATION AND STRING SELECT STRUCTURES”。3D垂直閘極結構包括多條薄膜條的堆疊及多個覆蓋於該堆疊上的字元線結構，使垂直延伸於此些堆疊之間的數個字元線結構的多個部分作為位於該些條之數個交叉點的數個記憶胞的數個字元線。薄膜記憶胞，例如是應用於3D垂直閘極NAND快閃記憶體，其可操作於一例如是基於讀取操作及編程操作而需要n型載子，及例如是基於抹除操作而需要p型載子的方法。
3D垂直閘極結構的薄膜記憶胞及其它高密度記憶結構可具 有多個通道體，其係輕度摻雜或本質不摻雜的半導體。此外，一些記憶體陣列結構具有無接面式(junction free)體。例如，如上專利號8,503,213所揭露之3D垂直閘極NAND快閃記憶體結構，其利用位於NAND條的數個胞之間的未摻雜接面的薄膜條。如此的結構，薄膜記憶體可具有低載子濃度且不具有提供快速電流路徑通道體。
當電荷載子濃度低或需要緩慢建立時，一些記憶胞的操作速度受到限制。
提供一高速的三維整合電路記憶體的結構是有需要的。
根據本發明之一實施例，提出一種薄膜記憶胞結構。薄膜記憶胞結構包括一半導體材料之條塊，條塊延伸於一位元線接墊與一源極線接墊之間。一閘極，例如是一交叉字元線，其與位於閘極與條塊之間的資料儲存元件設於條塊上。在一所述結構中，有數條交叉字元線及對應的記憶體元件，且條塊在數條字元線之間係無接面(junction-free)。源極線接墊包括至少一n型區及至少一p型區。電路耦接於源極線接墊之n型區及p型區，且選擇性地致使電流流動於條塊，其中條塊延伸自源極線接墊及n型區與p型區之一者。如此，可提供高效率的p型載子及n型載子源極於鄰近的記憶胞，以提高操作速度。
根據本發明之另一實施例，提出一種3D記憶體陣列。記憶體包括複數階(level)。各階包括一位元線接墊、一源極線接墊及數條半導體材料之條塊，條塊延伸於位元線接墊與源極 線接墊之間。該源極線接墊包括至少一n型區及至少一p型區。記憶體包括數條耦接於此些階之此些條塊的此些條字元線。記憶體包括數個位於此些字元線與此些半導體材料之條塊之間的資料儲存元件，藉以使數個記憶胞設於此些條塊與此些字元線的數個交叉點。記憶體包括耦接源極線接墊之n型區及p型區的電路，用以選擇性地致使電流流動於此些條塊，其中條塊延伸自源極線接墊之n型區與p型區之一者。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
102B、103B、104B、105B、112A、113A、114A、115A‧‧‧接墊
112、113、114、115、102、103、104、105、112、113、114、115、201-1、201-8、202-8、207-1、208-1、280-2、208-6、208-7、208-8、208-16、280-9、280-10‧‧‧主動條
109、119‧‧‧SSL閘極結構
125-1 WL、125-N WL、225-01、225-02、225-63‧‧‧字元線
126、127、227、1327‧‧‧接地選擇線GSL
128‧‧‧源極線
218、219、1328‧‧‧區域
218-1、218-2‧‧‧位元線接墊
218-1a‧‧‧階梯結構
218-1-2、218-2-5、229-1a、709a、709b、709c、829-1n、829-1p‧‧‧中層連接件
219‧‧‧主動條區
228-2、821-1、822-1、828-1、828-1、828-2、1328-1‧‧‧雙極性源極接墊
225-00、225-01、225-63‧‧‧字元線
228-1、1323-1‧‧‧源極接墊
229-1、229-2、229-7、229-16‧‧‧條選擇線SSL閘極結構
229-1a、309a、390b、390c、711a、712a、713a、714a、1329-1n、1329-1p‧‧‧中間層接件
308、711、712、713、714、828-1p、828-2p、1328-1p、2503p：P+區
311、312、313、314、708、828-1n、828-2n、1328-1n、2503n‧‧‧N+區
831、1331‧‧‧輔助閘極
1329‧‧‧插孔
1101‧‧‧介電層
1102‧‧‧光阻
1103‧‧‧P+佈植
1105‧‧‧體
1201、1202、1203、1204‧‧‧分佈
1400、1600、1900、2100‧‧‧剖面
1500‧‧‧絕緣層
2128p、2128n‧‧‧階梯結構
2400p、2400n‧‧‧區域
2403‧‧‧開口
4061‧‧‧位址解碼器
4063‧‧‧頁面緩衝器
4060‧‧‧記憶體陣列
4074‧‧‧周邊電路
4075‧‧‧整合電路
4068‧‧‧偏壓配置供應區塊
4069‧‧‧控制器
A、B‧‧‧胞
PLA‧‧‧多晶矽層
PL2‧‧‧多晶矽
ML1、ML2、ML3‧‧‧金屬層
第1圖繪示習知包含薄膜主動條的3DNAD記憶體陣列結構的示意圖。
第2及3圖繪示包括雙極性源極接墊結構之3D垂直閘極記憶體陣列的佈局圖。
第4A及4B圖繪示包括雙極性源極接墊結構之3D垂直閘極記憶體陣列的剖面圖。
第5圖繪示包含雙極性源極接墊結構之3D垂直閘極記憶體陣列於抹除操作過程中一電流路徑的實施例。
第6圖繪示包含雙極性源極接墊結構之3D垂直閘極記憶體陣列於一讀取操作過程中一電流路徑的實施例。
第7圖繪示3D垂直閘極記憶體陣列的雙極性源極接墊結構的一佈局圖。
第8圖繪示包含雙極性源極接墊結構之3D垂直閘極記憶體陣列的一佈 局圖。
第9圖繪示第8圖之包含雙極性源極接墊結構之3D垂直閘極記憶體陣列於抹除操作過程中的電流路徑的實施例。
第10圖繪示第8圖之包含雙極性源極接墊結構之3D垂直閘極記憶體陣列於一讀取操作過程中一電流路徑的實施例。
第11圖繪示雙極性源極接墊結構的P+區的形成過程的一階段圖。
第12圖繪示第11圖之雙極性接墊結構之P+區的形成過中P+佈植劑量分佈圖。
第13圖繪示包含雙極性源極接墊結構之3D垂直閘極記憶體陣列的一佈局圖。
第14至15圖繪示形成3D垂直閘極記憶體陣列的主動條圖案的俯視剖面圖。
第16圖繪示為了形成3D垂直閘極記憶體陣列而沉積於主動條圖案上的一氧-氮-氧層。
第17圖繪示為了形成3D垂直閘極記憶體陣列層而沉積於插孔陣列的一氧-氮-氧層。
第18圖繪示為了形成3D垂直閘極記憶體陣列層而沉積於插孔陣列的一多晶矽。
第19圖繪示形成3D垂直閘極記憶體陣列層之字元線、條選擇線圖案及接地選擇線圖案。
第20及21圖繪示形成3D垂直閘極記憶體陣列層的階梯結構的俯視剖面圖。
第23圖繪示為了形成3D垂直閘極記憶體陣列層，於階梯結構上形成一介電層的示意圖。
第24及25圖繪示形成3D垂直閘極記憶體陣列層的階梯結構的台階面的俯視剖面圖。
第26圖繪示包含雙極性源極接墊結構之3D垂直閘極記憶體陣列於抹除操作過程中一電流路徑的實施例。
第27圖繪示包含雙極性源極接墊結構之3D垂直閘極記憶體陣列於一讀取操作過程中一電流路徑的實施例。
第28圖繪示包含雙極性源極接墊結構的3D垂直閘極記憶體陣列的一佈局實施例。
第29圖繪示包括一記憶體的一整合電路的一簡化功能方塊圖。
第30圖繪示包含雙極性源極接墊結構的記憶體陣列的一操作方法流程圖。
本技術實施例配合所附圖式作詳細說明如下。
第1圖繪示包括如上美國專利號8,503,213所揭露的薄膜主動條的3D NAND記憶體陣列結構。為了說明方便，絕緣材料從圖式移除，以露出其它結構。例如，數層絕緣層從多條主動條(例如112至115)之間移除，且從多條主動條的多個堆疊之間移除。
多階陣列形成於一絕緣層，且包括多條與多個堆疊順應的字元線125-1 WL...125-N WL。多個堆疊包括多條主動條112、113、114、115，其包括多條具有相對低雜質濃度的半導體材料的薄膜條，或多條作為NAND條的通道的本質半導體材料(intrinsic semiconductor material)。環繞堆疊且垂直延伸的多條字元線的多個部分作為多個記憶胞的多條字元線的多 個垂直閘極，其中多個記憶胞位於多條條塊之數個交叉點。記憶體裝置可架構成以n通道或p通道操作。在一些實施例的結構中，多條主動條未包括位於多條字元線之間源極/汲極接點，此稱為”無接面式(junction-free)”條塊。此外，多條主動條未連接於一半導體基板，或其它半導體，因此當沒有電壓透過條塊選擇或接地選擇開關施加於其上時，多條主動條可”浮動(floating)”。
同一階的主動條一起透過一接墊電性耦接，其中接墊配置成具有一用以接觸一中間層連接件(interlayer connector)的台階面(landing area)。在各連續接墊的台階面設於結構的一階，多階的多個接墊可配置成如第1圖所示之階梯結構。若需要一特別製程設定，亦可透過另一簡單的階梯狀作為各階的主動條以及中間層連接件。
對於偶數記憶體頁，所繪示的字元線係以整體結構的後面往前面的方向，從1開始標號至N。對於奇數記憶體頁，所繪示的字元線係以整體結構的後面往前面的方向，從N開始標號至1。
接墊112A、113A、114A、115A係多條相間隔的主動條，例如是各階的主動條112、113、114、115的端部。如圖所示，為了連接解碼電路(decoding circuitry)與陣列內的選擇平面，此些接墊112A、113A、114A、115A，或稱為位元線接墊，係電性連接於不同的位元線。此些接墊112A、113A、114A、115A可在數個堆疊定義的同時被圖案化。
接墊102B、103B、104B、105B係多條相間隔的主動條，例如是各階的主動條102、103、104、105的端部。如圖所示，為了連接解碼電路(decoding circuitry)與陣列內的選擇平面，此些接墊(位元線接 墊)102B、103B、104B、105B電性連接於不同的位元線。此些接墊102B、103B、104B、105B，在貫穿至台階面之貫孔(via)的可能性下，可在數個堆疊定義的同時被圖案化。
在其它實施例中，一區塊的所有主動條可以數個位元線接墊作為同一端的端部。
在實施例中，任何已知主動條的堆疊耦接於接墊112A、113A、114A、115A或接墊102B、103B、104B、105B，而非同時耦接於接墊112A、113A、114A、115A及接墊102B、103B、104B、105B。數個主動條的一堆疊具有位元線端至源極線端方位或源極線端至位元線端方位的二相對方位之一者。例如，主動條112、113、114、115的堆疊具有位元線端至源極線端方位；且主動條102、103、104、105的堆疊具有源極線端至位元線端方位。
主動條112、113、114、115的堆疊以接墊112A、113A、114A、115A作為端部，且貫穿SSL閘極結構119、接地選擇線GSL 126、字元線125-1 WL至125-N WL、接地選擇線GSL 127，且以源極線128作為另一端部。主動條112、113、114、115的堆疊未到達接墊102B、103B、104B、105B。
主動條102、103、104、105的堆疊以接墊102A、103A、104A、105A作為端部，且貫穿SSL閘極結構119、接地選擇線GSL 127、字元線125-1 WL至125-N WL、接地選擇線GSL 126，且以一源極線(被圖式的其它部位遮住)作為另一端部。主動條102、103、104、105的堆疊未到達接墊112A、113A、114A、115A。
記憶體材料的一層隔離主動條112-115及102-105與字元線125-1 WL至125-N WL。接地選擇線GSL 126及GSL 127順應數條主動條，其類似於數個SSL閘極結構。
數個主動條的堆疊各以數個位元線接墊作為一端，且以一源極線作為另一端。例如，主動條112、113、114、115以位元線接墊112A、113A、114A、115A作為一端，且以源極線128作為另一端。在圖式近端，主動條的堆疊各以位元線接墊102B、103B、104B、105B作為一端；其它數個主動條的堆疊各以一分隔源極線作為端部。在圖式遠端，數個主動條的堆疊各以位元線接墊112B、113B、114B、115B作為一端，其它主動條的堆疊各以一分隔源極線作為端部。
數條位元線及數條條選擇線形成於數層圖案化導體層，例如是金屬層ML1、ML2及ML3。電晶體形成於數條主動條(例如是112-115)與字元線125-1 WL至125-N WL之間的數個交叉點。在此電晶體中，主動條(例如是113)作為裝置的通道區。
條選擇閘極結構(例如是119、109)可於字元線125-1 WL至125-N WL定義時被圖案化。電晶體可形成於數條主動條(例如是112至115)與數個條選擇閘極結構(例如是119、109)的數個交叉點。此些電晶體作為數個耦接於解碼電路的條選擇開關，以選擇陣列的數個特定堆疊。
一電荷儲存層結構至少設於數個記憶胞形成於其上的數個交叉點。電荷儲存層結構可括一多層介電電荷儲存結構，例如是矽-氧-氮-氧-矽(SONOS)的類似結構。一已知電荷儲存層結構，例如是能隙工程矽-氧-氮-氧-矽(bandgap engineered SONOS)或”BE-SONOS”。一BE-SONOS電 荷儲存結構可包括一多層穿隧層(multilayer tunneling layer)，例如是一具有2奈米厚的氧化矽層，一具有2至3奈米厚的氮化矽層及一具有2至3奈米厚的氧化矽層。一BE-SONOS結構包括一用以儲存(捕捉)在多層穿隧層之電荷的介電層，多層穿隧層例如是一具有5至7奈米厚的氮化矽層。此外，一BE-SONOS結構包括一用以阻擋於電荷儲存層之電荷洩漏的介電層，電荷儲存層例如是一具有5至8奈米厚的氧化矽層。其它材料同樣可以應用於BE-SONOS堆疊。
在一包括BE-SONOS電荷儲存層的裝置中，一抹除操作可包括數個從通道至電荷儲存層的FN穿隧電洞，以補償電荷儲存層內被捕捉的電子。
然而，對於如第1圖所示的結構，提供FN穿隧電洞的主動條內無P+區。沿一主動條的數個記憶胞不具有一可提供一足夠通道位勢以產生抹除電流的電晶體，其中抹除電流大部分形成電洞而成為電荷載子。於此，視不同偏壓條件而定，一雙極性源極接墊結構提供於3D記憶體陣列結構，以作為數個電洞及數個電子的源極。在一使被抹除之3D陣列的記憶胞操作於p-通道模式的抹除操作中，雙極性源極接墊結構可作為數個電洞的一源極。雙極性源極接墊結構在一使3D陣列的記憶胞操作於n形通道的讀取操作中也可作為數個電子的一源極。
第2圖繪示包括雙極性源極接墊結構之3D垂直閘極記憶體陣列的佈局圖。在第2圖之佈局中，陣列包括位於數階的數個主動條(例如是208-1、280-2...208-16)，而形成數個主動條的數個堆疊。數條主動條包括半導體材料的數條薄膜條，以作為數條NAND條的數個通道。數條半導 體條係輕度摻雜(例如，具有一相對低雜質濃度，如1013cm-3的摻雜濃度),或者是一本質、未摻雜半導體材料。數條主動條未包括位於數條字元線之間的較重度摻雜區，因此可以是”無接面式(junction-free)”。
耦接於數階的數條主動條的數條字元線(例如，225-00、225-01...225-63)設於一垂直於主動條方向的方向，且順應於主動條堆疊。數個資料儲存元件，例如是如上所述之介電電荷儲存結構，其設於數條字元線與數條主動條之間。數個記憶胞形成於數條主動條與數條字元線之數個交叉點。垂直地環繞數個堆疊延伸的數條字元線的數個部分作為數個記憶胞的數個垂直閘極。在此實施例中，數個胞(標示為A及B)的二區塊，為了繪示目的，各具有八階深度的8個主動條堆疊。第2圖僅繪示頂階的數條主動條。在其它實施例中，具有更多或更少階的主動條，例如是2、4或16。每區塊具有更多或更少階的主動條，例如是4或16。有更多或更少字元線與一區塊交叉，例如是16、31或128。
例如，”X”軸位於平行於陣列之數條字元線的水平方向，”Y”軸位於平行於陣列之數條主動條的水平方向，而”Z”軸位於一正交於字元線與主動條的垂直方向(例如，指出第2圖紙面)。
在此實施例中，各區塊之各階的數條主動條從一源極線接墊，或稱為雙極性源極接墊，延伸至一位元線接墊。例如，位於區塊B(主動條208-1、208-2...208-8)頂階的數條主動條，沿Y軸方向，從一雙極性源極接墊228-1延伸至一位元線接墊218-1。相似地，位於區塊A(主動條208-9、208-10...208-16)頂階的數條主動條從一雙極性源極接墊228-2延伸 至一位元線接墊218-2。
位於陣列之特定低階的數條主動條從該特定低階之對應的雙極性源極接墊延伸至該特定低階之對應的位元線接墊。在各連續位元線的台階面設於階梯結構之一階的情況下，陣列的各區塊的數個位元線接墊可以排列成一如第1圖所示之階梯結構(例如是218-1a)。數個位元線接墊及數個中間層連接件(例如是218-1-2、218-2-5)與數個台階面連接的台階面可排列成簡單階梯圖案或其它適合圖案。數個中間層連接件耦接數條位元線接墊與一圖案化導體層的數條疊加位元線(如第1圖所示之ML3)。數條疊加位元線連接於支援3D垂直閘極記憶體陣列之操作的週邊電路。例如，此些中間層連接件可耦接數個位元線接墊與連接於一頁面緩衝器(page buffer)的數條疊加圖案化位元線。頁面緩衝器可儲存寫入至或讀取自所選擇之3D垂直閘極記憶體陣列的記憶胞的資料。
疊加且順應之數條主動條是X軸向的字元線及接地選擇性GSL 227。在此實施例中，接地選擇性GSL 227控制數個主動條與其對應的源極線接墊之間的電性連接。3D記憶體陣列也包括條選擇線SSL閘極結構(例如229-1、229-2...229-16)。各SSL閘極結構重疊於對應之主動條的堆疊。在此實施例中，各SSL閘極結構重疊於對應之八條主動條的堆疊。數個SSL閘極結構控制任一主動條(例如是208-2)與主動條的對應之位元線接墊(例如218-1)之間的電性連接。中間層連接件(例如是229-1a)耦接數個SSL閘極結構與一圖案化導體層之數條疊加SSL線(如第1圖所示之ML2)。
各雙極性源極接墊(例如是228-1)包括至少一n型區及至少一p型區，如下第3圖更詳細的描述。n型區及p型區係摻雜足夠，以作為 在第2圖之3D垂直閘極記憶體陣列的操作過程中流通於數個主動條(例如是208-1、208-2)之n型或p型電荷載子的源極，其中主動條從雙極性源極接墊延伸。例如，雙極性源極接墊的n型區可具有一或多個N+摻雜區，其具有比主動條更高的n型雜質濃度，其中主動條從雙極性源極接墊延伸。雙極性源極接墊的p型區可具有一或多個P+摻雜區，其具有比主動條更高的p型雜質濃度，其中主動條從雙極性源極接墊延伸。N+及P+區可以是高度摻雜，如一約1018cm3或更高摻雜濃度。數條主動條(例如是208-1、208-2...208-16)可比n型區及p型區更輕度地摻雜。n型區及p型區耦接於用以選擇性地致使電流流動於數條主動條的電路，其中主動條從雙極性源極接墊及n型區與p型區之一者延伸，如下詳細描述。
第3圖繪示第2圖之包括雙極性源極接墊結構的3D垂直閘極記憶體陣列的佈局圖。第3圖繪示如第2圖所示之區域250。在第3圖之實施例中，雙極性源極接墊228-1包括一P+區308及數個受到P+區彼此隔離之分離N+區(例如是311、312、313及314)。P+區鄰近於一或多個主動條(例如是208-6、208-7、208-8)，其中主動條從源極接墊228-1延伸。數個分離的N+區與P+區交錯。各N+區也鄰近於至少一主動條，其中主動條從源極接墊228-1延伸。在此佈局結果中，各主動條包括一鄰接N+區及P+區的部分。
雙極性源極接墊228-1包括數個中間層連接件(例如是309a、390b及390c)連接P+區308與一圖案化導體層的數條疊加控制線(如ML2)。雙極性源極接墊228-1更包括數個中間層連接件(例如是311a、312a、313a及314a)連接各別的N+區(例如是311、312、313及314)與一圖案化導 體層的數條疊加控制線(如ML2)。
除了第1圖所示之3DNAND記憶體陣列結構外，第3圖之雙極性源極接墊結構也可以應用成單階陣列，或甚至是單條。此外，第3圖之雙極性源極接墊結構也可以應用成其它3D NAND記憶體陣列結構，例如是描述於Shih-Hung Chen等人於IEDM 2012，第2.3.1至2.3.4頁所發表“A Highly Scalable 8-layer Vertical Gate 3D NAND with Split-page Bit Line Layout and Efficient Binary-sum MiLC(Minimal Incremental Layer Cost)Staircase Contacts,”所述的結構，以及Chih-Ping Chen等人於2012Symposium on VLSI Technology Digest of Technical Papers，第91-92頁所發表“A Highly Pitch Scalable 3D Vertical Gate(VG)NAND Flash Decoded by a Novel Self-Aligned Independently Controlled Double Gate(IDG)String Select Transistor(SSL),”所述的結構。
第4A及4B圖繪示包括雙極性源極接墊結構之3D垂直閘極記憶體陣列的剖面圖。第4A圖繪示沿一主動條208-8、通過二分離N+區313與414之間、貫穿第3圖之中間層連接件309c的剖面350的剖視圖。在第4A圖的實施例中，一特定階的主動條從(沿X軸向)該特定階之對應的雙極性源極接墊延伸，且耦接於GSL 227及字元線(例如是225-63、225-62等)。例如，頂階的主動條208-8從頂階的雙極性源極接墊228-1延伸。主動條202-8從同階的雙極性源極接墊222-1延伸。底階的主動條201-8從底階的雙極性源極接墊222-1延伸。在此實施例中，中間層連接件309c(包括二垂直連接件41與42)連接各階的雙極性源極接墊的P+區與數條控制線。
第4B圖繪示貫穿分離N+區313及主動條208-8與208-7之 間的剖面360的剖視圖。第4B圖的實施例中，八階之各分離N+區由一N+摻雜區塊45構成。中間層連接件313a連接N+區與數條疊加控制線。
在一抹除操作過程中，例如，在一第2圖所示的3D垂直閘極記憶體陣列的一區塊(例如是區塊B)，區塊的所有SSL閘極結構(例如是229-1、229-2...229-8)關閉(例如，受到一0伏特偏壓，或不施接電壓(floating)))。負閘極偏壓施加於區塊的GSL線(例如是227)及數條字元線(例如是225-00、225-01...225-63)。區塊的所有階層的數個雙極性源極接墊的數個N+區(例如是221-1、222-1...228-1)保持浮動。一正偏壓施加於區塊的所有階層的數個雙極性源極接墊的數個P+區，因此可沿數個條的長度提供一正通道位勢。此外，(雙極性源極接墊的)正偏壓P+區作為數個電洞(p型載子)的源極，其中電洞係於抹除操作過程中透過數條主動條(例如是區塊之數個記憶胞的通道)傳導。如此，區塊的數個記憶胞於抹除操作過程中操作於p通道模式。
第5圖繪示包含雙極性源極接墊結構之3D垂直閘極記憶體陣列於抹除操作過程中一電流路徑的實施例。第5圖繪示第3圖之詳細佈局圖。如上所述，於抹除操作過程中，一正偏壓(例如是10至16伏特)施加於雙極性源極接墊228-1的P+區(308)。在一實施例中，數條字元線可受到一0伏特偏壓。同時，P+區(311、312、313及314)保持浮動。正偏壓P+區支援抹除電流，其中抹除電流包括電洞，例如是電荷載子。抹除電流經由數條主動條(208-6、208-7、208-8)往下傳導，如第5圖所示。
在第2圖之3D垂直記憶體陣列中所選擇的一主動條的讀取操作過程中，該所選擇的主動條於數個位元線接墊的端部受到一正偏壓(例 如是1伏特)。同時，未選擇的數條主動條受到一0伏特的偏壓。所選擇的字元線受到一參考電壓，其中參考電壓可區別3D垂直記憶體陣列之記憶胞的一抹除狀態與一編程狀態。未選擇的數條字元線施以傳遞偏壓，以傳遞電流，其中該電壓導致未選擇的記憶胞(例如是選擇之主動條與未選擇之數條字元線的數個交叉點)操作成數個封閉傳遞閘極(closed pass gate)(例如，永遠傳導)。對應於選擇之主動條的SSL閘極結構受到一正參考偏壓。不包括一選擇之主動條的數個SSL閘極結構受到一0伏特的偏壓。包括所選擇之主動條的GSL線受到一正參考偏壓。
在讀取操作過程中，連接於所選擇之主動條的雙極性源極接墊的數個N+區受到一0伏特的偏壓，而極性源極接墊的P+區保持浮動。在所選擇之主動條的位元線接墊端(受到1伏特偏壓)與雙極性源極接墊端(N+區受到0伏特偏壓)之間的位勢差異下，一讀取的電流可流經所選擇之主動條，朝向雙極性源極接墊的數個N+區。
第6圖繪示包含雙極性源極接墊結構之3D垂直閘極記憶體陣列於一讀取操作過程中一電流路徑的實施例。第6圖繪示第3圖之詳細佈局圖。如上所述，在一讀取過程中，一零偏壓施加於雙極性源極接墊228-1的N+區(311、312、313及314)。同時，P+區308保持浮動。在此實施例中，選擇主動條208-7進行讀取，而不選擇主動條208-6及208-8進行讀取。如第6圖之箭頭所示，若所選擇之記憶胞處於一抹除狀態，一讀取電流流經所選擇的主動條208-7(例如是沿所選擇之主動條的數個記憶胞的數個通道)。讀取電流從對應的位元線接墊(未繪示)經由所選擇之主動條208-7流至雙極性源極接墊的數個零偏壓N+區。因為N+區受到零偏壓，或受到相對 所選擇之主動條而言的負偏壓，讀取電流的通道載子包括由負偏壓N+區所產生的電子(n型載子)。因此，沿所選擇之主動條的數個記憶體胞在讀取操作過程中操作於n通道模式。
在第2圖之3D垂直記憶體陣列的所選擇之位元的編程過程中，GSL線受到0伏特的偏壓(例如是關閉)。同時，數個雙極性源極接墊的數個P+區及數個N+區可保持浮動。
第7圖繪示第2圖之3D垂直閘極記憶體陣列的雙極性源極接墊結構的另一實施例之佈局圖。在第7圖之實施例中，雙極性源極接墊228-1包括一N+區708及數個分離P+區(例如是711、712、713及714)。N+區鄰近於一或多個從源極228-1延伸的主動條(例如是208-6、208-7、208-8)。數個分離P+區與N+區交錯。各P+區鄰近於至少一從源極接墊228-1延伸的主動條。
在此實施例中，雙極性源極接墊228-1包括連接於N+區708與一圖案化控制層的數條疊加控制線(例如是ML2)的中間層連接件(例如是709a、709b及709c)。雙極性源極接墊228-1可包括數個連接數個P+區(例如是711、712、713及714)與一圖案化控制層的數條疊加控制線(例如是ML2)的中間層連接件(例如是711a、712a、713a及714a)。
第2圖所示之具有雙極性源極接墊結構之垂直閘極記憶體陣列的技術可以單階陣列或單條半導體材料的條來實現。例如，記憶體陣列可只包括單階，例如是第2圖所示之頂階，其包括數個源極線接墊(雙極性源極接墊)228-1及228-2、數條位元線接墊218-1及218-2，及數條主動條208-1、208-2...208-16。記憶體陣列包括數條耦接於數條主動條208-1、 208-2...208-16的字元線225-01、225-02...225-63。如前所述，各主動條作為NAND條的一通道且在數條字元線之間並無接面(junction-free)。記憶體陣列也包括數個位於數條字元線與數個位元線平面之間的條選擇線SSL閘極結構(例如229-1、229-2...229-16)，及位於數條字元線與數個源極線接墊之間的一接地選擇線GSL結構(例如是227)。數個源極線接墊228-1及228-2的至少一n型區及至少一p型區耦接於一用以致使電流透過n型區或p型區流動於數條主動條的電路。
在另一實施例中，記憶體陣列可包括單條位於源極線接墊(雙極性源極接墊)228-1與位元線接墊218-1之間的主動條208-1。記憶體陣列包括至少一閘極(例如是字元線225-63)，其中閘極耦接於主動條208-7。一記憶胞以一資料儲存元件形成，其中資料儲存元件位於閘極與主動條208-7之間。記憶體陣列也包括一控制主動條208-7與位元線接墊218-1之間電性連接的條選擇線SSL閘極結構(例如是229-7)，以及一控制主動條208-7與源極線接墊228-1之間電性連接的接地選擇線GSL閘極結構(例如是227)。源極線接墊228-1的至少一n型區及至少一p型區耦接於一用以致使電流透過n型區與p型區之一者流動於數條主動條的電路。
第8圖繪示包含雙極性源極接墊結構之3D垂直閘極記憶體陣列的一佈局圖。第8圖繪示第2圖之3D垂直閘極記憶體陣列的雙極性源極接墊結構的另一實施例。在第8圖之實施例中，3D垂直閘極記憶體陣列包括二記憶胞區塊(區塊A及區塊B)。各區塊具有八階深度的八個主動條堆疊。數條主動條(例如是208-1、208-2...208-16)、數條字元線(例如是225-00、225-02...225-63)、SSL閘極結構(例如是229-1、229-2...229-16)、耦接數個 SSL閘極結構與數條疊加SSL線的中間層連接件(例如是229-1a)、數個位元線接墊(例如是218-1、218-2)、數個階梯結構(例如是218-1a)及連接數個階梯結構的數個台階面接墊與數條疊加位元線的中間層連接件(例如是218-1-2、218-2-5)具有與如第2圖所示之3D垂直閘極記憶體陣列相同的結構。
陣列之一特定階的數條主動條從該特定階的一對應雙極性源極接墊延伸至該特定階的一對應位元線接墊。例如，區塊B的頂階的數條主動條(例如是208-1、208-2...208-8)從頂階的雙極性源極接墊828-1延伸至頂階的位元線接墊218-1。區塊A的頂階的數條主動條(例如是208-9、208-10...208-16)從頂階的雙極性源極接墊828-2延伸至頂階的位元線接墊218-2。
在一實施例中，數個位元線接墊(例如是218-1、218-2)包括n型區半導體材料，例如是N+摻雜的半導體材料。此外，數條位於位元線接墊與數個SSL閘極結構之間的主動條(例如是208-1、208-2等)可攙雜N+雜質。數個SSL閘極結構亦可摻雜N+雜質。
在實施例中，3D垂直閘極記憶體陣列的一特定階的各雙極性源極接墊包括一p型區及一n型區。n型區及p型區耦接於用以選擇性地致使電流流動於數條主動條的電路，其中主動條從雙極性源極接墊及n型區與p型區之一者延伸。例如，雙極性源極接墊828-1包括一P+區828-1p及一N+區828-1n。雙極性源極接墊828-2包括一P+區828-2p及一N+區828-2n。一雙極性源極接墊的P+區具有比延伸自雙極性源極接墊的主動條更高的p型雜質濃度。一雙極性源極接墊的N+區具有比延伸自雙極性源極 接墊的主動條更高的n型雜質濃度。
頂階的雙極性源極接墊包括一或多個中間層連接件(例如是829-1n)，其中，中間層連接件連接N+區與一圖案化導體層的數條疊加控制線(例如是ML2)。頂階的雙極性源極接墊包括一或多個中間層連接件(例如是829-1p)，其中，中間層連接件連接P+區與一圖案化導體層的數條疊加控制線(例如是ML2)。
在另一實施例中，各雙極性源極接墊包括一或多個p型區及一或多個n型區。p型區設於雙極性源極接墊的一側(如左側)，而p型區設於雙極性源極接墊的其它側(如右側)，即數根主動條共用一個P型區。
接地選擇線GSL結構827交叉且順應於各區塊的數條主動條設置。在一實施例中，GSL線827重疊於雙極性源極接墊的一部分，該部分鄰近於第8圖所示之數條主動條。
數個雙極性源極接墊(例如是828-1、828-2)也包括一或多個設於n型區與p型區之間的閘極結構831(或稱為輔助閘極)及數條從雙極性源極接墊延伸的主動條(例如是208-1、208-2...208-16)。輔助閘極831於後詳細描述。
在一抹除操作過程中，例如，在一第8圖所示的3D垂直閘極記憶體陣列的一區塊(例如是區塊B)中，區塊的所有SSL閘極結構(例如是229-1、229-3...229-8)關閉(例如，受到一0伏特偏壓，或浮動電位(left floating))。負閘極偏壓施加於GSL線(例如是227)及數條字元線(例如是225-00、225-01...225-63)。區塊的所有階層的數個雙極性源極接墊的數個N+區(例如是221-1、222-1...228-1)保持浮動。一正偏壓(例如是10至16伏 特)施加於區塊的所有階層的數個雙極性源極接墊的數個P+區。(雙極性源極接墊的)正偏壓P+區產生電洞，其中電洞於抹除操作過程中被推動經過數條主動條(例如是區塊的數個記憶胞的數個通道)。如此，區塊的數個記憶胞於抹除操作過程中操作於p通道模式。
在抹除操作的實施例中，輔助閘極831保持浮動(floating)或受到一負偏壓。輔助閘極831可受到0至-4伏特的偏壓。若負偏壓施加於輔助閘極831，電洞累積在雙極性源極接墊的輔助閘極831下方，其中雙極性源極接墊形成一從P+區至主動條的電洞傳導路徑。
第9圖繪示第8圖之包含雙極性源極接墊結構之3D垂直閘極記憶體陣列於抹除操作過程中的電流路徑的實施例。如上所述，於抹除操作過程中，一正偏壓施加於雙極性源極接墊828-1的P+區(828-1p)。同時，N+區(828-1n)保持浮動。正偏壓P+區產生抹除包括電洞的電流。抹除電流經過如第9圖所示之數個通道區、輔助電極831及數條主動條(例如是208-6、208-7、208-8)。
在第8圖之3D垂直記憶體陣列中所選擇的一主動條的讀取操作過程中，所選擇的主動條於數個位元線接墊的端部受到一正偏壓(例如是1伏特)。同時，未選擇的數條主動條受到一0伏特的偏壓。所選擇的字元線受到一參考電壓，其中參考電壓可區別3D垂直記憶體陣列之記憶胞的一抹除狀態與一編程狀態。未選擇的數條字元線使用一傳遞偏壓，其中該傳遞偏壓導致未被選擇的記憶胞(例如是所選擇之主動條與未選擇之數條字元線的數個交叉點)操作成數個封閉傳遞閘極(closed pass gate)(例如，永遠傳導)。對應於選擇之主動條的SSL閘極結構受到一正參考偏壓。不包括一所 選擇之主動條的數個SSL閘極結構受到一0伏特的偏壓。包括所選擇之主動條的GSL線受到一正參考偏壓。輔助閘極831針對電子流而開啟(例如，藉由提供一正電壓)。
在讀取操作過程中，連接於所選擇的主動條的雙極性源極接墊的N+區受到一0伏特的偏壓，而雙極性源極接墊的P+區保持浮動。在所選擇之主動條之位元線接墊端(受到1伏特偏壓)與雙極性源極接墊端(N+區受到0伏特偏壓)之間的位勢差異下，一讀取電流可流經所選擇之主動條，朝向雙極性源極接墊的數個N+區。
第10圖繪示第8圖之包含雙極性源極接墊結構之3D垂直閘極記憶體陣列於一讀取操作過程中一電流路徑的實施例。如上所述，在一讀取過程中，一零偏壓施加於雙極性源極接墊828-1的N+區(828-1n)。同時，P+區828-1p保持浮動。在此實施例中，選擇主動條208-7進行讀取，而不選擇主動條208-6及208-8進行讀取。如第10圖之箭頭所示，若所選擇之記憶胞處於一抹除狀態，一讀取電流可流經所選擇的主動條208-7(例如是沿所選擇之主動條的數個記憶胞的數個通道)。讀取電流從對應的位元線接墊(未繪示)及輔助電極831的數個通道區經由所選擇之主動條208-7流至對應之雙極性源極接墊的數個零偏壓N+區。因為N+區受到零偏壓，或受到相對所選擇之主動條而言的負偏壓，讀取電流的電荷載子由產生自負偏壓N+區的大部分電子所組成。因此，沿所選擇之主動條的數個記憶體胞在讀取操作過程中操作於n通道模式。
在第8圖之3D垂直記憶體陣列的所選擇之位元的編程過程中，GSL線及輔助閘極831受到0伏特的偏壓(例如是關閉)。同時，數個雙 極性源極接墊的數個P+區及數個N+區可保持浮動。
第11圖繪示雙極性源極接墊結構的P+區的形成過程的一階段圖。第11圖繪示沿第8圖之雙極性源極接墊828-1的P+區828-1p的剖視圖。在3D垂直閘極記憶體陣列的八階的雙極性源極接墊(例如是821-1、822-1...828-1)及主動條(例如是201-8、202-8...208-2)形成後，GSL線821交叉且順應於數條主動條設置。輔助閘極831形成於數個雙極性源極接墊。例如是約0.5微米厚的介電層1101沉積於數個雙極性源極接墊上。例如是約0.6微米厚的一層光阻1102沉積於介電層上，以圖案化介電層。圖案化介電層作為一P+佈植(1103)進入一體1105的光罩層。體1105延伸經過各階的數個雙極性源極接墊及數個雙極性源極接墊之間的數層介電層。P+摻雜體1105形成各階之數個雙極性源極接墊的數個P+區及數個各階的雙極性源極接墊的連接。
P+佈植(1103)可包括多個佈植步驟。各步驟具有不同的劑量(Dosage)設定及佈植能量設定。第12圖繪示第11圖之P+佈植的佈植劑量分佈。在此實施例中，P+佈植(1103)具有四個連續強度佈植能量的佈植步驟。四個佈植步驟使用同一光罩層(由介電層1101的開口定義)。第12圖繪示第一佈植步驟的劑量分佈(分佈1201)、第二佈植步驟的劑量分佈(分佈1202)、第三佈植步驟的劑量分佈(分佈1203)及第四佈植步驟的劑量分佈(分佈1204)。於數個P+佈植步驟之後，可使用一熱退火(例如接觸退火(contact anneal))製程步驟，以增進八階之雙極性源極接墊的摻雜均勻性(沿Z軸向)。
第8圖之3D垂直記憶體陣列的雙極性源極接墊的數個N+區可採用類似N+佈植的方式形成。第11圖所示的製程方法也可應用於形 成本實施例之其它雙極性源極接墊的P+區或N+區。
第8圖之具有雙極性源極接墊結構的垂直閘極記憶體陣列的技術可以單階陣列或單條半導體材料的主動條實現。例如，記憶體陣列可只包括單階，例如是第8圖所示之頂階，其包括數個源極線接墊(雙極性源極接墊)828-1及828-2、數條位元線接墊218-1及218-2及數條主動條208-1、208-2...208-16。記憶體陣列包括數條耦接於數條主動條208-1、208-2...208-16的字元線225-01、225-02...225-63。如前所述，各主動條作為NAND條的數個通道，且在數條字元線之間並無接面(junction-free)。記憶體陣列也包括數個位於數條字元線與數個位元線平面之間的條選擇線SSL閘極結構(例如229-1、229-2...229-16)，及位於數條字元線與數個源極線接墊之間的一接地選擇線GSL結構(例如是827)。數個源極線接墊包括一輔助閘極結構(例如是831)，其包括一設於數個主動條與數個n型通道之間的輔助閘極結構、一設於數個主動條與數個p型通道之間的輔助閘極通道區，及一具有耦接於輔助閘極通道區之導體的輔助閘極。源極線接墊228-1及228-2的至少一n型區及至少一p型區接於一用以致使電流透過n型區或p型區流動於數條主動條的電路。
在另一實施例中，記憶體陣列可包括單條位於源極線接墊(雙極性源極接墊)828-1與位元線接墊218-1之間的主動條208-7。記憶體陣列包括至少一閘極(例如是字元線225-63)，其中閘極耦接於主動條208-7。一記憶胞以一資料儲存元件形成，其中資料儲存元件位於閘極與主動條208-7之間。記憶體陣列也包括一控制主動條208-7與位元線接墊218-1之間電性連接的條選擇線SSL閘極結構(例如是229-7)，以及一控制主動條 208-7與源極線接墊828-1之間電性連接的接地選擇線GSL閘極結構(例如是827)。源極線接墊828-1的至少一n型區及至少一p型區耦接於一用以致使電流透過n型區或p型區流動於數條主動條的電路。
第13圖繪示包含雙極性源極接墊結構之3D垂直閘極記憶體陣列的一佈局圖。第13圖繪示第2圖之3D垂直閘極記憶體陣列的雙極性源極接墊結構的另一實施例。在第13圖之實施例中，3D垂直閘極記憶體陣列包括二記憶胞區塊(區塊A及區塊B)。各區塊具有八階深度的八個主動條堆疊。數條主動條(例如是208-1、208-2...208-16)、數條字元線(例如是225-00、225-02...225-63)、SSL閘極結構(例如是229-1、229-2...229-16)、數個SSL閘極結構(例如是229-1、229-2...229-16)、耦接數個SSL閘極結構與數條疊加SSL線的中間層連接件(例如是229-1a)、數條位元線(例如是218-1、218-2)、數個階梯結構(例如是218-1a)及連接數個階梯結構的數個台階面接墊與數條疊加位元線的中間層連接件(例如是218-1-2、218-2-5)具有與如第2圖所示之3D垂直閘極記憶體陣列相同的結構。
第13圖之實施例中，一特定階二個或多個區塊(如區塊A及區塊B)的數條主動條(及相關的記憶胞)從該特定階的同一個雙極性源極接墊延伸至該特定階的對應之位元線接墊。例如，區塊A及區塊B的數個頂階主動條(例如是208-1、208-2...208-16)從頂階雙極性源極接墊1328-1延伸至其個自的頂階位元線接墊(218-1或218-2)。
在此實施例中，3D垂直閘極記憶體陣列的一特定階的雙極性源極接墊包括一p型區及一n型區。n型區及p型區耦接於用以選擇性地致使電流流動於數條主動條的電路，其中主動條從雙極性源極接墊及n型 區與p型區之一者延伸。例如，雙極性源極接墊1328-1包括一P+區1328-1p及一N+區1328-1n。P+區具有比從雙極性源極接墊延伸的主動條更高的p型雜質濃度。雙極性源極接墊的N+區具有比從雙極性源極接墊延伸的主動條更高的n型雜質濃度。
頂階的雙極性源極接墊包括一或多個中間層連接件(例如是1329-1n)，其中，中間層連接件連接N+區與一圖案化導體層的數條疊加控制線(例如是ML2)。頂階的雙極性源極接墊包括一或多個中間層連接件(例如是1329-1p)，其中，中間層連接件連接P+區與一圖案化導體層的數條疊加控制線(例如是ML2)。
在另一實施例中，各雙極性源極接墊包括一或多個p型區及一或多個n型區。p型區設於雙極性源極接墊的一側(如左側)，而p型區設於雙極性源極接墊的其它側(如右側)，即數條字元線共用一個p型區。
如第13圖所示，接地選擇線GSL結構1327交叉且順應於各區塊的數條主動條設置。
3D垂直閘極記憶體陣列的雙極性源極接墊也包括一或多個設於n型與p型區之間的閘極結構1331(或稱為輔助閘極)及數條從雙極性源極接墊延伸的主動條。
第14至25圖繪示第13圖之3D垂直閘極記憶體陣列的形成步驟圖。
首先，形成一氧化物及多晶矽堆疊(oxide and poly silicon stack)於一絕緣層上，以形成3D垂直閘極記憶體陣列。圖案化氧化物及多晶矽堆疊，以形成如第14圖所示之數條主動條。
第14圖繪示3D垂直閘極記憶體陣列之主動條圖案的俯視圖。第14圖繪示數個位元線平面(區域218)、數條主動條(區域219)及數個源極接墊(區域1328)的圖案。第14圖也繪示屬於一輔助閘極之閘極結構之一部分的插孔(plug holes)(例如是1329)陣列。剖面1400的剖視圖繪示於第15圖。
第15圖繪示第14圖之主動條圖案的剖視圖。於一絕緣層1500形成八階氧化物及多晶矽堆疊。由圖案化多晶矽組成的八階主動條(例如是208-1、207-1...201-1)堆疊於數層氧化層之間。
在氧化物及多晶矽堆疊的圖案化後，一介電電荷捕捉結構沉積於如第16及17圖所示之主動條圖案及孔陣列圖案上，其中介電電荷捕捉結構包括例如是第一矽氧化物層、一氮化矽層及一第二矽氧化物層(稱為ONO)。
第16圖繪示第14圖之主動條圖案及孔陣列圖案上之ONO沉積物。在俯視圖中，第16圖繪示ONO(以粗線繪製)沉積於圖案化主動條(第14圖之區域219)及插孔陣列(第14圖之區域1329)。ONO也沉積於主動條堆疊的側壁。
第17圖繪示沉積於3D垂直閘極記憶體陣列之插孔陣列上的一氧氮氧層。插孔陣列(例如，剖面1600)的一剖視圖繪示於第17圖。值得注意的是，ONO也沉積於側壁及插孔的底面。
在ONO沉積後，一層多晶矽(稱為PL2)將沉積覆蓋於數個位元線平面(第14圖的區域218)、數條主動條(第14圖的區域219)及數個源極接墊(第14圖的區域1328)上。PL2沉積也填入數個位元線與數個源極接 墊的數個插孔之間的渠溝內。PL2沉積後的插孔陣列(第16圖所示的剖面1600)的一剖視圖繪示於第18圖。於此，填有PL2沉積的插孔形成輔助閘極1331的閘極結構。位於數個插孔之間的多晶矽堆疊的數個部分(例如是1802)形成輔助閘極1331的通道區。
在PL2的沉積後，沉積另一多晶矽層(稱為PLA)。PL2層及下方PLA層被圖案化，而形成第19圖所示的數條字元線(例如是225-00、225-01...225-63)、數個SSL閘極結構(229-1、229-2...229-16)、接地選擇線閘極結構1327及輔助閘極1331。沿主動條堆疊的一剖視圖(例如是剖面1900)繪示於第20圖。第20圖繪示包含數條在主動條區219內之主動條201-12、202-12...208-12的一主動條堆疊。
第13圖之P+區1328-1p及N+區1329-1n可透過使用數個階梯接點形成。第21圖繪示形成於源極接墊區1328的階梯結構2128p(P+區)及2128n(N+區)。數個階梯結構的一剖視圖(例如是剖面2100)繪示於第22圖。數個階梯結構可於數個主動條堆疊定義的同時形成。
一介電層(稱為ILD)形成於如第23圖所示之階梯結構2128p及2128n的頂部。在一實施例，如前所述之PL2可用做形成於數個階梯結構2128p及2128n的頂部的介電質。
ILD層被圖案化，而形成數個開口(例如是2403)於如第25圖所示之數個階梯結構2128p及2128n的數個台階面。
在開口形成後，P+佈植施加於一圍繞數個開口及階梯結構2128p的區域2400p，而形成數個P+區於數個源極接墊。N+佈植施加於一圍繞數個開口及階梯結構2128n的區域2400n，而形成數個N+區於數個源 極接墊。例如，一P+區2503p及一N+區2503n形成於第三階源極接墊1323-1。在此設計下，各階源極接墊具一有P+區及一N+區，視偏壓配置而提供p型或n型電荷載子的一源極。
在P+區及N+區佈植後，可形成數個連接件(例如是p型或n型半導體材料)，填入數個開口且連接各源極接墊與圖案化控制層之對應的疊加控制線(例如是ML2)。
一如第13圖所示之3D垂直記憶體陣列的抹除操作可執行於一或多個連接於同一設定的數個雙極性源極接墊(例如是區塊A及區塊B)的區塊的主動條(及相關記憶胞)。在區塊A及區塊B的抹除操作過程中，關閉數個區塊的所有的SSL閘極結構(例如是229-1、229-2...229-16)。負偏壓施加於數個區塊的GSL線(例如是1327)及數條字元線(例如是225-00、225-01...225-63)。例如，小於0至-4伏特的一負偏壓可施加於GSL線。所有階層的數個雙極性源極接墊的數個N+區保持浮動。一正偏壓(例如是10至16伏特)施加於所有階層的數個雙極性源極接墊的數個P+區。(雙極性源極)的正偏壓P+區產生電洞，其中電洞在抹除操作被推動經過數條主動條(例如，區塊A及B的數個記憶胞的數個通道)。在此設計中，數個記憶胞在抹除操作中操作於p通道模式。
在抹除過程中，輔助閘極1331受到一負偏壓(例如是小於0伏特至-4伏特)。當一負偏壓伏特施加於輔助閘極1331，電洞被形成且累積於數個雙極性源極接墊的輔助閘極1331。相似於產生自數個正偏壓P+區的電洞通道，因為負偏壓輔助閘極1331而產生的電洞在抹除過程中被推動經過數個主動條。
第26圖繪示第13圖之包含雙極性源極接墊結構之3D垂直閘極記憶體陣列於抹除操作過程中的電流路徑的實施例。如上所述，於抹除操作過程中，一正偏壓施加於雙極性源極接墊1328-1的P+區(1328-1p)。同時，N+區(1328-1n)保持浮動。正偏壓P+區產生電流，其中電流大部分形成電洞而成為電荷載子。如第26圖所示，抹除電流被推動往下通過輔助閘極1331及往下通過主動條(例如是208-1、208-2...208-16)。
在第13圖之3D垂直記憶體陣列中所選擇的一主動條的讀取操作過程中，該所選擇的主動條於數個位元線接墊的端部受到一正偏壓(例如是1伏特)。同時，未選擇的數條主動條受到一零伏特的偏壓。所選擇的字元線受到一參考電壓，其中參考電壓可區別3D垂直記憶體陣列之記憶胞的一抹除狀態與一編程狀態。未選擇的數條字元線受到偏壓，以傳遞電壓，其中該電壓導致未選擇的記憶胞(例如是選擇之主動條與未選擇之數條字元線的數個交叉點)操作成數個封閉傳遞閘極(closed pass gate)(例如，永遠傳導)。對應於選擇之主動條的SSL閘極結構受到一正參考偏壓。不包括一選擇之主動條的數個SSL閘極結構受到一0伏特的偏壓。GSL線1327受到一正參考偏壓。輔助閘極1331開啟(例如是，藉由詩一正電壓)。
在讀取操作過程中，連接於所選擇之主動條的雙極性源極接墊的數個N+區受到一0伏特的偏壓，而雙極性源極接墊的P+區保持浮動。在所選擇之主動條的位元線接墊端(受到1伏特偏壓)與雙極性源極接墊端(N+區受到0伏特偏壓)之間的位勢差異下，一讀取的電子流可流經所選擇之主動條，朝向雙極性源極接墊的數個N+區。
第27圖繪示第13圖之包含雙極性源極接墊結構之3D垂直 閘極記憶體陣列於一讀取操作過程中一電流路徑的實施例。如上所述，在一讀取過程中，一零偏壓施加於雙極性源極接墊1328-1的N+區(1328-1n)。同時，P+區(1328-1p)保持浮動。在此實施例中，選擇主動條208-7進行讀取，而不選擇其它主動條(208-1、208-2...208-6及208-8、208-9...208-16)進行讀取。如第27圖之箭頭所示，若所選擇之記憶胞處於一抹除狀態，一讀取電流流經所選擇的主動條208-7。讀取電流從對應的位元線接墊(218-1)經由所選擇之主動條208-7流至雙極性源極接墊的數個零偏壓N+區。因為N+區受到零偏壓，或受到相對所選擇之主動條而言的負偏壓，讀取電流的電荷載子由產生自負偏壓N+區的大部分電子所組成。因此，沿所選擇之主動條的數個記憶體胞在讀取操作過程中操作於n通道模式。
在第13圖之3D垂直記憶體陣列的所選擇之位元的編程過程中，所選擇之SSL閘極結構受到一正參考偏壓。該所選擇的主動條於鄰近位元線接墊的端部受到一零偏壓。未選擇之SSL閘極結構受到零偏壓。未選擇之主動條受到一正參考電壓。所選擇之字元線受到一編程電壓。未選擇之字元線受到偏壓，以傳遞電壓，其中該電壓導致未選擇的記憶胞(例如是選擇之主動條與未選擇之數條字元線的數個交叉點)操作成數個封閉傳遞閘極(closed pass gate)(例如，永遠傳導)。GSL線1327及輔助閘極1331受到一0伏特偏壓(例如是關閉)。同時，數個雙極性源極接墊的P+區及N+區保持浮動，因此，不影響編程操作。
第28圖繪示包含雙極性源極接墊結構的3D垂直閘極記憶體陣列的一佈局實施例。第28圖繪示使用疊加於第13圖之3D垂直閘極記憶體陣列的圖案化導體層金屬1(ML1)、金屬2(ML2)及金屬3(ML3)。導體 層ML1、ML2及ML3是所謂的後段製程(back-end-of-1ine，BEOL)金屬層。在此實施例中，字元線(例如是225-00、225-01等)延伸至主動條陣列的一側且連接至疊加ML2佈局(例如是連接整體字元線)。SSL閘極(例如是229-1、229-2等)連接於ML2及ML1佈局(例如是連接於控制線)。GSL線1327及輔助閘極1331連接於各疊加ML1佈局。雙極性源極接墊1328-1的P+區透過各中間層連接件(1329-1p、1329-1n)連接於疊加ML1及ML2，其依序耦接於電路，其中電路用以選擇性地致使電流流動於第13圖之3D垂直閘極記憶體陣列的數條主動條。
第13圖所示之具有雙極性源極接墊結構之垂直閘極記憶體陣列的技術可以單階陣列或單半導體材料的條來實現。例如，記憶體陣列可只包括單階，例如是第8圖所示之頂階，其包括數個源極線接墊(雙極性源極接墊)1328-1、數條位元線接墊218-1及218-2，及數條主動條208-1、208-2...208-16。記憶體陣列包括數條耦接於數條主動條208-1、208-2...208-16的字元線225-01、225-02...225-63。如前所述，各主動條作為NAND條的一通道且在數條字元線之間並無接面(junction-free)。記憶體陣列也包括數個位於數條字元線與數個位元線平面之間的條選擇線SSL閘極結構(例如229-1、229-2...229-16)，及位於數條字元線與數個源極線接墊之間的一接地選擇線GSL結構(例如是1327)。數個源極線接墊也包括一輔助閘極結構(例如是1331)，其包括一設於數條主動條與數個n型區之間的輔助閘極通道區，及一位於數條主動條與數個p型區之間的輔助閘極通道區，及一具有耦接於數個輔助閘極通道區之導體的閘極。源極線接墊1328-1的至少一n型區及至少一p型區耦接於一用以致使電流透過n型區或p型 區流動於數條主動條。
在另一實施例中，記憶體陣列可包括單條位於源極線接墊1328-1與位元線接墊218-1之間的主動條208-7。記憶體陣列包括至少一閘極(例如是字元線225-63)，其中閘極耦接於主動條208-7。一記憶胞以一資料儲存元件形成，其中資料儲存元件位於閘極與主動條208-7之間。記憶體陣列也包括一控制主動條208-7與位元線接墊218-1之間電性連接的條選擇線SSL閘極結構(例如是229-7)，以及一控制主動條208-7與源極線接墊1328-1之間電性連接的接地選擇線GSL閘極結構(例如是1327)。源極線接墊1328-1的至少一n型區及至少一p型區耦接於一用以致使電流透過n型區或p型區流動於數條主動條的電路。
第29圖繪示包括一記憶體的一整合電路4075的一簡化功能方塊圖。在此實施例中，整合電路4075包括一記憶體陣列4060。記憶體陣列4060可包括一3D閘極記憶體陣列、單階記憶體陣列或一單條條記憶體陣列，其包括一或多個描述於此的雙極性源極接墊結構。
一位址解碼器4061耦接於陣列4060。位址提供於整合電路4075及位址解碼器4061。位址解碼器4061可包括數個字元線解碼器及其它合適可提供位址及選擇陣列4060之對應的記憶胞的解碼器。
陣列4060的數條字元線耦接於一頁面緩衝器4063，其依序耦接於周邊電路4074。頁面緩衝器4063可包括一或多個連接之位元線的儲存元件(例如是拴鎖器(latch))。位址解碼器4061可透過位元線分別與頁面緩衝器4063連接，選擇及耦接陣列4060的特定記憶胞。然後，頁面緩衝器4063可以儲存用以寫入至或讀取自此些特定記憶胞的資料。
周邊電路包括使用例如是位址解碼器4061、控制器4069、偏壓配置供應區塊4068等的邏輯電路或類比電路所形成之電路，其中邏輯電路或類比電路非陣列4060的一部分。在此實施例中，被標示為其它周邊電路的區塊4074可以是輸出入電路(input-output(I/O)circuit)、輸出資料緩衝器及其它整合電路4075的元件，如一般用途的處理器或特定用途應用電路，或提供支援陣列4060之系統單晶片(system-on-a-chip)功能的模組組合。
控制器4069例如是作為一狀態機(state machine)，提供訊號以控制整合電路4075的其它電路，以執行多種本文所述的操作。此些操作包括編程操作、抹除操作及讀取操作。
控制器4069可以習知的特定用途邏輯電路實現。在其它實施例中，控制器包括一般用途的處理器，其可應用於相同整合電路4075，其可執行一電腦程式，以控制裝置的操作。在另一實施例中，控制器可以特定用途邏輯電路與一般用途處理器的組合實現。
第30圖繪示包含雙極性源極接墊結構的記憶體陣列的一操作方法流程圖，其中記憶體陣列例如是第一29圖之記憶體4075的記憶體陣列4060。第30圖所示的方法可透過控制器4069、偏壓配置電壓4068及記憶體4075的其它元件。在此實施例中，第30圖之方法從步驟S3010開始。在步驟S3010中，控制器4069接收一操作記憶體陣列4060的要求(例如來自於一存取記憶體4075之系統的指令碼)。例如，陣列4060可包括一例如是描述於第2、8或13圖的3D垂直閘極記憶體陣列。3D垂直閘極記憶體陣列包括數個階。數階之其中一階包括一位元線接墊、一源極線接墊及數條半導體材料的條，其中條延伸於位元線接墊與源極線接墊之間。源 極線接墊包括至少一n型區及至少一p型區。陣列包括數條耦接於數階之數條條的字元線，且資料儲存元件設於數條字元線與數條半導體材料條之間。在陣列中，記憶胞設於條與字元線的交叉點。例如，記憶胞4060可包括一延伸於一位元線接墊與一源極線接墊之間的單階主動條，其中源極線接墊包括至少一n型區及至少一p型區。數條主動條耦接於數條字元線。各主動條作為一NAND條的數個通道且在數條字元線之間並無接面(junction-free)。另一實施例中，記憶體陣列4060可包括位於一位元線接墊與一源極線接墊之間的單主動條，其中源極線接墊包括至少一n型區及至少一p型區。主動條耦接於至少一閘極(例如是一字元線)。記憶胞以閘極與主動條之間的資料儲存元件形成。
在步驟S3020，藉由選擇性地致使電流流動於條，其中條從一源極線接墊及源極線接墊之n型區與p型區之一者延伸，控制器4069執行操作。例如，若有一抹除操作的要求，控制器4069使偏壓供應電壓4068施加一制使電流流動於所選擇之條的抹除偏壓配置(erase bias arrangement)，其中所選擇之條從源極接墊及p型區延伸。抹除偏壓配置包括一p型區的正偏壓，而p型區保持浮動，電流包括來自於正偏壓p型區的p型載子。在此設計下，沿所選擇之條的記憶胞在抹除操作中操作於p通道模式。
另一實施例中，若有一讀取操作的要求，控制器4069使偏壓供應電壓4068施加一致使電流流動於所選擇之條的讀取偏壓配置(read bias arrangement)，其中所選擇之條延伸自源極接墊及n型區。讀取偏壓配置包括一n型區的零偏壓，而p型區保持浮動，電流包括來自於零偏壓n 型區的n型載子。在此設計下，沿所選擇之條的記憶胞在讀取操作中操作於n通道模式。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
102B、103B、104B、105B、112A、113A、114A、115A‧‧‧接墊
112、113、114、115、102、103、104、105‧‧‧主動條
109、119‧‧‧SSL閘極結構
125-1 WL、125-N WL‧‧‧字元線
126、127‧‧‧接地選擇線GSL
128‧‧‧源極線
ML1、ML2、ML3‧‧‧金屬層

Claims (20)

  1. 一種記憶體，包括：一半導體材料之條，延伸於一位元線接墊與一源極線接墊之間，該源極線接墊包括至少一n型區及至少一p型區；一閘極，耦接於該條；一資料儲存元件，於該閘極與該條之間，藉以使一記憶胞設於該條與該閘極的一交叉點；一電路，耦接於該源極線接墊之該n型區及該p型區，且選擇性地透過致使電流透過該n型區及該p型區其中之一流動於該條。
  2. 如申請專利範圍第1項所述之記憶體，包括：複數個該閘極，耦接於位於該位元線接墊與該源極線接墊之間該條，其中該條具有比位於該條與該些閘極之該些交叉點的n型區及p型區更輕的摻雜。
  3. 如申請專利範圍第2項所述之記憶體，其中該條作為複數個記憶胞的一NAND條的複數個通道區。
  4. 如申請專利範圍第1項所述之記憶體，包括：一條選擇閘極，耦接於該閘極與該位元線接墊之間的該條，且用以控制該條與該位元線接墊之間的電性連接(electrical connection)：以及一接地選擇閘極，耦接於該閘極與該源極線接墊之間的該條，且用以控制該條與該源極線接墊之間的電性連接。
  5. 如申請專利範圍第1項所述之記憶體，其中該源極線接墊包括一設於該條與該至少一n型區之間的輔助閘極通道區，且，且設於該條與該至少一p型區之間的一輔助閘極通道區；以及一輔助閘極，包括一耦接於該些輔助閘極通道區之導體。
  6. 一種記憶體，包括：一三維陣列，包括複數階(level)，該些階之一階包括一位元線接墊、一源極線接墊及一半導體材料之條，該條延伸於該位元線接墊與該源極線接墊之間，該源極線接墊包括至少一n型區及至少一p型區；複數條字元線，耦接於該些階的該些條；複數個資料儲存元件，位於該些字元線與該些半導體材料之條之間，藉以使複數個記憶胞設於該些條與該字元線的複數個交叉點；以及一電路，耦接該源極線接墊之該n型區及該p型區，且用以選擇性地致使電流透過該n型區及該p型區其中之一流動於該些條，其中該些條延伸自該源極線接墊之該n型區與該p型區之一者。
  7. 如申請專利範圍第6項所述之記憶體，其中延伸自該源極線接墊的該些半導體條具有比在該些交叉點之該n型區及該p型區更輕度的半導體材料摻雜，該n型區與該p型區在記憶體操作過程作為該些半導體條的複數個n型載子源極或複數個p型載子源極。
  8. 如申請專利範圍第6項所述之記憶體，其中該電路用以施以一包括該p型區的一正向偏壓的抹除偏壓配置(erase bias arrangement)，且致使來自於該條之正偏壓p型區的p型載子流流動於該條該些條延伸自一源極接墊。
  9. 如申請專利範圍第6項所述之記憶體，其中該電路用以施加一包括該n型區之一零偏壓的讀取偏壓配置(read bias arrangement)，且致使來自於該條之零偏壓n型區的n型載子流流動於該條，其中該些條延伸自一源極接墊。
  10. 如申請專利範圍第6項所述之記憶體，其中該些位元線接墊透過複數個中間層導體耦接至複數個疊加圖案化導體，該些疊加圖案化導體連接支援記憶體操作的周邊電路。
  11. 如申請專利範圍第6項所述之記憶體，其中該些階之一 階包括複數個該條，該源極線接墊包括複數個該n型區及至少一p型區，各該n型區鄰設於延伸自該源極線接墊之該些半導體條之一者，該至少一p型區鄰設於一個或多個延伸自該源極線接墊之該些半導體條。
  12. 如申請專利範圍第6項所述之記憶體，其中該些階之一階包括複數個該條，該源極線接墊包括複數個該p型區，各該p型區鄰設於延伸自該源極線接墊之該些半導體條之一者，且該至少一n型區鄰設於一個或多個延伸自該源極線接墊之該半導體條。
  13. 如申請專利範圍第6項所述之記憶體，其中該源極線接墊包括一設於延伸自該源極線接墊的該些條與該至少一n型區之間的輔助閘極通道區及一設於延伸自該源極線接墊的該些條與該至少一p型區之間的輔助閘極通道區；以及一輔助閘極，包括耦接於該些輔助閘極通道區之導體。
  14. 如申請專利範圍第13項所述之記憶體，其中該輔助閘極包括複數個插塞(plug)，該些插塞延伸經過該些階及位於該些插塞與該些階之該些源極線接墊之間的輔助閘極介電層。
  15. 如申請專利範圍第6項所述之記憶體，其中該些階之該 些n型區及該些p型區透過個別的中間層導體階梯結構耦接於該電路。
  16. 如申請專利範圍第6項所述之記憶體，其中該些資料儲存元件係數個電荷捕捉資料儲存元件(charge-trapping data storage element)。
  17. 一種方法，包括：形成一半導體材料之條延伸於一位元線接墊與一源極線接墊之間，其中該源極線接墊包括至少一n型區及至少一p型區；形成一或多條字元線耦接於該條；形成複數個資料儲存元件於該些字元線與該條之間，藉以使複數個記憶胞設於該條與該些字元線的複數個交叉點；形成一電路耦接於該源極線接墊之該n型區及該p型區，用以選擇性地致使電流透過該n型區與該p型區之一者流動於該條。
  18. 如申請專利範圍第17項所述之方法，包括：形成複數階，各該階包括半導體材料的複數個該條，該些條從一位元線接墊延伸至一包括至少一n型區及至少一p型區的源極線接墊，且耦接於該些字元線，藉以使該些資料儲存元件形成於該些字元線與該些條之間，該些記憶胞設於該些條與該些字元 線的該些交叉點，且該電路用以選擇性地致使電流透過該n型區與該p型區之一者流經動於該條。
  19. 如申請專利範圍第18項所述之方法，包括：形成複數個插塞孔貫穿該些階的該些源極線接墊，該些插塞孔設於延伸自該些源極線接墊的該些條與該些源極線接墊的該些n型區及該些p型區之間；沉積一介電層覆蓋該些插塞孔的複數個側壁及複數個底面；沉積一導體於該些階之一頂階的該源極線接墊上方，且以該導體填滿該些插塞孔；以及透過圖案化該導體，形成一輔助閘極。
  20. 如申請專利範圍第18項所述之方法，其中該些階之該些源極線接墊的該n型區或該p型區以下列方法形成：形成至少一外接區連接該源極線接墊的所有台階面；形成一介電層於該外接區的頂部；形成複數個開口貫穿該介電層至該些台階面；以及藉由透過該些開口施以一佈植(implant)，形成複數個摻雜區於該些源極線接墊。
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