CN105280646A - 一种包括多个阶的3d阵列的存储器及其制作方法 - Google Patents

Abstract

本发明公开了一种包括多个阶的3D阵列的存储器及其制作方法。各阶包括一位线接垫、一源极线接垫及多条半导体材料的条块，条块延伸于位线接垫与源极线接垫之间。源极线接垫包括至少一n型区及至少一p型区。存储器包括多条耦接于此些阶的此些条块的此些条字线。存储器包括多个位于此些字线与此些半导体材料的条块之间的数据储存元件，藉以使多个存储单元设于此些条块与此些字线的多个交叉点。存储器包括耦接源极线接垫的n型区及p型区的电路，用以选择性地致使电流流动于此些条块，其中条块延伸白源极线接垫的n型区与p型区其中之一。

Description

一种包括多个阶的3D阵列的存储器及其制作方法

技术领域

本发明是有关于一种三维整合电路存储器，尤其是一种包含双极性源极接垫的三维垂直栅极NAND闪存及其制作方法。

背景技术

三维或3D存储器装置已发展出多种结构，其包括多个薄膜、以绝缘材料隔离的多个有源条(activestrip)。广为人知地，3D存储器装置的其中一种是采用薄膜晶体管(filmtransistor)作为存储单元(memorycell)而成为一3D垂直栅极结构，例如揭露于2011/4/1申请的美国申请号13/078,311，目前是美国专利号8,503,213的”MEMORYARCHITECTUREOF3DARRAYWITHALTERNATINGMEMORYSTRINGORIENTATIONANDSTRINGSELECTSTRUCTURES”。3D垂直栅极结构包括多条薄膜条的叠层及多个覆盖于该叠层上的字线结构，使垂直延伸于此些叠层之间的多个字线结构的多个部分作为位于这些条的多个交叉点的多个存储单元的多个字线。薄膜存储单元，例如是应用于3D垂直栅极NAND闪存，其可操作于一例如是基于读取操作及编程操作而需要n型载子，及例如是基于擦除操作而需要p型载子的方法。

3D垂直栅极结构的薄膜存储单元及其它高密度存储结构可具有多个通道体，其是轻度掺杂或本质不掺杂的半导体。此外，一些存储器阵列结构具有无结式(junctionfree)体。例如，如上专利号8,503,213所揭露的3D垂直栅极NAND闪存结构，其利用位于NAND条的多个单元之间的未掺杂结的薄膜条。如此的结构，薄膜存储器可具有低载子浓度且不具有提供快速电流路径通道体。

当电荷载子浓度低或需要缓慢建立时，一些存储单元的操作速度受到限制。

提供一高速的三维整合电路存储器的结构是有需要的。

发明内容

根据本发明的一实施例，提出一种薄膜存储单元结构。薄膜存储单元结构包括一半导体材料的条块，条块延伸于一位线接垫与一源极线接垫之间。一栅极，例如是一交叉字线，其与位于栅极与条块之间的数据储存元件设于条块上。在一所述结构中，有多条交叉字线及对应的存储器元件，且条块在多条字线之间是无结(junction-free)。源极线接垫包括至少一n型区及至少一p型区。电路耦接于源极线接垫的n型区及p型区，且选择性地致使电流流动于条块，其中条块延伸自源极线接垫及n型区与p型区其中之一。如此，可提供高效率的p型载子及n型载子源极于邻近的存储单元，以提高操作速度。

根据本发明的另一实施例，提出一种3D存储器阵列。存储器包括多个阶(level)。各阶包括一位线接垫、一源极线接垫及多条半导体材料的条块，条块延伸于位线接垫与源极线接垫之间。该源极线接垫包括至少一n型区及至少一p型区。存储器包括多条耦接于此些阶的此些条块的此些条字线。存储器包括多个位于此些字线与此些半导体材料的条块之间的数据储存元件，藉以使多个存储单元设于此些条块与此些字线的多个交叉点。存储器包括耦接源极线接垫的n型区及p型区的电路，用以选择性地致使电流流动于此些条块，其中条块延伸自源极线接垫的n型区与p型区其中之一。

为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：

附图说明

图1绘示已知包含薄膜有源条的3DNAD存储器阵列结构的示意图。

图2及图3绘示包括双极性源极接垫结构的3D垂直栅极存储器阵列的布局图。

图4A及图4B绘示包括双极性源极接垫结构的3D垂直栅极存储器阵列的剖面图。

图5绘示包含双极性源极接垫结构的3D垂直栅极存储器阵列于擦除操作过程中一电流路径的实施例。

图6绘示包含双极性源极接垫结构的3D垂直栅极存储器阵列于一读取操作过程中一电流路径的实施例。

图7绘示3D垂直栅极存储器阵列的双极性源极接垫结构的一布局图。

图8绘示包含双极性源极接垫结构的3D垂直栅极存储器阵列的一布局图。

图9绘示图8的包含双极性源极接垫结构的3D垂直栅极存储器阵列于擦除操作过程中的电流路径的实施例。

图10绘示图8的包含双极性源极接垫结构的3D垂直栅极存储器阵列于一读取操作过程中一电流路径的实施例。

图11绘示双极性源极接垫结构的P+区的形成过程的一阶段图。

图12绘示图11的双极性接垫结构的P+区的形成过中P+注入剂量分布图。

图13绘示包含双极性源极接垫结构的3D垂直栅极存储器阵列的一布局图。

图14至图15绘示形成3D垂直栅极存储器阵列的有源条图案的俯视剖面图。

图16绘示为了形成3D垂直栅极存储器阵列而沉积于有源条图案上的一氧-氮-氧层。

图17绘示为了形成3D垂直栅极存储器阵列层而沉积于插孔阵列的一氧-氮-氧层。

图18绘示为了形成3D垂直栅极存储器阵列层而沉积于插孔阵列的一多晶硅。

图19绘示形成3D垂直栅极存储器阵列层的字线、条选择线图案及接地选择线图案。

图20及图21绘示形成3D垂直栅极存储器阵列层的阶梯结构的俯视剖面图。

图22绘示形成3D垂直栅极存储器阵列层的多个阶梯结构的剖视图。

图23绘示为了形成3D垂直栅极存储器阵列层，于阶梯结构上形成一介电层的示意图。

图24及图25绘示形成3D垂直栅极存储器阵列层的阶梯结构的台阶面的俯视剖面图。

图26绘示包含双极性源极接垫结构的3D垂直栅极存储器阵列于擦除操作过程中一电流路径的实施例。

图27绘示包含双极性源极接垫结构的3D垂直栅极存储器阵列于一读取操作过程中一电流路径的实施例。

图28绘示包含双极性源极接垫结构的3D垂直栅极存储器阵列的一布局实施例。

图29绘示包括一存储器的一整合电路的一简化功能方块图。

图30绘示包含双极性源极接垫结构的存储器阵列的一操作方法流程图。

【符号说明】

102B、103B、104B、105B、112A、113A、114A、115A：接垫

112、113、114、115、102、103、104、105、112、113、114、115、201-1、201-8、202-8、207-1、208-1、280-2、208-6、208-7、208-8、208-16、280-9、280-10：有源条

109、119：SSL栅极结构

125-1WL、125-NWL、225-01、225-02、225-63：字线

126、127、227、1327：接地选择线GSL

128：源极线

218、219、1328：区域

218-1、218-2：位线接垫

218-1a：阶梯结构

218-1-2、218-2-5、229-1a、709a、709b、709c、829-1n、829-1p：中层连接件

219：有源条区

228-2、821-1、822-1、828-1、828-1、828-2、1328-1：双极性源极接垫

225-00、225-01、225-63：字线

228-1、1323-1：源极接垫

229-1、229-2、229-7、229-16：条选择线SSL栅极结构

229-1a、309a、390b、390c、711a、712a、713a、714a、1329-1n、1329-1p：中间层接件

308、711、712、713、714、828-1p、828-2p、1328-1p、2503p：P+区

311、312、313、314、708、828-1n、828-2n、1328-1n、2503n：N+区

831、1331：辅助栅极

1329：插孔

1101：介电层

1102：光刻胶

1103：P+注入

1105：体

1201、1202、1203、1204：分布

1400、1600、1900、2100：剖面

1500：绝缘层

2128p、2128n：阶梯结构

2400p、2400n：区域

2403：开口

4061：地址译码器

4063：页面缓冲器

4060：存储器阵列

4074：周边电路

4075：整合电路

4068：偏压配置供应区块

4069：控制器

A、B：单元

PLA：多晶硅层

PL2：多晶硅

ML1、ML2、ML3：金属层

具体实施方式

本技术实施例配合所附图式作详细说明如下。

图1绘示包括如上美国专利号8,503,213所揭露的薄膜有源条的3DNAND存储器阵列结构。为了说明方便，绝缘材料从图式移除，以露出其它结构。例如，数层绝缘层从多个有源条(例如112至115)之间移除，且从多个有源条的多个叠层之间移除。

多阶阵列形成于一绝缘层，且包括多条与多个叠层顺应的字线125-1WL...125-NWL。多个叠层包括多个有源条112、113、114、115，其包括多条具有相对低杂质浓度的半导体材料的薄膜条，或多条作为NAND条的通道的本质半导体材料(intrinsicsemiconductormaterial)。环绕叠层且垂直延伸的多条字线的多个部分作为多个存储单元的多条字线的多个垂直栅极，其中多个存储单元位于多条条块的多个交叉点。存储器装置可架构成以n通道或p通道操作。在一些实施例的结构中，多个有源条未包括位于多条字线之间源极/漏极接点，此称为“无结式(junction-free)”条块。此外，多个有源条未连接于一半导体基板，或其它半导体，因此当没有电压透过条块选择或接地选择开关施加于其上时，多个有源条可“浮动(floating)”。

同一阶的有源条一起透过一接垫电性耦接，其中接垫配置成具有一用以接触一中间层连接件(interlayerconnector)的台阶面(landingarea)。在各连续接垫的台阶面设于结构的一阶，多阶的多个接垫可配置成如图1所示的阶梯结构。若需要一特别工艺设定，亦可透过另一简单的阶梯状作为各阶的有源条以及中间层连接件。

对于偶数存储器页，所绘示的字线是以整体结构的后面往前面的方向，从1开始标号至N。对于奇数存储器页，所绘示的字线是以整体结构的后面往前面的方向，从N开始标号至1。

接垫112A、113A、114A、115A是多条相间隔的有源条，例如是各阶的有源条112、113、114、115的端部。如图所示，为了连接译码电路(decodingcircuitry)与阵列内的选择平面，此些接垫112A、113A、114A、115A，或称为位线接垫，被电性连接于不同的位线。此些接垫112A、113A、114A、115A可在多个叠层定义的同时被图案化。

接垫102B、103B、104B、105B是多条相间隔的有源条，例如是各阶的有源条102、103、104、105的端部。如图所示，为了连接译码电路(decodingcircuitry)与阵列内的选择平面，此些接垫(位线接垫)102B、103B、104B、105B电性连接于不同的位线。此些接垫102B、103B、104B、105B，在贯穿至台阶面的贯孔(via)的可能性下，可在多个叠层定义的同时被图案化。

在其它实施例中，一区块的所有有源条可以多个位线接垫作为同一端的端部。

在实施例中，任何已知有源条的叠层耦接于接垫112A、113A、114A、115A或接垫102B、103B、104B、105B，而非同时耦接于接垫112A、113A、114A、115A及接垫102B、103B、104B、105B。多个有源条的一叠层具有位线端至源极线端方位或源极线端至位线端方位的二相对方位其中之一。例如，有源条112、113、114、115的叠层具有位线端至源极线端方位；且有源条102、103、104、105的叠层具有源极线端至位线端方位。

有源条112、113、114、115的叠层以接垫112A、113A、114A、115A作为端部，且贯穿SSL栅极结构119、接地选择线GSL126、字线125-1WL至125-NWL、接地选择线GSL127，且以源极线128作为另一端部。有源条112、113、114、115的叠层未到达接垫102B、103B、104B、105B。

有源条102、103、104、105的叠层以接垫102A、103A、104A、105A作为端部，且贯穿SSL栅极结构119、接地选择线GSL127、字线125-1WL至125-NWL、接地选择线GSL126，且以一源极线(被图式的其它部位遮住)作为另一端部。有源条102、103、104、105的叠层未到达接垫112A、113A、114A、115A。

存储器材料的一层隔离有源条112-115及102-105与字线125-1WL至125-NWL。接地选择线GSL126及GSL127顺应多个有源条，其类似于多个SSL栅极结构。

多个有源条的叠层各以多个位线接垫作为一端，且以一源极线作为另一端。例如，有源条112、113、114、115以位线接垫112A、113A、114A、115A作为一端，且以源极线128作为另一端。在图式近端，有源条的叠层各以位线接垫102B、103B、104B、105B作为一端；其它多个有源条的叠层各以一分隔源极线作为端部。在图式远程，多个有源条的叠层各以位线接垫112B、113B、114B、115B作为一端，其它有源条的叠层各以一分隔源极线作为端部。

多条位线及多条条选择线形成于数层图案化导体层，例如是金属层ML1、ML2及ML3。晶体管形成于多个有源条(例如是112-115)与字线125-1WL至125-NWL之间的多个交叉点。在此晶体管中，有源条(例如是113)作为装置的通道区。

条选择栅极结构(例如是119、109)可于字线125-1WL至125-NWL定义时被图案化。晶体管可形成于多个有源条(例如是112至115)与多个条选择栅极结构(例如是119、109)的多个交叉点。此些晶体管作为多个耦接于译码电路的条选择开关，以选择阵列的多个特定叠层。

一电荷储存层结构至少设于多个存储单元形成于其上的多个交叉点。电荷储存层结构可括一多层介电电荷储存结构，例如是硅-氧-氮-氧-硅(SONOS)的类似结构。一已知电荷储存层结构，例如是能隙工程硅-氧-氮-氧-硅(bandgapengineeredSONOS)或”BE-SONOS”。一BE-SONOS电荷储存结构可包括一多层隧穿层(multilayertunnelinglayer)，例如是一具有2纳米厚的氧化硅层，一具有2至3纳米厚的氮化硅层及一具有2至3纳米厚的氧化硅层。一BE-SONOS结构包括一用以储存(捕捉)在多层隧穿层的电荷的介电层，多层隧穿层例如是一具有5至7纳米厚的氮化硅层。此外，一BE-SONOS结构包括一用以阻挡于电荷储存层的电荷泄漏的介电层，电荷储存层例如是一具有5至8纳米厚的氧化硅层。其它材料同样可以应用于BE-SONOS叠层。

在一包括BE-SONOS电荷储存层的装置中，一擦除操作可包括多个从通道至电荷储存层的FN隧穿空穴，以补偿电荷储存层内被捕捉的电子。

然而，对于如图1所示的结构，提供FN隧穿空穴的有源条内无P+区。沿一有源条的多个存储单元不具有一可提供一足够通道位势以产生擦除电流的晶体管，其中擦除电流大部分形成空穴而成为电荷载子。于此，视不同偏压条件而定，一双极性源极接垫结构提供于3D存储器阵列结构，以作为多个空穴及多个电子的源极。在一使被擦除的3D阵列的存储单元操作于p-通道模式的擦除操作中，双极性源极接垫结构可作为多个空穴的一源极。双极性源极接垫结构在一使3D阵列的存储单元操作于n形通道的读取操作中也可作为多个电子的一源极。

图2绘示包括双极性源极接垫结构的3D垂直栅极存储器阵列的布局图。在图2的布局中，阵列包括位于数阶的多个有源条(例如是208-1、280-2...208-16)，而形成多个有源条的多个叠层。多个有源条包括半导体材料的多条薄膜条，以作为多条NAND条的多个通道。多条半导体条是轻度掺杂(例如，具有一相对低杂质浓度，如10¹³cm^-3的掺杂浓度)，或者是一本质、未掺杂半导体材料。多个有源条未包括位于多条字线之间的较重度掺杂区，因此可以是“无结式(junction-free)”。

耦接于数阶的多个有源条的多条字线(例如，225-00、225-01...225-63)设于一垂直于有源条方向的方向，且顺应于有源条叠层。多个数据储存元件，例如是如上所述的介电电荷储存结构，其设于多条字线与多个有源条之间。多个存储单元形成于多个有源条与多条字线的多个交叉点。垂直地环绕多个叠层延伸的多条字线的多个部分作为多个存储单元的多个垂直栅极。在此实施例中，多个单元(标示为A及B)的二区块，为了绘示目的，各具有八阶深度的8个有源条叠层。图2仅绘示顶阶的多个有源条。在其它实施例中，具有更多或更少阶的有源条，例如是2、4或16。每区块具有更多或更少阶的有源条，例如是4或16。有更多或更少字线与一区块交叉，例如是16、31或128。

例如，”X”轴位于平行于阵列的多条字线的水平方向，”Y”轴位于平行于阵列的多个有源条的水平方向，而”Z”轴位于一正交于字线与有源条的垂直方向(例如，指出图2纸面)。

在此实施例中，各区块的各阶的多个有源条从一源极线接垫，或称为双极性源极接垫，延伸至一位线接垫。例如，位于区块B(有源条208-1、208-2...208-8)顶阶的多个有源条，沿Y轴方向，从一双极性源极接垫228-1延伸至一位线接垫218-1。相似地，位于区块A(有源条208-9、208-10...208-16)顶阶的多个有源条从一双极性源极接垫228-2延伸至一位线接垫218-2。

位于阵列的特定低阶的多个有源条从该特定低阶的对应的双极性源极接垫延伸至该特定低阶的对应的位线接垫。在各连续位线的台阶面设于阶梯结构的一阶的情况下，阵列的各区块的多个位线接垫可以排列成一如图1所示的阶梯结构(例如是218-1a)。多个位线接垫及多个中间层连接件(例如是218-1-2、218-2-5)与多个台阶面连接的台阶面可排列成简单阶梯图案或其它适合图案。多个中间层连接件耦接多条位线接垫与一图案化导体层的多条叠加位线(如图1所示的ML3)。多条叠加位线连接于支持3D垂直栅极存储器阵列的操作的外围电路。例如，此些中间层连接件可耦接多个位线接垫与连接于一页面缓冲器(pagebuffer)的多条叠加图案化位线。页面缓冲器可储存写入至或读取自所选择的3D垂直栅极存储器阵列的存储单元的数据。

叠加且顺应的多个有源条是X轴向的字线及接地选择性GSL227。在此实施例中，接地选择性GSL227控制多个有源条与其对应的源极线接垫之间的电性连接。3D存储器阵列也包括条选择线SSL栅极结构(例如229-1、229-2...229-16)。各SSL栅极结构重叠于对应的有源条的叠层。在此实施例中，各SSL栅极结构重叠于对应的八条有源条的叠层。多个SSL栅极结构控制任一有源条(例如是208-2)与有源条的对应的位线接垫(例如218-1)之间的电性连接。中间层连接件(例如是229-1a)耦接多个SSL栅极结构与一图案化导体层的多条叠加SSL线(如图1所示的ML2)。

各双极性源极接垫(例如是228-1)包括至少一n型区及至少一p型区，如下图3更详细的描述。n型区及p型区是掺杂足够，以作为在图2的3D垂直栅极存储器阵列的操作过程中流通于多个有源条(例如是208-1、208-2)的n型或p型电荷载子的源极，其中有源条从双极性源极接垫延伸。例如，双极性源极接垫的n型区可具有一或多个N+掺杂区，其具有比有源条更高的n型杂质浓度，其中有源条从双极性源极接垫延伸。双极性源极接垫的p型区可具有一或多个P+掺杂区，其具有比有源条更高的p型杂质浓度，其中有源条从双极性源极接垫延伸。N+及P+区可以是高度掺杂，如一约10¹⁸cm³或更高掺杂浓度。多个有源条(例如是208-1、208-2...208-16)可比n型区及p型区更轻度地掺杂。n型区及p型区耦接于用以选择性地致使电流流动于多个有源条的电路，其中有源条从双极性源极接垫及n型区与p型区其中之一延伸，如下详细描述。

图3绘示图2的包括双极性源极接垫结构的3D垂直栅极存储器阵列的布局图。图3绘示如图2所示的区域250。在图3的实施例中，双极性源极接垫228-1包括一P+区308及多个受到P+区彼此隔离的分离N+区(例如是311、312、313及314)。P+区邻近于一或多个有源条(例如是208-6、208-7、208-8)，其中有源条从源极接垫228-1延伸。多个分离的N+区与P+区交错。各N+区也邻近于至少一有源条，其中有源条从源极接垫228-1延伸。在此布局结果中，各有源条包括一邻接N+区及P+区的部分。

双极性源极接垫228-1包括多个中间层连接件(例如是309a、390b及390c)连接P+区308与一图案化导体层的多条叠加控制线(如ML2)。双极性源极接垫228-1更包括多个中间层连接件(例如是311a、312a、313a及314a)连接各别的N+区(例如是311、312、313及314)与一图案化导体层的多条叠加控制线(如ML2)。

除了图1所示的3DNAND存储器阵列结构外，图3的双极性源极接垫结构也可以应用成单阶阵列，或甚至是单条。此外，图3的双极性源极接垫结构也可以应用成其它3DNAND存储器阵列结构，例如是描述于Shih-HungChen等人于IEDM2012，第2.3.1至2.3.4页所发表“AHighlyScalable8-layerVerticalGate3DNANDwithSplit-pageBitLineLayoutandEfficientBinary-sumMiLC(MinimalIncrementalLayerCost)StaircaseContacts，”所述的结构，以及Chih-PingChen等人于2012SymposiumonVLSITechnologyDigestofTechnicalPapers，第91-92页所发表“AHighlyPitchScalable3DVerticalGate(VG)NANDFlashDecodedbyaNovelSelf-AlignedIndependentlyControlledDoubleGate(IDG)StringSelectTransistor(SSL)，”所述的结构。

图4A及图4B绘示包括双极性源极接垫结构的3D垂直栅极存储器阵列的剖面图。图4A绘示沿一有源条208-8、通过二分离N+区313与414之间、贯穿图3的中间层连接件309c的剖面350的剖视图。在图4A的实施例中，一特定阶的有源条从(沿X轴向)该特定阶的对应的双极性源极接垫延伸，且耦接于GSL227及字线(例如是225-63、225-62等)。例如，顶阶的有源条208-8从顶阶的双极性源极接垫228-1延伸。有源条202-8从同阶的双极性源极接垫222-1延伸。底阶的有源条201-8从底阶的双极性源极接垫222-1延伸。在此实施例中，中间层连接件309c(包括二垂直连接件41与42)连接各阶的双极性源极接垫的P+区与多条控制线。

图4B绘示贯穿分离N+区313及有源条208-8与208-7之间的剖面360的剖视图。图4B的实施例中，八阶的各分离N+区由一N+掺杂区块45构成。中间层连接件313a连接N+区与多条叠加控制线。

在一擦除操作过程中，例如，在一图2所示的3D垂直栅极存储器阵列的一区块(例如是区块B)，区块的所有SSL栅极结构(例如是229-1、229-2...229-8)关闭(例如，受到一0伏特偏压，或不施接电压(floating)))。负栅极偏压施加于区块的GSL线(例如是227)及多条字线(例如是225-00、225-01...225-63)。区块的所有阶层的多个双极性源极接垫的多个N+区(例如是221-1、222-1...228-1)保持浮动。一正偏压施加于区块的所有阶层的多个双极性源极接垫的多个P+区，因此可沿多个条的长度提供一正通道位势。此外，(双极性源极接垫的)正偏压P+区作为多个空穴(p型载子)的源极，其中空穴是于擦除操作过程中透过多个有源条(例如是区块的多个存储单元的通道)传导。如此，区块的多个存储单元于擦除操作过程中操作于p通道模式。

图5绘示包含双极性源极接垫结构的3D垂直栅极存储器阵列于擦除操作过程中一电流路径的实施例。图5绘示图3的详细布局图。如上所述，于擦除操作过程中，一正偏压(例如是10至16伏特)施加于双极性源极接垫228-1的P+区(308)。在一实施例中，多条字线可受到一0伏特偏压。同时，P+区(311、312、313及314)保持浮动。正偏压P+区支持擦除电流，其中擦除电流包括空穴，例如是电荷载子。擦除电流经由多个有源条(208-6、208-7、208-8)往下传导，如图5所示。

在图2的3D垂直存储器阵列中所选择的一有源条的读取操作过程中，该所选择的有源条于多个位线接垫的端部受到一正偏压(例如是1伏特)。同时，未选择的多个有源条受到一0伏特的偏压。所选择的字线受到一参考电压，其中参考电压可区别3D垂直存储器阵列的存储单元的一擦除状态与一编程状态。未选择的多条字线施以传递偏压，以传递电流，其中该电压导致未选择的存储单元(例如是选择的有源条与未选择的多条字线的多个交叉点)操作成多个封闭传递栅极(closedpassgate)(例如，永远传导)。对应于选择的有源条的SSL栅极结构受到一正参考偏压。不包括一选择的有源条的多个SSL栅极结构受到一0伏特的偏压。包括所选择的有源条的GSL线受到一正参考偏压。

在读取操作过程中，连接于所选择的有源条的双极性源极接垫的多个N+区受到一0伏特的偏压，而极性源极接垫的P+区保持浮动。在所选择的有源条的位线接垫端(受到1伏特偏压)与双极性源极接垫端(N+区受到0伏特偏压)之间的位势差异下，一读取的电流可流经所选择的有源条，朝向双极性源极接垫的多个N+区。

图6绘示包含双极性源极接垫结构的3D垂直栅极存储器阵列于一读取操作过程中一电流路径的实施例。图6绘示图3的详细布局图。如上所述，在一读取过程中，一零偏压施加于双极性源极接垫228-1的N+区(311、312、313及314)。同时，P+区308保持浮动。在此实施例中，选择有源条208-7进行读取，而不选择有源条208-6及208-8进行读取。如图6的箭头所示，若所选择的存储单元处于一擦除状态，一读取电流流经所选择的有源条208-7(例如是沿所选择的有源条的多个存储单元的多个通道)。读取电流从对应的位线接垫(未绘示)经由所选择的有源条208-7流至双极性源极接垫的多个零偏压N+区。因为N+区受到零偏压，或受到相对所选择的有源条而言的负偏压，读取电流的通道载子包括由负偏压N+区所产生的电子(n型载子)。因此，沿所选择的有源条的多个存储器单元在读取操作过程中操作于n通道模式。

在图2的3D垂直存储器阵列的所选择的位的编程过程中，GSL线受到0伏特的偏压(例如是关闭)。同时，多个双极性源极接垫的多个P+区及多个N+区可保持浮动。

图7绘示图2的3D垂直栅极存储器阵列的双极性源极接垫结构的另一实施例的布局图。在图7的实施例中，双极性源极接垫228-1包括一N+区708及多个分离P+区(例如是711、712、713及714)。N+区邻近于一或多个从源极228-1延伸的有源条(例如是208-6、208-7、208-8)。多个分离P+区与N+区交错。各P+区邻近于至少一从源极接垫228-1延伸的有源条。

在此实施例中，双极性源极接垫228-1包括连接于N+区708与一图案化控制层的多条叠加控制线(例如是ML2)的中间层连接件(例如是709a、709b及709c)。双极性源极接垫228-1可包括多个连接多个P+区(例如是711、712、713及714)与一图案化控制层的多条叠加控制线(例如是ML2)的中间层连接件(例如是711a、712a、713a及714a)。

图2所示的具有双极性源极接垫结构的垂直栅极存储器阵列的技术可以单阶阵列或单条半导体材料的条来实现。例如，存储器阵列可只包括单阶，例如是图2所示的顶阶，其包括多个源极线接垫(双极性源极接垫)228-1及228-2、多条位线接垫218-1及218-2，及多个有源条208-1、208-2...208-16。存储器阵列包括多条耦接于多个有源条208-1、208-2...208-16的字线225-01、225-02...225-63。如前所述，各有源条作为NAND条的一通道且在多条字线之间并无结(junction-free)。存储器阵列也包括多个位于多条字线与多个位线平面之间的条选择线SSL栅极结构(例如229-1、229-2...229-16)，及位于多条字线与多个源极线接垫之间的一接地选择线GSL结构(例如是227)。多个源极线接垫228-1及228-2的至少一n型区及至少一p型区耦接于一用以致使电流透过n型区或p型区流动于多个有源条的电路。

在另一实施例中，存储器阵列可包括单条位于源极线接垫(双极性源极接垫)228-1与位线接垫218-1之间的有源条208-1。存储器阵列包括至少一栅极(例如是字线225-63)，其中栅极耦接于有源条208-7。一存储单元以一数据储存元件形成，其中数据储存元件位于栅极与有源条208-7之间。存储器阵列也包括一控制有源条208-7与位线接垫218-1之间电性连接的条选择线SSL栅极结构(例如是229-7)，以及一控制有源条208-7与源极线接垫228-1之间电性连接的接地选择线GSL栅极结构(例如是227)。源极线接垫228-1的至少一n型区及至少一p型区耦接于一用以致使电流透过n型区与p型区其中之一流动于多个有源条的电路。

图8绘示包含双极性源极接垫结构的3D垂直栅极存储器阵列的一布局图。图8绘示图2的3D垂直栅极存储器阵列的双极性源极接垫结构的另一实施例。在图8的实施例中，3D垂直栅极存储器阵列包括二存储单元区块(区块A及区块B)。各区块具有八阶深度的八个有源条叠层。多个有源条(例如是208-1、208-2...208-16)、多条字线(例如是225-00、225-02...225-63)、SSL栅极结构(例如是229-1、229-2...229-16)、耦接多个SSL栅极结构与多条叠加SSL线的中间层连接件(例如是229-1a)、多个位线接垫(例如是218-1、218-2)、多个阶梯结构(例如是218-1a)及连接多个阶梯结构的多个台阶面接垫与多条叠加位线的中间层连接件(例如是218-1-2、218-2-5)具有与如图2所示的3D垂直栅极存储器阵列相同的结构。

阵列的一特定阶的多个有源条从该特定阶的一对应双极性源极接垫延伸至该特定阶的一对应位线接垫。例如，区块B的顶阶的多个有源条(例如是208-1、208-2...208-8)从顶阶的双极性源极接垫828-1延伸至顶阶的位线接垫218-1。区块A的顶阶的多个有源条(例如是208-9、208-10...208-16)从顶阶的双极性源极接垫828-2延伸至顶阶的位线接垫218-2。

在一实施例中，多个位线接垫(例如是218-1、218-2)包括n型区半导体材料，例如是N+掺杂的半导体材料。此外，多条位于位线接垫与多个SSL栅极结构之间的有源条(例如是208-1、208-2等)可搀杂N+杂质。多个SSL栅极结构亦可掺杂N+杂质。

在实施例中，3D垂直栅极存储器阵列的一特定阶的各双极性源极接垫包括一p型区及一n型区。n型区及p型区耦接于用以选择性地致使电流流动于多个有源条的电路，其中有源条从双极性源极接垫及n型区与p型区其中之一延伸。例如，双极性源极接垫828-1包括一P+区828-1p及一N+区828-1n。双极性源极接垫828-2包括一P+区828-2p及一N+区828-2n。一双极性源极接垫的P+区具有比延伸自双极性源极接垫的有源条更高的p型杂质浓度。一双极性源极接垫的N+区具有比延伸自双极性源极接垫的有源条更高的n型杂质浓度。

顶阶的双极性源极接垫包括一或多个中间层连接件(例如是829-1n)，其中，中间层连接件连接N+区与一图案化导体层的多条叠加控制线(例如是ML2)。顶阶的双极性源极接垫包括一或多个中间层连接件(例如是829-1p)，其中，中间层连接件连接P+区与一图案化导体层的多条叠加控制线(例如是ML2)。

在另一实施例中，各双极性源极接垫包括一或多个p型区及一或多个n型区。p型区设于双极性源极接垫的一侧(如左侧)，而p型区设于双极性源极接垫的其它侧(如右侧)，即数根有源条共享一个P型区。

接地选择线GSL结构827交叉且顺应于各区块的多个有源条设置。在一实施例中，GSL线827重叠于双极性源极接垫的一部分，该部分邻近于图8所示的多个有源条。

多个双极性源极接垫(例如是828-1、828-2)也包括一或多个设于n型区与p型区之间的栅极结构831(或称为辅助栅极)及多条从双极性源极接垫延伸的有源条(例如是208-1、208-2...208-16)。辅助栅极831于后详细描述。

在一擦除操作过程中，例如，在一图8所示的3D垂直栅极存储器阵列的一区块(例如是区块B)中，区块的所有SSL栅极结构(例如是229-1、229-3...229-8)关闭(例如，受到一0伏特偏压，或浮动电位(leftfloating))。负栅极偏压施加于GSL线(例如是227)及多条字线(例如是225-00、225-01...225-63)。区块的所有阶层的多个双极性源极接垫的多个N+区(例如是221-1、222-1...228-1)保持浮动。一正偏压(例如是10至16伏特)施加于区块的所有阶层的多个双极性源极接垫的多个P+区。(双极性源极接垫的)正偏压P+区产生空穴，其中空穴于擦除操作过程中被推动经过多个有源条(例如是区块的多个存储单元的多个通道)。如此，区块的多个存储单元于擦除操作过程中操作于p通道模式。

在擦除操作的实施例中，辅助栅极831保持浮动(floating)或受到一负偏压。辅助栅极831可受到0至-4伏特的偏压。若负偏压施加于辅助栅极831，空穴累积在双极性源极接垫的辅助栅极831下方，其中双极性源极接垫形成一从P+区至有源条的空穴传导路径。

图9绘示图8的包含双极性源极接垫结构的3D垂直栅极存储器阵列于擦除操作过程中的电流路径的实施例。如上所述，于擦除操作过程中，一正偏压施加于双极性源极接垫828-1的P+区(828-1p)。同时，N+区(828-1n)保持浮动。正偏压P+区产生擦除包括空穴的电流。擦除电流经过如图9所示的多个通道区、辅助电极831及多个有源条(例如是208-6、208-7、208-8)。

在图8的3D垂直存储器阵列中所选择的一有源条的读取操作过程中，所选择的有源条于多个位线接垫的端部受到一正偏压(例如是1伏特)。同时，未选择的多个有源条受到一0伏特的偏压。所选择的字线受到一参考电压，其中参考电压可区别3D垂直存储器阵列的存储单元的一擦除状态与一编程状态。未选择的多条字线使用一传递偏压，其中该传递偏压导致未被选择的存储单元(例如是所选择的有源条与未选择的多条字线的多个交叉点)操作成多个封闭传递栅极(closedpassgate)(例如，永远传导)。对应于选择的有源条的SSL栅极结构受到一正参考偏压。不包括一所选择的有源条的多个SSL栅极结构受到一0伏特的偏压。包括所选择的有源条的GSL线受到一正参考偏压。辅助栅极831针对电子流而开启(例如，通过提供一正电压)。

在读取操作过程中，连接于所选择的有源条的双极性源极接垫的N+区受到一0伏特的偏压，而双极性源极接垫的P+区保持浮动。在所选择的有源条的位线接垫端(受到1伏特偏压)与双极性源极接垫端(N+区受到0伏特偏压)之间的位势差异下，一读取电流可流经所选择的有源条，朝向双极性源极接垫的多个N+区。

图10绘示图8的包含双极性源极接垫结构的3D垂直栅极存储器阵列于一读取操作过程中一电流路径的实施例。如上所述，在一读取过程中，一零偏压施加于双极性源极接垫828-1的N+区(828-1n)。同时，P+区828-1p保持浮动。在此实施例中，选择有源条208-7进行读取，而不选择有源条208-6及208-8进行读取。如图10的箭头所示，若所选择的存储单元处于一擦除状态，一读取电流可流经所选择的有源条208-7(例如是沿所选择的有源条的多个存储单元的多个通道)。读取电流从对应的位线接垫(未绘示)及辅助电极831的多个通道区经由所选择的有源条208-7流至对应的双极性源极接垫的多个零偏压N+区。因为N+区受到零偏压，或受到相对所选择的有源条而言的负偏压，读取电流的电荷载子由产生自负偏压N+区的大部分电子所组成。因此，沿所选择的有源条的多个存储器单元在读取操作过程中操作于n通道模式。

在图8的3D垂直存储器阵列的所选择的位的编程过程中，GSL线及辅助栅极831受到0伏特的偏压(例如是关闭)。同时，多个双极性源极接垫的多个P+区及多个N+区可保持浮动。

图11绘示双极性源极接垫结构的P+区的形成过程的一阶段图。图11绘示沿图8的双极性源极接垫828-1的P+区828-1p的剖视图。在3D垂直栅极存储器阵列的八阶的双极性源极接垫(例如是821-1、822-1...828-1)及有源条(例如是201-8、202-8...208-2)形成后，GSL线821交叉且顺应于多个有源条设置。辅助栅极831形成于多个双极性源极接垫。例如是约0.5微米厚的介电层1101沉积于多个双极性源极接垫上。例如是约0.6微米厚的一层光刻胶1102沉积于介电层上，以图案化介电层。图案化介电层作为一P+注入(1103)进入一体1105的掩模层。体1105延伸经过各阶的多个双极性源极接垫及多个双极性源极接垫之间的数层介电层。P+掺杂体1105形成各阶的多个双极性源极接垫的多个P+区及多个各阶的双极性源极接垫的连接。

P+注入(1103)可包括多个注入步骤。各步骤具有不同的剂量(Dosage)设定及注入能量设定。图12绘示图11的P+注入的注入剂量分布。在此实施例中，P+注入(1103)具有四个连续强度注入能量的注入步骤。四个注入步骤使用同一掩模层(由介电层1101的开口定义)。图12绘示第一注入步骤的剂量分布(分布1201)、第二注入步骤的剂量分布(分布1202)、第三注入步骤的剂量分布(分布1203)及第四注入步骤的剂量分布(分布1204)。于多个P+注入步骤之后，可使用一热退火(例如接触退火(contactanneal))工艺步骤，以增进八阶的双极性源极接垫的掺杂均匀性(沿Z轴向)。

图8的3D垂直存储器阵列的双极性源极接垫的多个N+区可采用类似N+注入的方式形成。图11所示的工艺方法也可应用于形成本实施例的其它双极性源极接垫的P+区或N+区。

图8的具有双极性源极接垫结构的垂直栅极存储器阵列的技术可以单阶阵列或单条半导体材料的有源条实现。例如，存储器阵列可只包括单阶，例如是图8所示的顶阶，其包括多个源极线接垫(双极性源极接垫)828-1及828-2、多条位线接垫218-1及218-2及多个有源条208-1、208-2...208-16。存储器阵列包括多条耦接于多个有源条208-1、208-2...208-16的字线225-01、225-02...225-63。如前所述，各有源条作为NAND条的多个通道，且在多条字线之间并无结(junction-free)。存储器阵列也包括多个位于多条字线与多个位线平面之间的条选择线SSL栅极结构(例如229-1、229-2...229-16)，及位于多条字线与多个源极线接垫之间的一接地选择线GSL结构(例如是827)。多个源极线接垫包括一辅助栅极结构(例如是831)，其包括一设于多个有源条与多个n型通道之间的辅助栅极结构、一设于多个有源条与多个p型通道之间的辅助栅极通道区，及一具有耦接于辅助栅极通道区的导体的辅助栅极。源极线接垫228-1及228-2的至少一n型区及至少一p型区接于一用以致使电流透过n型区或p型区流动于多个有源条的电路。

在另一实施例中，存储器阵列可包括单条位于源极线接垫(双极性源极接垫)828-1与位线接垫218-1之间的有源条208-7。存储器阵列包括至少一栅极(例如是字线225-63)，其中栅极耦接于有源条208-7。一存储单元以一数据储存元件形成，其中数据储存元件位于栅极与有源条208-7之间。存储器阵列也包括一控制有源条208-7与位线接垫218-1之间电性连接的条选择线SSL栅极结构(例如是229-7)，以及一控制有源条208-7与源极线接垫828-1之间电性连接的接地选择线GSL栅极结构(例如是827)。源极线接垫828-1的至少一n型区及至少一p型区耦接于一用以致使电流透过n型区或p型区流动于多个有源条的电路。

图13绘示包含双极性源极接垫结构的3D垂直栅极存储器阵列的一布局图。图13绘示图2的3D垂直栅极存储器阵列的双极性源极接垫结构的另一实施例。在图13的实施例中，3D垂直栅极存储器阵列包括二存储单元区块(区块A及区块B)。各区块具有八阶深度的八个有源条叠层。多个有源条(例如是208-1、208-2...208-16)、多条字线(例如是225-00、225-02...225-63)、SSL栅极结构(例如是229-1、229-2...229-16)、多个SSL栅极结构(例如是229-1、229-2...229-16)、耦接多个SSL栅极结构与多条叠加SSL线的中间层连接件(例如是229-1a)、多条位线(例如是218-1、218-2)、多个阶梯结构(例如是218-1a)及连接多个阶梯结构的多个台阶面接垫与多条叠加位线的中间层连接件(例如是218-1-2、218-2-5)具有与如图2所示的3D垂直栅极存储器阵列相同的结构。

图13的实施例中，一特定阶二个或多个区块(如区块A及区块B)的多个有源条(及相关的存储单元)从该特定阶的同一个双极性源极接垫延伸至该特定阶的对应的位线接垫。例如，区块A及区块B的多个顶阶有源条(例如是208-1、208-2...208-16)从顶阶双极性源极接垫1328-1延伸至其个自的顶阶位线接垫(218-1或218-2)。

在此实施例中，3D垂直栅极存储器阵列的一特定阶的双极性源极接垫包括一p型区及一n型区。n型区及p型区耦接于用以选择性地致使电流流动于多个有源条的电路，其中有源条从双极性源极接垫及n型区与p型区其中之一延伸。例如，双极性源极接垫1328-1包括一P+区1328-1p及一N+区1328-1n。P+区具有比从双极性源极接垫延伸的有源条更高的p型杂质浓度。双极性源极接垫的N+区具有比从双极性源极接垫延伸的有源条更高的n型杂质浓度。

顶阶的双极性源极接垫包括一或多个中间层连接件(例如是1329-1n)，其中，中间层连接件连接N+区与一图案化导体层的多条叠加控制线(例如是ML2)。顶阶的双极性源极接垫包括一或多个中间层连接件(例如是1329-1p)，其中，中间层连接件连接P+区与一图案化导体层的多条叠加控制线(例如是ML2)。

在另一实施例中，各双极性源极接垫包括一或多个p型区及一或多个n型区。p型区设于双极性源极接垫的一侧(如左侧)，而p型区设于双极性源极接垫的其它侧(如右侧)，即多条字线共享一个p型区。

如图13所示，接地选择线GSL结构1327交叉且顺应于各区块的多个有源条设置。

3D垂直栅极存储器阵列的双极性源极接垫也包括一或多个设于n型与p型区之间的栅极结构1331(或称为辅助栅极)及多条从双极性源极接垫延伸的有源条。

图14至图25绘示图13的3D垂直栅极存储器阵列的形成步骤图。

首先，形成一氧化物及多晶硅叠层(oxideandpolysiliconstack)于一绝缘层上，以形成3D垂直栅极存储器阵列。图案化氧化物及多晶硅叠层，以形成如图14所示的多个有源条。

图14绘示3D垂直栅极存储器阵列的有源条图案的俯视图。图14绘示多个位线平面(区域218)、多个有源条(区域219)及多个源极接垫(区域1328)的图案。图14也绘示属于一辅助栅极的栅极结构的一部分的插孔(plugholes)(例如是1329)阵列。剖面1400的剖视图绘示于图15。

图15绘示图14的有源条图案的剖视图。于一绝缘层1500形成八阶氧化物及多晶硅叠层。由图案化多晶硅组成的八阶有源条(例如是208-1、207-1...201-1)叠层于数层氧化层之间。

在氧化物及多晶硅叠层的图案化后，一介电电荷捕捉结构沉积于如图16及图17所示的有源条图案及孔阵列图案上，其中介电电荷捕捉结构包括例如是第一硅氧化物层、一氮化硅层及一第二硅氧化物层(称为ONO)。

图16绘示图14的有源条图案及孔阵列图案上的ONO沉积物。在俯视图中，图16绘示ONO(以粗线绘制)沉积于图案化有源条(图14的区域219)及插孔阵列(图14的区域1329)。ONO也沉积于有源条叠层的侧壁。

图17绘示沉积于3D垂直栅极存储器阵列的插孔阵列上的一氧氮氧层。插孔阵列(例如，剖面1600)的一剖视图绘示于图17。值得注意的是，ONO也沉积于侧壁及插孔的底面。

在ONO沉积后，一层多晶硅(称为PL2)将沉积覆盖于多个位线平面(图14的区域218)、多个有源条(图14的区域219)及多个源极接垫(图14的区域1328)上。PL2沉积也填入多个位线与多个源极接垫的多个插孔之间的渠沟内。PL2沉积后的插孔阵列(图16所示的剖面1600)的一剖视图绘示于图18。于此，填有PL2沉积的插孔形成辅助栅极1331的栅极结构。位于多个插孔之间的多晶硅叠层的多个部分(例如是1802)形成辅助栅极1331的通道区。

在PL2的沉积后，沉积另一多晶硅层(称为PLA)。PL2层及下方PLA层被图案化，而形成图19所示的多条字线(例如是225-00、225-01...225-63)、多个SSL栅极结构(229-1、229-2...229-16)、接地选择线栅极结构1327及辅助栅极1331。沿有源条叠层的一剖视图(例如是剖面1900)绘示于图20。图20绘示包含多条在有源条区219内的有源条201-12、202-12...208-12的一有源条叠层。

图13的P+区1328-1p及N+区1329-1n可透过使用多个阶梯接点形成。图21绘示形成于源极接垫区1328的阶梯结构2128p(P+区)及2128n(N+区)。多个阶梯结构的一剖视图(例如是剖面2100)绘示于图22。多个阶梯结构可于多个有源条叠层定义的同时形成。

一介电层(称为ILD)形成于如图23所示的阶梯结构2128p及2128n的顶部。在一实施例，如前所述的PL2可用做形成于多个阶梯结构2128p及2128n的顶部的介电质。

ILD层被图案化，而形成多个开口(例如是2403)于如图25所示的多个阶梯结构2128p及2128n的多个台阶面。

在开口形成后，P+注入施加于一围绕多个开口及阶梯结构2128p的区域2400p，而形成多个P+区于多个源极接垫。N+注入施加于一围绕多个开口及阶梯结构2128n的区域2400n，而形成多个N+区于多个源极接垫。例如，一P+区2503p及一N+区2503n形成于第三阶源极接垫1323-1。在此设计下，各阶源极接垫具一有P+区及一N+区，视偏压配置而提供p型或n型电荷载子的一源极。

在P+区及N+区注入后，可形成多个连接件(例如是p型或n型半导体材料)，填入多个开口且连接各源极接垫与图案化控制层的对应的叠加控制线(例如是ML2)。

一如图13所示的3D垂直存储器阵列的擦除操作可执行于一或多个连接于同一设定的多个双极性源极接垫(例如是区块A及区块B)的区块的有源条(及相关存储单元)。在区块A及区块B的擦除操作过程中，关闭多个区块的所有的SSL栅极结构(例如是229-1、229-2...229-16)。负偏压施加于多个区块的GSL线(例如是1327)及多条字线(例如是225-00、225-01...225-63)。例如，小于0至-4伏特的一负偏压可施加于GSL线。所有阶层的多个双极性源极接垫的多个N+区保持浮动。一正偏压(例如是10至16伏特)施加于所有阶层的多个双极性源极接垫的多个P+区。(双极性源极)的正偏压P+区产生空穴，其中空穴在擦除操作被推动经过多个有源条(例如，区块A及B的多个存储单元的多个通道)。在此设计中，多个存储单元在擦除操作中操作于p通道模式。

在擦除过程中，辅助栅极1331受到一负偏压(例如是小于0伏特至-4伏特)。当一负偏压伏特施加于辅助栅极1331，空穴被形成且累积于多个双极性源极接垫的辅助栅极1331。相似于产生自多个正偏压P+区的空穴通道，因为负偏压辅助栅极1331而产生的空穴在擦除过程中被推动经过多个有源条。

图26绘示图13的包含双极性源极接垫结构的3D垂直栅极存储器阵列于擦除操作过程中的电流路径的实施例。如上所述，于擦除操作过程中，一正偏压施加于双极性源极接垫1328-1的P+区(1328-1p)。同时，N+区(1328-1n)保持浮动。正偏压P+区产生电流，其中电流大部分形成空穴而成为电荷载子。如图26所示，擦除电流被推动往下通过辅助栅极1331及往下通过有源条(例如是208-1、208-2...208-16)。

在图13的3D垂直存储器阵列中所选择的一有源条的读取操作过程中，该所选择的有源条于多个位线接垫的端部受到一正偏压(例如是1伏特)。同时，未选择的多个有源条受到一零伏特的偏压。所选择的字线受到一参考电压，其中参考电压可区别3D垂直存储器阵列的存储单元的一擦除状态与一编程状态。未选择的多条字线受到偏压，以传递电压，其中该电压导致未选择的存储单元(例如是选择的有源条与未选择的多条字线的多个交叉点)操作成多个封闭传递栅极(closedpassgate)(例如，永远传导)。对应于选择的有源条的SSL栅极结构受到一正参考偏压。不包括一选择的有源条的多个SSL栅极结构受到一0伏特的偏压。GSL线1327受到一正参考偏压。辅助栅极1331开启(例如是，通过施一正电压)。

在读取操作过程中，连接于所选择的有源条的双极性源极接垫的多个N+区受到一0伏特的偏压，而双极性源极接垫的P+区保持浮动。在所选择的有源条的位线接垫端(受到1伏特偏压)与双极性源极接垫端(N+区受到0伏特偏压)之间的位势差异下，一读取的电子流可流经所选择的有源条，朝向双极性源极接垫的多个N+区。

图27绘示图13的包含双极性源极接垫结构的3D垂直栅极存储器阵列于一读取操作过程中一电流路径的实施例。如上所述，在一读取过程中，一零偏压施加于双极性源极接垫1328-1的N+区(1328-1n)。同时，P+区(1328-1p)保持浮动。在此实施例中，选择有源条208-7进行读取，而不选择其它有源条(208-1、208-2...208-6及208-8、208-9...208-16)进行读取。如图27的箭头所示，若所选择的存储单元处于一擦除状态，一读取电流流经所选择的有源条208-7。读取电流从对应的位线接垫(218-1)经由所选择的有源条208-7流至双极性源极接垫的多个零偏压N+区。因为N+区受到零偏压，或受到相对所选择的有源条而言的负偏压，读取电流的电荷载子由产生自负偏压N+区的大部分电子所组成。因此，沿所选择的有源条的多个存储器单元在读取操作过程中操作于n通道模式。

在图13的3D垂直存储器阵列的所选择的位的编程过程中，所选择的SSL栅极结构受到一正参考偏压。该所选择的有源条于邻近位线接垫的端部受到一零偏压。未选择的SSL栅极结构受到零偏压。未选择的有源条受到一正参考电压。所选择的字线受到一编程电压。未选择的字线受到偏压，以传递电压，其中该电压导致未选择的存储单元(例如是选择的有源条与未选择的多条字线的多个交叉点)操作成多个封闭传递栅极(closedpassgate)(例如，永远传导)。GSL线1327及辅助栅极1331受到一0伏特偏压(例如是关闭)。同时，多个双极性源极接垫的P+区及N+区保持浮动，因此，不影响编程操作。

图28绘示包含双极性源极接垫结构的3D垂直栅极存储器阵列的一布局实施例。图28绘示使用叠加于图13的3D垂直栅极存储器阵列的图案化导体层金属1(ML1)、金属2(ML2)及金属3(ML3)。导体层ML1、ML2及ML3是所谓的后段工艺(back-end-of-line，BEOL)金属层。在此实施例中，字线(例如是225-00、225-01等)延伸至有源条阵列的一侧且连接至叠加ML2布局(例如是连接整体字线)。SSL栅极(例如是229-1、229-2等)连接于ML2及ML1布局(例如是连接于控制线)。GSL线1327及辅助栅极1331连接于各叠加ML1布局。双极性源极接垫1328-1的P+区透过各中间层连接件(1329-1p、1329-1n)连接于叠加ML1及ML2，其依序耦接于电路，其中电路用以选择性地致使电流流动于图13的3D垂直栅极存储器阵列的多个有源条。

图13所示的具有双极性源极接垫结构的垂直栅极存储器阵列的技术可以单阶阵列或单半导体材料的条来实现。例如，存储器阵列可只包括单阶，例如是图8所示的顶阶，其包括多个源极线接垫(双极性源极接垫)1328-1、多条位线接垫218-1及218-2，及多个有源条208-1、208-2...208-16。存储器阵列包括多条耦接于多个有源条208-1、208-2...208-16的字线225-01、225-02...225-63。如前所述，各有源条作为NAND条的一通道且在多条字线之间并无结(junction-free)。存储器阵列也包括多个位于多条字线与多个位线平面之间的条选择线SSL栅极结构(例如229-1、229-2...229-16)，及位于多条字线与多个源极线接垫之间的一接地选择线GSL结构(例如是1327)。多个源极线接垫也包括一辅助栅极结构(例如是1331)，其包括一设于多个有源条与多个n型区之间的辅助栅极通道区，及一位于多个有源条与多个p型区之间的辅助栅极通道区，及一具有耦接于多个辅助栅极通道区的导体的栅极。源极线接垫1328-1的至少一n型区及至少一p型区耦接于一用以致使电流透过n型区或p型区流动于多个有源条。

在另一实施例中，存储器阵列可包括单条位于源极线接垫1328-1与位线接垫218-1之间的有源条208-7。存储器阵列包括至少一栅极(例如是字线225-63)，其中栅极耦接于有源条208-7。一存储单元以一数据储存元件形成，其中数据储存元件位于栅极与有源条208-7之间。存储器阵列也包括一控制有源条208-7与位线接垫218-1之间电性连接的条选择线SSL栅极结构(例如是229-7)，以及一控制有源条208-7与源极线接垫1328-1之间电性连接的接地选择线GSL栅极结构(例如是1327)。源极线接垫1328-1的至少一n型区及至少一p型区耦接于一用以致使电流透过n型区或p型区流动于多个有源条的电路。

图29绘示包括一存储器的一整合电路4075的一简化功能方块图。在此实施例中，整合电路4075包括一存储器阵列4060。存储器阵列4060可包括一3D栅极存储器阵列、单阶存储器阵列或一单条条存储器阵列，其包括一或多个描述于此的双极性源极接垫结构。

一地址译码器4061耦接于阵列4060。地址提供于整合电路4075及地址译码器4061。地址译码器4061可包括多个字线译码器及其它合适可提供地址及选择阵列4060的对应的存储单元的译码器。

阵列4060的多条字线耦接于一页面缓冲器4063，其依序耦接于周边电路4074。页面缓冲器4063可包括一或多个连接的位线的储存元件(例如是拴锁器(latch))。地址译码器4061可透过位线分别与页面缓冲器4063连接，选择及耦接阵列4060的特定存储单元。然后，页面缓冲器4063可以储存用以写入至或读取自此些特定存储单元的数据。

周边电路包括使用例如是地址译码器4061、控制器4069、偏压配置供应区块4068等的逻辑电路或模拟电路所形成的电路，其中逻辑电路或模拟电路非阵列4060的一部分。在此实施例中，被标示为其它周边电路的区块4074可以是输出入电路(input-output(I/O)circuit)、输出数据缓冲器及其它整合电路4075的元件，如一般用途的处理器或特定用途应用电路，或提供支持阵列4060的系统单芯片(system-on-a-chip)功能的模块组合。

控制器4069例如是作为一状态机(statemachine)，提供讯号以控制整合电路4075的其它电路，以执行多种本文所述的操作。此些操作包括编程操作、擦除操作及读取操作。

控制器4069可以已知的特定用途逻辑电路实现。在其它实施例中，控制器包括一般用途的处理器，其可应用于相同整合电路4075，其可执行一计算机程序，以控制装置的操作。在另一实施例中，控制器可以特定用途逻辑电路与一般用途处理器的组合实现。

图30绘示包含双极性源极接垫结构的存储器阵列的一操作方法流程图，其中存储器阵列例如是图29的存储器4075的存储器阵列4060。图30所示的方法可透过控制器4069、偏压配置电压4068及存储器4075的其它元件。在此实施例中，图30的方法从步骤S3010开始。在步骤S3010中，控制器4069接收一操作存储器阵列4060的要求(例如来自于一存取存储器4075的系统的脚本)。例如，阵列4060可包括一例如是描述于图2、图8或图13的3D垂直栅极存储器阵列。3D垂直栅极存储器阵列包括多个阶。数阶的其中一阶包括一位线接垫、一源极线接垫及多条半导体材料的条，其中条延伸于位线接垫与源极线接垫之间。源极线接垫包括至少一n型区及至少一p型区。阵列包括多条耦接于数阶的多条的字线，且数据储存元件设于多条字线与多条半导体材料条之间。在阵列中，存储单元设于条与字线的交叉点。例如，存储单元4060可包括一延伸于一位线接垫与一源极线接垫之间的单阶有源条，其中源极线接垫包括至少一n型区及至少一p型区。多个有源条耦接于多条字线。各有源条作为一NAND条的多个通道且在多条字线之间并无结(junction-free)。另一实施例中，存储器阵列4060可包括位于一位线接垫与一源极线接垫之间的单有源条，其中源极线接垫包括至少一n型区及至少一p型区。有源条耦接于至少一栅极(例如是一字线)。存储单元以栅极与有源条之间的数据储存元件形成。

在步骤S3020，通过选择性地致使电流流动于条，其中条从一源极线接垫及源极线接垫的n型区与p型区其中之一延伸，控制器4069执行操作。例如，若有一擦除操作的要求，控制器4069使偏压供应电压4068施加一制使电流流动于所选择的条的擦除偏压配置(erasebiasarrangement)，其中所选择的条从源极接垫及p型区延伸。擦除偏压配置包括一p型区的正偏压，而p型区保持浮动，电流包括来自于正偏压p型区的p型载子。在此设计下，沿所选择的条的存储单元在擦除操作中操作于p通道模式。

另一实施例中，若有一读取操作的要求，控制器4069使偏压供应电压4068施加一致使电流流动于所选择的条的读取偏压配置(readbiasarrangement)，其中所选择的条延伸自源极接垫及n型区。读取偏压配置包括一n型区的零偏压，而p型区保持浮动，电流包括来自于零偏压n型区的n型载子。在此设计下，沿所选择的条的存储单元在读取操作中操作于n通道模式。

综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (20)

1.一种存储器，包括：

一半导体材料的条，延伸于一位线接垫与一源极线接垫之间，该源极线接垫包括至少一n型区及至少一p型区；

一栅极，耦接于该条；

一数据储存元件，于该栅极与该条之间，藉以使一存储单元设于该条与该栅极的一交叉点；

一电路，耦接于该源极线接垫的该n型区及该p型区，且选择性地透过致使电流透过该n型区及该p型区流动于该条。

2.根据权利要求1所述的存储器，包括：

多个该栅极，耦接于位于该位线接垫与该源极线接垫之间该条，其中该条具有比位于该条与这些栅极的这些交叉点的n型区及p型区更轻的掺杂。

3.根据权利要求2所述的存储器，其中该条作为多个存储单元的一NAND条的多个通道区。

4.根据权利要求1所述的存储器，包括：

一条选择栅极，耦接于该栅极与该位线接垫之间的该条，且用以控制该条与该位线接垫之间的电性连接(electricalconnection)；以及

一接地选择栅极，耦接于该栅极与该源极线接垫之间的该条，且用以控制该条与该源极线接垫之间的电性连接。

5.根据权利要求1所述的存储器，其中该源极线接垫包括一设于该条与该至少一n型区之间的辅助栅极通道区，且，且设于该条与该至少一p型区之间的一辅助栅极通道区；以及

一辅助栅极，包括一耦接于这些辅助栅极通道区的导体。

6.一种存储器，包括：

一三维阵列，包括多个阶(level)，这些阶的一阶包括一位线接垫、一源极线接垫及一半导体材料的条，该条延伸于该位线接垫与该源极线接垫之间，该源极线接垫包括至少一n型区及至少一p型区；

多条字线，耦接于这些阶的这些条；

多个数据储存元件，位于这些字线与这些半导体材料的条之间，藉以使多个存储单元设于这些条与该字线的多个交叉点；以及

一电路，耦接该源极线接垫的该n型区及该p型区，且用以选择性地致使电流流动于这些条，其中这些条延伸自该源极线接垫的该n型区与该p型区其中之一。

7.根据权利要求6所述的存储器，其中延伸自该源极线接垫的这些半导体条具有比在这些交叉点的该n型区及该p型区更轻度的半导体材料掺杂，该n型区与该p型区在存储器操作过程作为这些半导体条的多个n型载子源极或多个p型载子源极。

8.根据权利要求6所述的存储器，其中该电路用以施以一包括该p型区的一正向偏压的擦除偏压配置(erasebiasarrangement)，且致使来自于该条的正偏压p型区的p型载子流流动于该条这些条延伸自一源极接垫。

9.根据权利要求6所述的存储器，其中该电路用以施加一包括该n型区的一零偏压的读取偏压配置(readbiasarrangement)，且致使来自于该条的零偏压n型区的n型载子流流动于该条，其中这些条延伸自一源极接垫。

10.根据权利要求6所述的存储器，其中这些位线接垫透过多个中间层导体耦接至多个叠加图案化导体，这些叠加图案化导体连接支持存储器操作的周边电路。

11.根据权利要求6所述的存储器，其中这些阶的一阶包括多个该条，该源极线接垫包括多个该n型区及至少一p型区，各该n型区邻设于延伸自该源极线接垫的这些半导体条其中之一，该至少一p型区邻设于一个或多个延伸自该源极线接垫的这些半导体条。

12.根据权利要求6所述的存储器，其中这些阶的一阶包括多个该条，该源极线接垫包括多个该p型区，各该p型区邻设于延伸自该源极线接垫的这些半导体条其中之一，且该至少一n型区邻设于一个或多个延伸自该源极线接垫的该半导体条。

13.根据权利要求6所述的存储器，其中该源极线接垫包括一设于延伸自该源极线接垫的这些条与该至少一n型区之间的辅助栅极通道区及一设于延伸自该源极线接垫的这些条与该至少一p型区之间的辅助栅极通道区；以及

一辅助栅极，包括耦接于这些辅助栅极通道区的导体。

14.根据权利要求13所述的存储器，其中该辅助栅极包括多个插塞(plug)，这些插塞延伸经过这些阶及位于这些插塞与这些阶的这些源极线接垫之间的辅助栅极介电层。

15.根据权利要求6所述的存储器，其中这些阶的这些n型区及这些p型区透过个别的中间层导体阶梯结构耦接于该电路。

16.根据权利要求6所述的存储器，其中这些数据储存元件是多个电荷捕捉数据储存元件(charge-trappingdatastorageelement)。

17.一种方法，包括：

形成一半导体材料的条延伸于一位线接垫与一源极线接垫之间，其中该源极线接垫包括至少一n型区及至少一p型区；

形成一或多条字线耦接于该条；

形成多个数据储存元件于这些字线与该条之间，藉以使多个存储单元设于该条与这些字线的多个交叉点；

形成一电路耦接于该源极线接垫的该n型区及该p型区，用以选择性地致使电流透过该n型区与该n型区其中之一流动于该条。

18.根据权利要求17所述的方法，包括：

形成多个阶，各该阶包括半导体材料的多个该条，这些条从一位线接垫延伸至一包括至少一n型区及至少一p型区的源极线接垫，且耦接于这些字线，藉以使这些数据储存元件形成于这些字线与这些条之间，这些存储单元设于这些条与这些字线的这些交叉点，且该电路用以选择性地致使电流透过该n型区与该p型区其中之一流经动于该条。

19.根据权利要求18所述的方法，包括：

形成多个插塞孔贯穿这些阶的这些源极线接垫，这些插塞孔设于延伸自这些源极线接垫的这些条与这些源极线接垫的这些n型区及这些p型区之间；

沉积一介电层覆盖这些插塞孔的多个侧壁及多个底面；

沉积一导体于这些阶的一顶阶的该源极线接垫上方，且以该导体填满这些插塞孔；以及

透过图案化该导体，形成一辅助栅极。

20.根据权利要求18所述的方法，其中这些阶的这些源极线接垫的该n型区或该p型区以下列方法形成：

形成至少一外接区连接该源极线接垫的所有台阶面；

形成一介电层于该外接区的顶部；

形成多个开口贯穿该介电层至这些台阶面；以及

通过透过这些开口施以一注入(implant)，形成多个掺杂区于这些源极线接垫。