TWI807685B - 三維記憶體結構與電路 - Google Patents

Abstract

一種三維記憶體結構，包括：記憶體陣列，包括第一與第二子陣列，分別具有第一選擇線、多條字元線與第二選擇線；連接結構，包括多個連接區域，其中第一選擇線、多條字元線與第二選擇線的至少其中之一的延伸結構耦接到多個連接區中的相應的連接區域；傳輸閘組，設置在連接結構之下，且在第一與第二子陣列之間，傳輸閘組包括多個傳輸閘，多個傳輸閘分別耦接到相應的多個連接區域；及驅動電路，耦接至傳輸閘組，並且設置在連接結構之下。

Description

三維記憶體結構與電路

本發明是有關於一種三維記憶體結構與電路，且特別是有關於一種三維記憶體中之驅動電路與記憶體陣列的連接結構。

在三維(three dimension，3D)記憶體技術，當3D記憶體的密度增加而變得越來越多層，3D記憶體之陣列的高度也隨之增加。因此，在製程上會需要使字元線厚度降低，以減少記憶體陣列高度。但是，將字元線厚度降低也會增加字元線的面電阻。此外，大的字元線時間常數(即RC值)並不適合用於記憶體操作(讀取/程式化/抹除)的高速設計。

在既有技術中，記憶體陣列的字元線驅動器可以採用側邊驅動電路，其可以有較小的佈局面積，但是此架構可以提供較長的字元線長度和較大的字元線時間常數，故導致字元線轉態速度較慢。此外，既有技術還可以採用另一種配置，即中置驅動電路，此架構雖然有較大的佈局面積，但是因為具有較短的字元線和較小的字元線時間常數，故導致字元線轉態速度較快。但是，在一些封裝型式會限制驅動電路佈局的寬度，所以會需要更高的 記憶體區塊高度。通常，記憶體一個區塊的驅動電路佈局需要4個子區塊，但是在中置驅動電路的架構會增加到8個子區塊，進而使區塊密度加倍。

此外，越多的子區塊也會增加字元線轉態電力，字元線轉態電力是由高壓泵電路所支持。因此，越大的字元線轉態電力便需要更大的高壓泵電路。然而，晶粒的大小會限制高壓泵電路的大小。如果高壓泵電路無法完全支持字元線轉態電力，字元線轉態速度就不只受限於字元線時間常數，更受到高壓泵電路輸出能力的影響。這將造成字元線轉態速度變得更慢。

如此，中置式驅動電路的優勢就不存在。這將造成驅動電路變大，進而增加晶粒的尺寸。此外，越大的區塊大小也會增加字元線轉態的電力消耗。還有，越大的區塊尺寸和較少的區塊數也會使控制器難以使用。大的區塊尺寸也會增加壞區塊的失敗率。

圖1A繪示習知之中置驅動電路與記憶體之選擇線和字元線之間的連接關係示意。圖1B繪示習知之中置驅動電路與記憶體之選擇線和字元線之間在垂直方向的連接關係示意。如圖1A所示，記憶體結構100至少包括第一半記憶體陣列102a和第二半記憶體陣列102b(分別具有相同的字元線數)、第一連接區域104a和第二連接區域104b、第一傳輸閘組106a和第二傳輸閘組106b以及中置式驅動電108。

如圖1A、1B所示，第一連接區域104a和第二連接區域 104b分別與第一半記憶體陣列102a和第二半記憶體陣列102b耦接，第一傳輸閘組106a和第二傳輸閘組106b大致上分別設置在第一連接區域104a和第二連接區域104b的下方。第一傳輸閘組106a中的各傳輸閘經由第一連接區域104a中的對應連接區域而耦接到第一半記憶體陣列102a中相應的選擇線SSL、GSL以及字元線WL0~WLN，第二傳輸閘組106b中的各傳輸閘經由第二連接區域104b中的對應連接區域而耦接到第二半記憶體陣列102b中相應的選擇線SSL、GSL以及字元線WL0~WLN。中置式驅動電路108設置在第一半記憶體陣列102a和第二半記憶體陣列102b之間且位其下方，並且耦接第一傳輸閘組106a和第二傳輸閘組106b。第一半記憶體陣列102a和第二半記憶體陣列102b構成整個記憶體陣列。

圖2A繪示3D記憶體之具有側邊驅動電路的一個區塊結構的上視圖。圖2B繪示3D記憶體之具有中置驅動電路的一個區塊結構的上視圖。如圖2A之側邊驅動電路架構所示，驅動電路120設置在側邊(記憶體陣列134之一側)，一般而言記憶體陣列134的一區塊是包括4個子區塊，其一區塊對應一傳輸閘組132，而傳輸閘組132的區塊布局寬度為a。

又如圖2b之中置驅動電路架構所示，此架構將一個記憶體陣列分成兩個子陣列134a、134b，此兩個子陣列134a、134b在尺寸上是整個記憶體陣列134的一半，但是兩者是相同的結構，有相同的字元線數量。因為在此架構下，每一邊的記憶體陣列 134a、134b基本上是類似於圖2A的記憶體陣列134，因此如果要維持圖1A之4個子區塊的架構，勢必子陣列134a、134b各自的傳輸閘組132a、132b的布局寬度也會變成a，但是這會讓整個傳輸閘組的布局面積寬度加倍且記憶體變大。因此，此時最好是將傳輸閘132a、132b寬度縮減為b，例如縮小一半。但是，由於寬度減少，如果不改善傳輸閘的總數量，傳輸閘布局的高度會變高，高度變高所增加的空間造成原本一個區塊記憶體側有4個子區塊變成為一個區塊記憶體側有8個子區塊。如此，字元線本來由4個子區塊共用變成由8個子區塊共用，傳輸閘的負載會加重。

因此，此技術領域需要有進一步發展中置驅動電路設計，以達成較小的驅動電路、更高的字元線轉態速度以及每區塊有較少的子區塊數量。

根據本發明一實施例，提供一種三維記憶體結構，包括：記憶體陣列，包括第一與第二子陣列，分別具有第一選擇線、多條字元線與第二選擇線；連接結構，包括多個連接區域，其中第一選擇線、多條字元線與第二選擇線的至少其中之一的延伸結構耦接到多個連接區中的相應的連接區域；傳輸閘組，設置在連接結構之下，且在第一與第二子陣列之間，傳輸閘組包括多個傳輸閘，多個傳輸閘分別耦接到相應的多個連接區域；及驅動電路，耦接至傳輸閘組，並且設置在連接結構之下

根據本發明一實施例，提供一種三維記憶體電路，包括：記憶體陣列，包括第一子陣列與第二子陣列，分別具有第一選擇線、多條字元線與第二選擇線，其中記憶體陣列為包含多個區塊，各區塊具有多個子區塊，在每一子區塊，第一子陣列與第二子陣列的第一選擇線、多條字元線與第二選擇線的其中一條彼此耦接；驅動電路，位在所述記憶體陣列下方且在所述第一與所述第二子陣列之間，用以驅動所述第一子陣列與所述第二子陣列；以及多個傳輸閘，耦接至所述驅動電路，用以將所述驅動電路之控制訊號與資料經由所述多個傳輸閘傳輸到所述第一與所述第二子陣列。多個傳輸閘分別經由多個連接區域連接到相應的第一選擇線、多條字元線與第二選擇線的延伸結構，並且設置在多個連接區域之下。

100、200、300、300’、400:3D記憶體結構

102a/102b:第一/第二子陣列

104a/104b:第一/第二連接結構

106a/106b:第一/第二傳輸閘組

108、202、302、402:驅動電路

204、304、404:記憶體陣列

204a/204b、304a/304b、404a/404b:第一/第二子陣列

206、306、406:連接結構

306a/306b、406a/406b:第一/第二連接結構

208、308、408:傳輸閘組

308a/308b、408a/408b:第一/第二傳輸閘子組

SSL:選擇線

GSL:選擇線

WL0~WLN:字元線

Ps、P₀、P₁、...、P_N-1、P_N、P_G:傳輸閘

圖1A繪示習知之中置驅動電路與3D記憶體之選擇線和字元線之間的連接關係示意。

圖1B繪示習知之中置驅動電路與3D記憶體之選擇線和字元線之間在垂直方向的連接關係示意。

圖2A繪示3D記憶體之具有側邊驅動電路的一個區塊結構的上視圖。

圖2B繪示3D記憶體之具有中置驅動電路的一個區塊結構的上視圖。

圖3繪示根據本發明實施例3D記憶體結構之概念示意圖。

圖4依據本發明一實施例所繪示3D記憶體結構示意連接圖。

圖5依據本發明一實施例所繪示3D記憶體結構示意連接圖。

圖6繪示圖5之3D記憶體結構的一變化例示意連接圖。

圖7依據本發明另一實施例所繪示3D記憶體結構示意連接圖。

本發明對3D記憶體之中置驅動電路提出一種新的配置方式，其不會增加傳輸閘的數量，也不會增加記憶體一區塊中子區塊數量，其數量與使用側邊驅動電路的記憶體相同。以下均以記憶體來簡稱3D記憶體。

圖3繪示根據本發明實施例記憶體結構示意圖。如圖3所示，3D記憶體結構200包括記憶體陣列204、中置驅動電路(以下均檢簡稱驅動電路)202、連接結構206以及傳輸閘組208。記憶體陣列204更包括第一子陣列204a與第二子陣列204b。

根據本發明一實施例，第一子陣列204a與第二子陣列204b兩者構成一完整的記憶體陣列204，第一子陣列204a與第二子陣列204b的每一個均具有選擇線SSL、字元線WL0~WLN和選擇線GSL。在一個例子中，第一子陣列204a與第二子陣列204b可以是將記憶體陣列204均分成兩個子陣列，亦即第一子陣列204a與第二子陣列204b分別具有相同的字元線數量，只是記憶胞數量為記憶體陣列204的一半。在此實施例中，字元線WL0~WLN的 編號是在記憶體陣列204的垂直方向由高至低從小排到大，但也可以相反方式編號。

此外，在第一子陣列204a與第二子陣列204b中，兩對應的選擇線SSL、兩對應的字元線(WL0~WLN和兩對應的選擇線GSL彼此通過非切斷區域204c短路相接或耦接。例如，第一子陣列204a之選擇線SSL經由非切斷區域204c之SSL相應部分與第二子陣列204b之選擇線SSL耦接，第一子陣列204a之選擇線GSL經由非切斷區域204c之GSL相應部分與第二子陣列204b之選擇線GSL耦接，第一子陣列204a之字元線WLi(i=0~N)經由非切斷區域204c之WLi相應部分與第二子陣列204b之字元線WLi耦接。

此外，例如，在此實施例之3D記憶體結構200的記憶體陣列204是一個區塊，且在一般的規格下，通常包含4個子區塊。每一個子區塊的記憶體陣列均包含選擇線SSL、字元線WL0~WLN和選擇線GSL。在操作上，可以先利用選擇線SSL、GSL來選擇其中一個子區塊，接著在選擇字元線。因此，一個傳輸閘組208便可以使4個子區塊共用。

3D記憶體結構200更包括連接結構206，其包括多個連接區域。連接結構206與第一子陣列204a與第二子陣列204b並列設置。連接結構206的多個連接區域的數量與字元線數、選擇線SSL、GSL的數量總和相同，且一一對應。換句話說，字元線WL0~WLN、選擇線SSL與選擇線GSL的每一者均對應到一個連接區域。這些連接區域提供字元線WL0~WLN、選擇線SSL與選 擇線GSL的每一者向下耦接到傳輸閘組208中相應的傳輸閘P_S、P₀~P_N、P_G。這些傳輸閘P_S、P₀~P_N、P_G可以是MOS電晶體。連接結構206的多個連接區域可分別連接到字元線WL0~WLN、選擇線SSL與選擇線GSL的每一者。藉此，驅動電路202可以通過傳輸閘將控制訊號傳輸到所選擇的字元線與選擇線，以驅動所選擇的字元線上的記憶胞(未繪出)。

驅動電路202設置在連接結構206的下方，而在一實施例中也可以設置在位於第一子陣列204a與第二子陣列204b之間。驅動電路202可以驅動第一子陣列204a與第二子陣列進行相關操作，例如讀取、程式化與抹除等等。傳輸閘組208設置在上述連接區域206的下方。

此外，根據本實施例，僅提供一組傳輸閘組208，其數量至少對應到選擇線SSL、字元線WL0~WLN和選擇線GSL。根據本實施例，雖然是採用中置式驅動電路，但是不需要像習知技術一樣，需要採用兩個傳輸閘組分別提供給第一子陣列204a和第二子陣列204b。此外，傳輸閘組208是設置在連接結構206的下方。要注意的是，雖然圖3將傳輸閘組208繪成在連接結構206的旁邊，但僅是為了方便理解本實施例僅使用一組傳輸閘組208概念示意圖。為了達成本發明的技術效果，一組傳輸閘組208可以有不同的設置組態，以下將進一步說明。

圖4依據本發明一實施例所繪示3D記憶體結構示意圖。圖4所示為3D記憶體結構200的45°側視圖(垂直方向)，其為圖3 之概念圖的一個實施方式。此外，非切斷區域(即，延伸結構)204c與每一字元線WL之連接區域206的高度相同。3D記憶體200具有驅動(中置驅動)電路202，設置在連接區域206下，且在第一子陣列204a和第二子陣列204b之間。第一子陣列204a與第二子陣列204b的每一個都包括選擇線SSL(第一選擇線，每一子區塊有一選擇線SSL)、字元線WL0~WLN及選擇線GSL(第二選擇線，每一子區塊有一選擇線GSL)。

此外，第一子陣列204a與第二子陣列204b的選擇線SSL、字元線WL0~WLN及選擇線GSL都分別利用非切斷區域204c加以耦接，亦即第一子陣列204a與第二子陣列204b的選擇線SSL彼此短路或耦接，第一子陣列204a與第二子陣列204b的字元線WLi(i=0~N)彼此短路或耦接，第一子陣列204a與第二子陣列204b的選擇線GSL也彼此短路或耦接。雖然沒有繪出，但是選擇線SSL、字元線WL0~WLN及選擇線GSL兩兩之間可以使用絕緣材料來加以隔離。

3D記憶體結構200還包括連接結構206，其包括多個連接區域。多個連接區域的數量與選擇線SSL、字元線WL0~WLN與選擇線GSL的總數量相同。連接結構206中的每一個連接區域均一對一地對應到選擇線SSL、字元線WL0~WLN與選擇線GSL。在此實施例中，每一個連接區域均從第一子陣列204a起向第二子陣列204b延伸(反之亦可)。每一個連接區域均耦接到第一子陣列204a中相應的選擇線SSL、字元線WL0~WLN與選擇線GSL。在 另一實施例，每一個連接區域可以與第二子陣列204b中相應的選擇線SSL、字元線WL0~WLN與選擇線GSL不連接。亦即，每一個連接區域只耦接到第一子陣列204a或第二子陣列204b的選擇線SSL、字元線WL0~WLN與選擇線GSL。

連接結構206的多個連接區域是在記憶體陣列204的垂直方向堆疊。作為一個例子，多個連接區域可以堆疊成階梯狀，以方便可以讓接線連接到底下的傳輸閘組208。

傳輸閘組208與驅動電路202耦接，驅動電路202各種控制訊號等可以通過傳輸閘組208的各傳輸閘傳輸到所選擇的字元線。在此實施例，傳輸閘組208設置在連接結構206的下方。傳輸閘組208由多個傳輸閘P_S、P₀~P_N、P_G所構成。傳輸閘P_S、P₀~P_N、P_G的數量至少與連接結構206之連接區域的數量相同。傳輸閘P_S、P₀~P_N、P_G一般可由MOS構成。傳輸閘P_S、P₀~P_N、P_G皆一對一對利用如導線或其他可行方式耦接到相應的連接區域。

在本實施例中，第一子陣列204a與第二子陣列204b的相應選擇線SSL、字元線WL0~WLN和選擇線GSL是彼此耦接，而且僅使用一個傳輸閘組208。因此，在上述架構下，即使是採用中置配置的驅動電路，整個記憶體陣列204僅需要一組傳輸閘組208就可以讓第一子陣列204a和第二子陣列204b同時使用，而不用像習知技術一樣，需要兩組傳輸閘組。此外，一個區塊還是可以維持包含4個子區塊。因此，記憶體陣列204不會增加區塊高度。如此，驅動電路與傳輸閘組的各傳輸閘的負載也就不會太大。

圖5依據本發明一實施例所繪示3D記憶體結構示意圖。如圖5所示，同樣地，3D記憶體300具有驅動(中置驅動)電路302，設置在連接結構306下，且在第一子陣列304a和第二子陣列304b之間。第一子陣列304a與第二子陣列304b的每一個都包括選擇線SSL、字元線WL0~WLN及選擇線GSL。

第一子陣列304a與第二子陣列304b的選擇線SSL、字元線WL0~WLN及選擇線GSL都分別利用非切斷區域(即，延伸結構)304c加以耦接，亦即第一子陣列304a與第二子陣列304b的選擇線SSL彼此短路或耦接，第一子陣列304a與第二子陣列304b的字元線WLi(i=0~N)彼此短路或耦接，第一子陣列304a與第二子陣列304b的選擇線GSL也彼此短路或耦接。雖然沒有繪出，但是選擇線SSL、字元線WL0~WLN及選擇線GSL兩兩之間可以使用絕緣材料來加以隔離。

在此實施例，3D記憶體結構300還包括連接結構306，連接結構306更包括第一連接結構306a與第二連接結構306b。第一連接結構306a與第二連接結構306b分別包括多個連接區域。第一連接結構306a與第二連接結構306b各自的多個連接區域的數量與選擇線SSL、字元線WL0~WLN與選擇線GSL的總數量相同，但此數量關係僅為一個例子，非用以限制本發明。第一連接結構306a的每一個連接區域均一對一地對應並且耦接到第一子陣列304a的選擇線SSL、字元線WL0~WLN與選擇線GSL的各非切斷區域(延伸結構)304c。第二連接結構306b的每一個連接區域 均一對一地對應並且耦接到第二子陣列304b的選擇線SSL、字元線WL0~WLN與選擇線GSL。在此，一對一架構僅為一個例子，非用以限制本發明。

在此實施例中，第一與第二結構306a、306b各自的多個連接區域是在記憶體陣列304的垂直方向堆疊。作為一個例子，多個連接區域可以堆疊成階梯狀，以方便可以讓接線連接到底下的傳輸閘組308。

此外，在圖5所示的3D記憶體結構300，將一傳輸閘組308分割成兩個子組；亦即，本實施例之傳輸閘組308包括第一傳輸閘子組308a和第二傳輸閘子組308b。第一傳輸閘子組308a例如是供第一子陣列304a的選擇線SSL和奇數字元線WL使用並且經由非切斷區域304c耦接到第二子陣列304b；第二傳輸閘子組308b例如是供第二子陣列304b的偶數字元線WL和選擇線GSL使用並且經由非切斷區域304c耦接到第一子陣列304a。

第一傳輸閘子組308a和第二傳輸閘子組308b分別驅動電路302耦接，驅動電路302各種控制訊號可以通過第一與第二傳輸閘子組308a、308b的各傳輸閘傳輸到第一或第二子陣列304a、304b之所選擇的字元線。在此實施例，第一與第二傳輸閘子組308a、308b分別設置在第一與第二連接結構306a、306b的下方，亦即記憶體陣列304的下方，並且設置在驅動電路302的兩側。

第一與第二傳輸閘子組308a、308b分別由多個傳輸閘所 構成，且兩者總共的傳輸閘P_S、P₀~P_N、P_G的數量至少與第一子陣列304a(或第二子陣列304b)的選擇線SSL、字元線WL0~WLN和選擇線GSL的總數量相同。同樣地，傳輸閘P_S、P₀~P_N、P_G可以由MOS電晶體構成。在此實施例中，第一與第二傳輸閘子組308a、308b分別具有相同數量的傳輸閘。例如，第一傳輸閘子組308a設置有傳輸閘P_S、P1、...、P_N-2、P_N，第二傳輸閘子組308b則設置有傳輸閘P₀、P₂、...、P_N-1、P_G。換句話說，第一傳輸閘子組308a所設置的傳輸閘P_S、P1、...、P_N-2、P_N是通過接線或其他方式經由第一連接結構306a的相應連接區域向上連接到第一子陣列304a的選擇線SSL和單數號字元線WL1、WL3、...、WL(N-2)、WLN。此外，第二傳輸閘子組308b所設置的傳輸閘P₀、P₂、...、P_N-1、P_G則通過接線或其他方式經由第二連接結構306b的相應連接區域向上連接到第二子陣列304b的選擇線GSL和偶數號字元線WL0、WL2...、WL(N-1)。

如上所述，在此實施例中，因為第一傳輸閘子組308a的數量只有原本一組傳輸閘組的一半，因此第一連接結構306a中的連接區域也只有一半會被使用。亦即，通過第一連接結構306a中與第一子陣列304a的選擇線SSL和單數號字元線WL1、WL3、...、WL(N-2)、WLN相應的連接區域，第一傳輸閘子組308a的各傳輸閘便可以向上連接到對應的選擇線SSL和單數號字元線WL1、WL3、...、WL(N-2)、WLN。同樣地，通過第二連接結構306b中與第二子陣列304b的偶數號字元線WL0、WL2、...、WL(N-1)和 選擇線GSL相應的連接區域，第二傳輸閘子組308b的各傳輸閘便可以向上連接到對應的選擇線GSL和偶數號字元線WL0、WL2、...、WL(N-1)。

因此，在此中置配置的驅動電路架構下，記憶體陣列304的兩個子陣列304a、304b均對應設置一連接結構306a、306b。但是，本實施例將兩個子陣列304a、304b的選擇線SSL、字元線WL0~WLN和選擇線GSL分別以非切斷區域304c加以耦接，而且將一個傳輸閘組分割成兩個子組，故本實施例仍然可以使用一組傳輸閘組來驅動第一子陣列304a和第二子陣列304b，而不用像習知技術一樣，需要兩組傳輸閘組。因此，一個區塊還是可以維持4個子區塊。如此，驅動電路與傳輸閘組的各傳輸閘的負載也就不會太大。

圖6繪示圖5之3D記憶體結構的一變化例示意圖。在此變化例中，3D記憶體結構300’中相同的構件採用相同的標號，其對應的說明便不重複描述。在本發明實施例中，第一子陣列304a與第二子陣列304b的選擇線SSL、字元線WL0~WLN及選擇線GSL都分別利用非切斷區域304c加以耦接。在圖4或圖5所示的3D記憶體結構中，因為字元線的數量示非常龐大的，因此要另外以導線或金屬層來連接是不實際的。因此，通常在製程上，是以字元線本身的材料去形成，然後以不切斷在兩個子陣列間的字元線的方式來達成相連。例如，第一子陣列304a與第二子陣列304b之各字元線可以同時形成，之後第一子陣列304a與第二子陣列 304b之間的字元線來料切斷，進而第一子陣列304a與第二子陣列304b中各自相應的字元線可以彼此耦接。選擇線SSL、GSL的非切斷區域也可以此方式形成。

但是對於選擇線SSL、GSL，因為一個區塊一般是具有4個子區塊，因此選擇線SSL、GSL分別為4條。故，在圖6的變化例中，第一子陣列304a與第二子陣列304b的選擇線SSL與選擇線GSL之間的非切斷區域312、314可以使用不同的方法來進行連接，例如使用金屬層、導線或不同的製程材料。

圖7依據本發明另一實施例所繪示3D記憶體結構示意圖。記憶體結構400基本上與圖5所示的結構類似，也包括具有第一子陣列404a和第二子陣列404b的記憶體陣列404、具有第一連接結構406a與第二連接結構406b的連接結構406、具有第一傳輸閘子組408a和第二傳輸閘子組408b的傳輸閘子組408以及驅動電路402。此部分的結構與圖5是相同的，故不在冗述。第一傳輸閘子組408a的各傳輸閘分別耦接到與第一子陣列404a之選擇線SSL、字元線WL0~WL(N-1)和選擇線GSL相應的第一連接結構406a中各連接區域，而第二傳輸閘子組408b的各傳輸閘分別耦接到與第二子陣列404b之選擇線SSL、字元線WL0~WL(N-1)和選擇線GSL相應的第二連接結構406b中各連接區域。但是，因為第一子陣列404a與第二子陣列404b之字元線WL(N-2)是以非切斷區域404c來連接，所以只需要一個傳輸閘欄連接字元線WL(N-2)，亦即只有其中一個傳輸閘子組(在此例為第一傳輸閘子 組408a)提供與字元線WL(N-2)連接的傳輸閘。

此外，此實施例與圖5所示的實施例之另一差異在於非切斷區域404c的設置方式。在上述圖4~圖6的實施例中，第一子陣列與第二子陣列之相應的選擇線SSL、字元線WL0~WLN及選擇線GSL都分別利用非切斷區域加以短路或耦接。但是，在本實施例中，這些線可以不用全部彼此耦接，可以僅將選擇線SSL、字元線WL0~WLN及選擇線GSL的至少一條彼此接。即使僅將一部分的選擇線SSL、字元線WL0~WLN及選擇線GSL彼此耦接，但也在減少傳輸閘方面也可以達到一定的技術效果。

在上述的實施例中，記憶體陣列以分割成兩個相同尺寸的子陣列的方式來進行，但是也可以視需求採用不同的分割方式。另外，在圖5的記憶體結構，兩個傳輸閘子組的傳輸閘與兩個子陣列的連接是以選擇線和字元線的奇偶編號來分配，但是也可以選擇線和字元線的順序來分配。例如，若有0~N條字元線(N、j為自然數，j<N)，則第一傳輸閘子組的各傳輸閘可以分別耦接到第一子陣列的第一選擇線以及第0至第j條字元線，且第二傳輸閘子組的各傳輸閘可以分別耦接到第二子陣列的第二選擇線以及第(j+1)至第N條字元線。

綜上所述，根據本發明實施例，在3D記憶體結構採用中置式驅動電路配置時，透過兩個子陣列之選擇線與字元線彼此耦接，可以僅使用一組傳輸閘組。一個傳輸閘組具有與選擇線與字元線相同數量的傳輸閘，故不用像習知技術一樣，需要兩個傳輸 閘組。而且，一個區塊的記憶體陣列還是可以維持4個子區塊且不會像習知技術會增加到8個子區塊的數量。如此，驅動電路與傳輸閘組的各傳輸閘的負載也就不會太大。

200:3D記憶體結構

202:驅動電路

204:記憶體陣列

204a/204b:第一/第二子陣列

206:連接結構

208:傳輸閘電體組

SSL:選擇線

GSL:選擇線

WL0~WLN:字元線

Ps、P₀、P₁、...、P_N-1、P_N、P_G:傳輸閘電體

Claims (20)

1. 一種三維記憶體結構，包括：記憶體陣列，包括第一子陣列與第二子陣列，分別具有第一選擇線、多條字元線與第二選擇線；連接結構，包括多個連接區域，其中所述第一選擇線、所述多條字元線與所述第二選擇線的至少其中之一的延伸結構耦接到所述多個連接區中的相應的連接區域，其中所述多個連接區域從所述第一子陣列向所述第二子陣列延伸；傳輸閘組，設置在所述連接結構之下，且在所述第一子陣列與所述第二子陣列之間，其中所述傳輸閘組包括多個傳輸閘，且所述多個傳輸閘分別耦接到相應的所述多個連接區域；以及驅動電路，耦接至所述傳輸閘組，並且設置在所述連接結構之下。
2. 如請求項1所述的三維記憶體結構，其中所述多個傳輸閘的數量至少與所述第一選擇線、所述多條字元線及所述第二選擇線的總數相同。
3. 如請求項1所述的三維記憶體結構，其中所述記憶體陣列為包含多個子區塊的區塊，在每一子區塊，所述第一子陣列與所述第二子陣列的所述第一選擇線、所述多條字元線與所述第二選擇線的其中一條彼此耦接。
4. 如請求項1所述的三維記憶體結構，其中所述第一子陣列的所述第一選擇線、所述多條字元線與所述第二選擇線分別 經由各所述延伸結構與所述第二子陣列的所述第一選擇線、所述多條字元線與所述第二選擇線相連。
5. 如請求項4所述的三維記憶體結構，其中所述連接結構的所述多個連接區域分別耦接至所述第一子陣列的所述第一選擇線、所述多條字元線與所述第二選擇線的各所述延伸結構，並且向所述第二子陣列延伸。
6. 如請求項5所述的三維記憶體結構，其中所述連接結構的所述多個連接區域在所述記憶體陣列的垂直方向堆疊。
7. 如請求項6所述的三維記憶體結構，其中所述連接結構的所述多個連接區域堆疊成階梯狀。
8. 如請求項4所述的三維記憶體結構，其中所述連接結構更包括第一連接結構與第二連接結構，且所述第一連接結構具有多個第一連接區域，所述第二連接結構具有多個第二連接區域，所述多個第一連接區域的數量與所述第一子陣列之所述第一選擇線、所述多條字元線與所述第二選擇線的總數量相同，所述多個第二連接區域的數量與所述第二子陣列之所述第一選擇線、所述多條字元線與所述第二選擇線的總數量相同，所述傳輸閘組更包括第一傳輸閘子組與第二傳輸子組，所述第一與所述第二傳輸閘子組分別具有所述多個傳輸閘的數量的一半， 所述第一子陣列的所述第一選擇線以及所述多條字元線中的奇數編號字元線分別經由所述第一連接結構中的相應的所述第一連接區域分別耦接到所述第一傳輸閘子組的各所述傳輸閘，所述第二子陣列的所述第二選擇線以及所述多條字元線中的偶數編號字元線分別經由所述第二連接結構中的相應的所述第二連接區域分別耦接到所述第二傳輸閘子組的各所述傳輸閘。
9. 如請求項8所述的三維記憶體結構，其中所述第一連接結構的所述多個第一連接區域以及所述第二連接結構的所述多個第二連接區域在所述記憶體陣列的垂直方向堆疊。
10. 如請求項9所述的三維記憶體結構，其中所述第一與所述第二連接結構的所述多個第一與所述多個第二連接區域堆疊成階梯狀。
11. 如請求項4所述的三維記憶體結構，其中所述連接結構更包括第一連接結構與第二連接結構，且所述第一連接結構具有多個第一連接區域，所述第二連接結構具有多個第二連接區域，所述多個第一連接區域與所述多個第一連接區域各自的數量與所述所述第一選擇線、所述多條字元線與所述第二選擇線的數量相同，所述傳輸閘組更包括第一傳輸閘子組與第二傳輸子組，所述第一與所述第二傳輸閘子組分別具有所述多個傳輸閘的數量的一半， 所述第一子陣列的所述第一選擇線以及所述多條字元線中的第0至第j條字元線分別經由所述第一連接結構中的相應的所述第一連接區域分別耦接到所述第一傳輸閘子組的各所述傳輸閘，所述第二子陣列的所述第二選擇線以及所述多條字元線中的第(j+1)至第N條字元線分別經由所述第二連接結構中的相應的所述第二連接區域分別耦接到所述第二傳輸閘子組的各所述傳輸閘，其中所述多條字元線為第0至第N條字元線，N，j為自然數，j<N。
12. 如請求項4所述的三維記憶體結構，其中所述第一子陣列與所述第二子陣列之間的所述第一選擇線、所述多條字元線與所述第二選擇線的相連是分別以各所述延伸結構區域來連接，各所述延伸結構之材料與所述第一選擇線、所述多條字元線與所述第二選擇線的製程材料相同。
13. 如請求項4所述的三維記憶體結構，其中所述第一子陣列與所述第二子陣列之間的所述多條字元線相連是分別以相同製程材料之各所述延伸結構來連接，所述第一子陣列與所述第二子陣列之間的所述第一選擇線與所述第二選擇線的至少其中一個以不同製程材料來連接。
14. 如請求項13所述的三維記憶體結構，其中所述不同製程材料包括與所述第一與所述第二選擇線相異之製程材料的金屬層或導線。
15. 如請求項1所述的三維記憶體結構，其中所述第一子陣列與所述第二子陣列的大小相等或不同。
16. 如請求項1所述的三維記憶體結構，其中所述多個子區塊為4個。
17. 一種三維記憶體電路，包括：記憶體陣列，包括第一子陣列與第二子陣列，分別具有第一選擇線、多條字元線與第二選擇線，其中所述記憶體陣列為包含多個區塊，所述多個區塊的每一個具有多個子區塊，在每一子區塊，所述第一子陣列與所述第二子陣列的所述第一選擇線、所述多條字元線與所述第二選擇線的其中至少一條彼此連接；驅動電路，位在所述記憶體陣列下方且在所述第一與所述第二子陣列之間，用以驅動所述第一子陣列與所述第二子陣列；以及多個傳輸閘，耦接至所述驅動電路，用以將所述驅動電路之控制訊號經由所述多個傳輸閘傳輸到所述第一與所述第二子陣列，其中所述多個傳輸閘分別經由多個連接區域向上連接到相應的所述第一選擇線、所述多條字元線與所述第二選擇線的延伸結構，並且設置在所述多個連接區域之下，其中所述多個連接區域從所述第一子陣列向所述第二子陣列延伸。
18. 如請求項17所述的三維記憶體電路，其中所述第一子陣列的所述第一選擇線、所述多條字元線與所述第二選擇線分 別經由各所述延伸結構與所述第二子陣列的所述第一選擇線、所述多條字元線與所述第二選擇線一對一相連。
19. 如請求項18所述的三維記憶體電路，其中所述多個傳輸閘設置在所述驅動電路的一側，且在所述多個連接區域的下方。
20. 如請求項18所述的三維記憶體電路，其中所述多個傳輸閘的一半設置在所述驅動電路的一側，所述多個傳輸閘的另一半設置在所述驅動電路的另一側，所述多個連接區域更包括多個第一連接區域與多個第二連接區域，所述第一子陣列的所述第一選擇線以及所述多條字元線中的奇數編號字元線的所述延伸結構分別經由所述多個第一連接區域中的相應第一連接區域分別耦接到所述多個傳輸閘的一半，所述第二子陣列的所述第二選擇線以及所述多條字元線中的偶數編號字元線的所述延伸結構分別經由所述多個第二連接區域中的相應第二連接區域分別耦接到所述多個傳輸閘的另一半。