TW202401754A - 具有多層電容器介電結構的記憶體元件 - Google Patents
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Abstract
本揭露提供一種記憶體元件，包括一半導體基底，具有一主動區；以及一字元線，延伸跨經該主動區。該記憶體元件包括一第一源極/汲極區與一第二源極/汲極區，設置在該主動區中以及在該字元線的相對兩側處；一位元線，設置在該第一源極/汲極區上並電性連接到該第一源極/汲極區；以及一電容器，設置在該第二源極/汲極區上並電性連接到該第二源極/汲極區。該電容器包括一下電極、一上電極以及一電容器介電結構，該電容器介電結構設置在該下電極與該上電極之間。該電容器介電結構包括一第一金屬氧化物層；一第二金屬氧化物層，設置在該第一金屬氧化物層上；以及一第三金屬氧化物層，設置在該第二金屬氧化物層上。該第一、該第二與該第三金屬氧化物層包括相互不同的材料。
Description
本申請案主張美國第17/844,974及17/845,849號專利申請案之優先權（即優先權日為「2022年6月21日」），其內容以全文引用之方式併入本文中。
本揭露關於一種記憶體元件。特別是有關於一種具有一多層電容器介電結構的記憶體元件。
由於結構簡單化，動態隨機存取記憶體(DRAMs)之每一單位晶片面積可提供比其他類型的記憶體(例如靜態隨機存取記憶體(SRAMs))更多的記憶體單元。一DRAM由多個DRAM單元所構成，每一個DRAM單元包括用於儲存資訊的電容器以及耦接到該電容器以調節該電容器何時充電或放電的電晶體。在一讀取操作期間，一字元線(WL)被確立時，則導通該電晶體。啟用的電晶體允許經由一位元線(BL)並藉由一放大器讀取跨經該電容器兩端的電壓。在一寫入操作期間，要寫入的資料則提供在BL 上，同時WL被確立。
為了滿足對更大記憶體儲存的需求，DRAM記憶體單元的尺寸不斷縮小，使得這些DRAM的封裝密度大大增加。然而，記憶體元件的製造與整合關於許多複雜的步驟與操作。在記憶體元件中的整合變得越來越複雜。記憶體元件之製造與整合的複雜度的增加可能導致缺陷。因此，需要不斷改善記憶體元件的結構與製造流程，以解決缺陷並提高效能。
上文之「先前技術」說明僅提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種記憶體元件。該記憶體元件包括一半導體基底，具有一主動區；以及一字元線，延伸跨經該主動區。該記憶體元件亦包括一第一源極/汲極區與一第二源極/汲極區，設置在該主動區中以及在該字元線的相對兩側處；以及一位元線，設置在該第一源極/汲極區上並電性連接到該第一源極/汲極區。該記憶體元件還包括一電容器，設置在該第二源極/汲極區上並電性連接到該第二源極/汲極區。該電容器包括一下電極、一上電極以及一電容器介電結構，該電容器介電結構設置在該下電極與該上電極之間。該電容器介電結構包括一第一金屬氧化物層、一第二金屬氧化物層以及一第三金屬氧化物層，該第二金屬氧化物層設置在該第一金屬氧化物層上，該第三金屬氧化物層設置在該第二金屬氧化物層上。該第一金屬氧化物層、該第二金屬氧化物層以及該第三金屬氧化物層包括相互不同的材料。
在一實施例中，該第一金屬氧化物層包括ZrO
2，且該第二金屬氧化物層包括Al
2O
3。在一實施例中，該第三金屬氧化物層包括ZrO
2，其摻雜有一摻雜物，該摻雜物選自下列群組：Hf、Ta、La、Gd、Y、Sc、Ga以及鑭系元素。在一實施例中，該第三金屬氧化物層中之該摻雜物的一濃度小於該第三金屬氧化物層中之Zr的一濃度。在一實施例中，該第三金屬氧化物層中之該摻雜物的一原子百分比小於20%。
在一實施例中，該電容器介電結構還包括一第四金屬氧化物層以及一第五金屬氧化物層，該第四金屬氧化物層設置在該第三金屬氧化物層上，該第五金屬氧化物層設置在該第四金屬氧化物層上，其中，該第一金屬氧化物層、該第四金屬氧化物層以及該第五金屬氧化物層包括相互不同的材料。在一實施例中，該第四金屬氧化物層與該第二金屬氧化物層包括Al
2O
3。在一實施例中，該第五金屬氧化物層與該第三金屬氧化物層包括ZrO
2，其摻雜有一摻雜物，該摻雜物選自下列群組：Hf、Ta、La、Gd、Y、Sc、Ga以及鑭系元素。
本揭露之另一實施例提供一種記憶體元件。該記憶體元件包括一半導體基底，具有一主動區；以及一字元線，延伸跨經該主動區。該記憶體元件亦包括一第一源極/汲極區與一第二源極/汲極區，設置在該主動區中以及在該字元線的相對兩側處；以及一位元線，設置在該第一源極/汲極區上並電性連接到該第一源極/汲極區。該記憶體元件還包括一電容器，設置在該第二源極/汲極區上並電性連接到該第二源極/汲極區。該電容器包括一下電極、一上電極以及一電容器介電結構，該電容器介電結構設置在該下電極與該上電極之間。該電容器介電結構包括一第一金屬氧化物層、一第二金屬氧化物層以及一第三金屬氧化物層，該第二金屬氧化物層設置在該第一金屬氧化物層上，該第三金屬氧化物層設置在該第二金屬氧化物層上。該第三金屬氧化物包括ZrO2，其摻雜有一第一摻雜物，該第一摻雜物選自下列群組：Hf、Ta、La、Gd、Y、Sc、Ga以及鑭系元素。
在一實施例中，該第一金屬氧化物層的一結晶度高於該第三金屬氧化物層的一結晶度。在一實施例中，在該電容器的該上電極與該下電極包括TiN。在一實施例中，該第一金屬氧化物層包括ZrO
2，且該第二金屬氧化物層包括Al
2O
3。
在一實施例中，該電容器介電結構還包括一第四金屬氧化物層，設置在該第三金屬氧化物層上，且該第四金屬氧化物層包括Al
2O
3。在一實施例中，該電容器介電結構還包括一第五金屬氧化物層，設置在該第四金屬氧化物層上，該第五金屬氧化物層包括ZrO
2，其摻雜有一第二摻雜物，該第二摻雜物選自下列群組：Hf、Ta、La、Gd、Y、Sc、Ga以及鑭系元素。在一實施例中，該第一摻雜物與該第二摻雜物是相同的。
本揭露之另一實施例提供一種記憶體元件的製備方法。該製備方法包括形成一摻雜區在一半導體基底中；以及形成一字元線而跨經該摻雜區以使一第一源極/汲極區與一第二源極/汲極區形成在該摻雜區中以及在該字元線的相對兩側處。該製備方法亦包括形成一位元線在該第一源極/汲極區上並電性連接到該第一源極/汲極區；以及形成一電容器在該第二源極/汲極區上並電性連接到該第二源極/汲極區。形成該電容器包括形成一下電極；形成一電容器介電結構在該下電極上；以及形成一上電極在該電容器介電結構上。形成該電容器介電結構包括形成一第一金屬氧化物層；形成一第二金屬氧化物層在該第一金屬氧化物層上；以及形成一第三金屬氧化物層在該第二金屬氧化物層上。該第一金屬氧化物層、該第二金屬氧化物層以及該第三金屬氧化物層包括相互不同的材料。
在一實施例中，該第一金屬氧化物層的製作技術包含沉積ZrO
2，該第二金屬氧化物層的製作技術包含沉積Al
2O
3，且該第三金屬氧化物層的製作技術包含沉積具有一摻雜物的ZrO
2，該摻雜物選自下列群組：Hf、Ta、La、Gd、Y、Sc、Ga以及鑭系元素。在一實施例中，該製備方法還包括在形成該上電極之前，重複一或多次形成該第二金屬氧化物層與形成該第三金屬氧化物層。
在一實施例中，該第一金屬氧化物層、該第二金屬氧化物層以及該第三金屬氧化物層的製作技術包含原子層沉積(ALD)製程。在一實施例中，該摻雜物的ALD循環次數佔小於大約該第三金屬氧化物層的總ALD循環次數的20%。
本揭露提供一種記憶體元及其製備方法的多個實施例。在一些實施例中，該記憶體元件包括一電容器，具有一多層電容器介電結構。該電容器介電結構包括一第一金屬氧化物層、一第二金屬氧化物層以及一第三金屬氧化物層。在一些實施例中，該第一金屬氧化物層、該第二金屬氧化物層以及該第三金屬氧化物層包括相互不同的材料。由於該電容器介電結構包括多層不同介電材料，因此可選擇該電容器介電結構的該等材料以減少記憶體元件的漏電流，同時保持可接受的電容。結果，可改善整體元件效能。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
以下描述了組件和配置的具體範例，以簡化本揭露之實施例。當然，這些實施例僅用以例示，並非意圖限制本揭露之範圍。舉例而言，在敘述中第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不會直接接觸的實施例。另外，本揭露之實施例可能在許多範例中重複參照標號及/或字母。這些重複的目的是為了簡化和清楚，除非內文中特別說明，其本身並非代表各種實施例及/或所討論的配置之間有特定的關係。
此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係 用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可同樣相應地進行解釋。
圖1是頂視示意圖，例示本揭露一些實施例的記憶體元件100；圖2是剖視示意圖，例示本揭露一些實施例沿圖1之剖線A-A’的記憶體元件100；圖3、圖4及圖5是放大示意圖，例示本揭露一些實施例在記憶體元件中之電容器157的一部分C-1(或C-2或C-3)。
如圖1及圖2所示，記憶體元件100包括一半導體基底101、多個字元線119(例如閘極結構)以及多個源極/汲極區113a與113b，絕緣結構103設置在半導體基底100中以界定多個主動區103，多個字元線119跨經多個主動區105，該等源極/汲極區113a與113b設置在該等主動區105中並藉由該等字元線119而分隔開。在一些實施例中，每一個主動區105包括兩個源極/汲極區113b以及設置在源極/汲極區113b之間的源極/汲極區113a。此外，每一字元線119包括一閘極介電層115以及一閘極電極117，而閘極電極117被閘極介電層115所圍繞。
記憶體元件100亦包括一介電罩蓋層121、一介電層133以及多個位元線129，介電罩蓋層121覆蓋該等字元線119，介電層133設置在介電罩蓋層121上，該等位元線129穿經介電層133與介電罩蓋層121以電性連接到該等源極/汲極區113a。在一些實施例中，每一個位元線129包括一下位元線層125以及一上位元線層127，而上位元線層127設置在下位元線層125上。在一些實施例中，該等位元線129藉由多個氣隙135而與介電層133分隔開。
記憶體元件100還包括一介電層137、多個導電接觸點141以及一介電層143，介電層137設置在介電層133上，該等導電接觸點141穿經介電罩蓋層121與介電層133、137以電性連接到該等源極/汲極區113b，介電層143設置在介電層137上。此外，如圖1及圖2所示，依據一些實施例，記憶體元件100包括多個電容器157，設置在介電層143中以經由該等導電接觸點141而電性連接到該等源極/汲極區113b。
在一些實施例中，每一個電容器157包括一下電極151、一上電極155以及一電容器介電結構153，上電極155設置在下電極151上並被下電極151所圍繞，電容器介電結構153設置在下電極151與上電極155之間並直接接觸下電極151與上電極155。
依據圖3所示之本揭露的一實施例，部分C-1的電容器介電結構153具有層疊四個金屬氧化物層的一架構。在一些實施例中，一第一金屬氧化物層153a設置在下電極151上，一第二金屬氧化物層153b設置在第一金屬氧化物層153a上，一第三金屬氧化物層153c設置在第二金屬氧化物層153b上，以及一第四金屬氧化物層153d設置在第三金屬氧化物層153c上。在一些實施例中，第一金屬氧化物層153a直接接觸下電極151，第四金屬氧化物層153d直接接觸上電極155。
在一些實施例中，下電極151與上電極155的材料包括TiN。在一些實施例中，第一金屬氧化物層153a的材料包括ZrO
2，第二金屬氧化物層153b的材料包括Al
2O
3，第三金屬氧化物層153c的材料包括ZrO
2，其摻雜有一摻雜物，該摻雜物選自下列群組：Hf、Ta、La、Gd、Y、Sc、Ga以及鑭系元素，以及第四金屬氧化物層153d的材料包括Al
2O
3。在一些實施例中，第一金屬氧化物層153a、第二金屬氧化物層153b、第三金屬氧化物層153c以及第四金屬氧化物層153d的製作技術包含沉積製程，例如原子層沉積(ALD)製程。
此外，在一些實施例中，選自Hf、Ta、La、Gd、Y、Sc、Ga與鑭系元素的摻雜物在第三金屬氧化物層153c中的濃度小於在第三金屬氧化物層153c中的Zr濃度。舉例來說，第三金屬氧化物層153c中的摻雜物選自Hf、Ta、La、Gd、Y、Sc、Ga與鑭系元素的原子百分比小於20%，這可藉由使摻雜物的ALD循環次數佔小於大約第三金屬氧化物層153c的總ALD循環次數的20％來實現。在一些實施例中，第一金屬氧化物層153a的結晶度高於第三金屬氧化物層153c的結晶度。
藉由使用摻雜有選自Hf、Ta、La、Gd、Y、Sc、Ga與鑭系元素之摻雜物的ZrO
2作為第三金屬氧化物層153c的材料，與ZrO
2的結晶度相比，可降低第三金屬氧化物層153c的結晶度，因此可減少漏電流。此外，由於第三金屬氧化物層153c中的摻雜物選自Hf、Ta、La、Gd、Y、Sc、Ga與鑭系元素的原子百分比小於20%，電容器157的電容可保持在元件效能所需的一高水準。結果，可改善整體元件效能。
依據圖4所示之本揭露的一替代實施例，部分C-2的電容器介電結構153具有層疊六個金屬氧化物層的一架構。部分C-2之電容器介電結構153的架構類似於部分C-1之電容器介電結構153的架構，其不同之處在於第四金屬氧化物層153d與上電極155之間設置有第五金屬氧化物層153e與第六金屬氧化物層153f。在一些實施例中，第六金屬氧化物層153f直接接觸上電極155。
在一些實施例中，第五金屬氧化物層153e的材料包括ZrO
2，其摻雜有一摻雜物，該摻雜物選自下列群組：Hf、Ta、La、Gd、Y、Sc、Ga和鑭系元素，且第六金屬氧化物層153f的材料包括Al
2O
3。在一些實施例中，第五金屬氧化物層153e與第三金屬氧化物層153c的材料相同(即，ZrO
2摻雜有選自Hf、Ta、La、Gd、Y、Sc、Ga與鑭系元素)，且第六金屬氧化物層153f與第四金屬氧化物層153d的材料相同。在一些實施例中，用於形成第五金屬氧化物層153e的摻雜物可不同於用於形成第三金屬氧化物層153c的摻雜物，但其均選自Hf、Ta、La、Gd、Y、Sc、Ga與鑭系元素。
用於形成第五金屬氧化物層153e與第六金屬氧化物層153f的一些製程類似於或相同於第三金屬氧化物層153c與第四金屬氧化物層153d，在文中不再重複。此外，類似於第三金屬氧化物層153c，第五金屬氧化物層153e中選自Hf、Ta、La、Gd、Y、Sc、Ga與鑭系元素之摻雜物的濃度小於第五金屬氧化物層153e中的Zr濃度。舉例來說，第五金屬氧化物層153e中選自Hf、Ta、La、Gd、Y、Sc、Ga與鑭系元素之摻雜物的原子百分比小於20%，這可藉由使摻雜物的ALD循環次數佔小於大約第五金屬氧化物層153e之總ALD循環次數的20％來實現。在一些實施例中，第一金屬氧化物層153a的結晶度高於第五金屬氧化物層153e的結晶度。
依據圖5所示之本揭露的一替代實施例，部分C-3的電容器介電結構153具有層疊多個「n」金屬氧化物層的一結構。在一些實施例中，包括一下層與一上層的一對金屬氧化物層重複沉積在部分C-3中的金屬氧化物層153f與上電極155之間，上述下層包括摻雜有選自Hf、Ta、La、Gd、Y、Sc、Ga與鑭系元素之摻雜物的ZrO
2，上述上層包括Al
2O
3。C-3部分之本實施例的細節類似於C-1及C-2部分的前述實施例，因此不再重複。
圖6是流程示意圖，例示本揭露一些實施例之記憶體元件100的製備方法10，且依據一些實施例，製備方法10包括步驟S11、S13、S15、S17、S19及S21。圖6的步驟S11至S21將結合以下圖式進行詳細說明。圖7是流程示意圖，例示本揭露一些實施例之記憶體元件100中電容器157的電容器介電結構153的製備方法30，且依據一些實施例，製備方法30包括步驟S31、S33、S35、S37及S39。
如上文結合圖3-5所述，製備方法30開始於步驟S31，其中一第一金屬氧化物層的製作技術包含沉積ZrO
2。接著，在步驟S33，一第二金屬氧化物層的製作技術包含沉積Al
2O
3。然後，在步驟S35，一第三金屬氧化物層的製作技術包含沉積ZrO
2，其具有一摻雜物，該摻雜物選自Hf、Ta、La、Gd、Y、Sc、Ga與鑭系元素。在步驟S37，一第四金屬氧化物層的製作技術包含沉積Al
2O
3。在步驟S37之後，即可完成電容器介電結構153的形成，電容器介電結構153的層數如圖3中的C-1部分所示。
在一些實施例中，在步驟S37之後，可依次重複步驟S35與S37，如定向製程箭頭S39所示。若重複步驟S35與S37一次，則電容介電結構153的層數如圖4中的C-2部分所示。若重複步驟S35與S37超過一次，則電容介電結構153的層數如圖5中的C-3部分所示。
依據一些實施例，圖8、圖10、圖12、圖14、圖16、圖18、圖20及圖22是說明形成記憶體元件100之各中間階段的頂視圖，且圖9、圖11、圖13、圖15、圖17、圖19、圖21及圖23是說明形成記憶體元件100之各中間階段的的剖面圖。應當理解，圖9、圖11、圖13、圖15、圖17、圖19、圖21及圖23分別是圖8、圖10、圖12、圖14、圖16、圖18、圖20及圖22中剖線A-A’的剖面圖。
如圖8及圖9所示，提供一半導體基底101。半導體基板101可為一矽晶圓，例如半導體晶圓。替代地或附加地，半導體基底101可包括元素半導體材料、化合物半導體材料及/或合金半導體材料。元素半導體材料的例子可包括結晶矽、多晶矽、非晶矽、鍺及/或鑽石，但並不以此為限。化合物半導體材料的例子可包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦，但並不以此為限。合金半導體材料的例子可包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP，但並不以此為限。
在一些實施例中，半導體基底101包括一磊晶層。舉例來說，半導體基底101具有覆蓋在一塊狀半導體上的一磊晶層。在一些實施例中，半導體基底101是一絕緣體上覆半導體基底，其可包括一基底、在該基底上的一埋入氧化物層以及在該埋入氧化物層上的一半導體層，例如一絕緣體上覆矽(SOI)基底、一絕緣體上覆矽鍺(SGOI)基底或一絕緣體上覆鍺(GOI)基底。絕緣體上覆半導體基底可使用氧離子植入分離(SIMOX)、晶圓接合及/或其他可應用方法進行製造。
仍請參考圖8及圖9，依據一些實施例，絕緣結構103形成在半導體基底101中以界定該等主動區105，絕緣結構103是一淺溝隔離(STI)結構。此外，絕緣結構103可包含氧化矽、氮化矽、氮氧化矽或其他可應用的介電材料，形成絕緣結構103可包括形成一圖案化遮罩(圖未示)在半導體基底101上、藉由使用該圖案化遮罩當作一遮罩而蝕刻半導體基底101以形成多個開口(圖未示)、沉積一介電材料在該等開口中以及在半導體基底101上，以及拋光該介電材料直到暴露半導體基底101為止。
此外，多個摻雜區107形成於絕緣結構103所界定的主動區105中。各個步驟在圖6所示的方法10中表示為步驟S11。在一些實施例中，摻雜區107的製作技術包含一或多種離子植入製程形成，且取決於記憶體元件100的導電類型，例如硼(B)、鎵(Ga)或銦(In)的P型摻雜物，或例如磷(P)或砷(As)的N型摻雜物，可植入主動區105中以形成摻雜區107。此外，摻雜區107將在後續製程中成為記憶體元件100的該等源極/汲極區。
依據一些實施例，在形成摻雜區107之後，蝕刻半導體基底101以形成多個溝槽110，如圖10及圖11所示。在一些實施例中，溝槽110是相互平行。在一些實施例中，溝槽110延伸跨經主動區105中的摻雜區107以形成源極/汲極區113a與113b。
在一些實施例中，源極/汲極區113b位於該等主動區105的各相對端部，源極/汲極區113a位於該等主動區105的各中間部分。形成該等溝槽110可包括形成一圖案化遮罩(圖未示)在半導體基底101上，並藉由使用該圖案化遮罩當作一遮罩而蝕刻半導體基底101。在形成溝槽110之後，可移除該圖案化遮罩。
接下來，依據一些實施例，如圖12及圖13所示，在溝槽110中形成字元線119(即閘極結構)。各個步驟在圖6所示的方法10中表示為步驟S13。在一些實施例中，字元線119包括多個閘極介電層115以及多個閘極電極117。
在一些實施例中，閘極介電層115包含氧化矽、氮化矽、氮氧化矽、具有高介電常數(high-k)的介電材料或其組合，且該等閘極電極117包含一導電材料，例如鋁(Al)、銅(Cu)、鎢(W)、鈦(Ti)、鉭(Ta)，或者可為包括以上材料之任意組合的一多層結構。在一些實施例中，多個阻障層(圖未示)形成在該等閘極介電層115與該等閘極電極117之間。
形成該等閘極介電層115可包括共形地沉積一閘極介電材料(圖未示)在該等溝槽110的內表面上以及在半導體基底101的上表面上，以及平坦化該閘極介電材料以暴露半導體基底101的上表面。在形成該等閘極介質層115之後，形成該等閘極電極117可包括沉積一閘極電極材料(圖未示)在該等閘極介電層115上，以及凹陷該閘極電極材料以形成該等閘極電極117。
閘極介電材料的沉積製程可包括化學氣相沉積(CVD)製程、物理氣相沉積(PVD)製程、ALD製程、一旋轉塗佈製程或其他可應用的製程。閘極介電材料的平坦化製程可為化學機械研磨(CMP)製程。閘極電極材料的沉積製程可包括一或多種沉積製程，例如一CVD製程、一PVD製程、一ALD製程、一電漿加增化學氣相沉積(PECVD)製程、一金屬有機化學氣相沉積(MOCVD)製程、一鍍覆製程、一噴濺製程或其他可應用的沉積製程。可經由一回蝕製程而凹陷閘極電極材料，使得閘極電極117的上表面低於半導體基底101的上表面。回蝕製程可包括一濕蝕刻製程、一乾蝕刻製程或其組合。
接下來，依據一些實施例，如圖14及圖15所示，形成介電罩蓋層121以覆蓋字元線119，並部分移除介電罩蓋層121以形成暴露源極/汲極區113a的開口123。在一些實施例中，介電罩蓋層121的一些部分被閘極介電層115所包圍。在一些實施例中，介電罩蓋層121包含氧化矽、氮化矽、氮氧化矽或其他可應用的介電材料。
在一些實施例中，介電罩蓋層121的製作技術包含一CVD製程、一PVD製程、一旋轉塗佈製程、其他可應用的製程或其組合。在一些實施例中，穿經介電罩蓋層121的該等開口123是位元線開口。開口123的形成可包括形成一圖案化遮罩(圖未示)在介電罩蓋層121上，並以該圖案化遮罩當作一遮罩而蝕刻介電罩蓋層121。蝕刻製程可為一濕蝕刻製程、一乾蝕刻製程及其組合。在一些實施例中，藉由該圖案化遮罩而暴露之源極/汲極區113a的一些部分是藉由蝕刻製程而移除。在形成該等開口123之後，可移除該圖案化遮罩。
依據一些實施例，如圖16及圖17所示，在部分移除介電罩蓋層121之後，位元線129形成在介電罩蓋層121上，且該等開口123由該等位元線129所填充。相對應的步驟在圖6所示的方法10中顯示為步驟S15。在一些實施例中，該等位元線129電性連接到源極/汲極區113a。
在一些實施例中，該等位元線129包括該等下位元線層125以及該等上位元線層127，且該等開口123由該等下位元線層125的一些部分所填充。該等位元線129的形成可包括形成一位元線材料(圖未示)在介電罩蓋層121上並填充該等開口123，形成一上位元線材料(圖未示)在該下位元線材料上，形成一圖案化遮罩(圖未示)在該上位元線材料上，以及以該圖案化遮罩當作一遮罩而蝕刻該上位元線材料與該下位元線材料。在一些實施例中，該下位元線材料的剩餘部分(即下位元線層125)與該上位元線材料的剩餘部分(即上位元線層127)具有對齊的側壁。在形成該等位元線129之後，可移除該圖案化遮罩。
然後，依據一些實施例，如圖16及圖17所示，在該等位元線129的該等側壁上形成多個介電間隙子131。在一些實施例中，介電間隙子131包含摻雜的旋塗玻璃(SOG)材料，例如磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)。在一些實施例中，介電間隙子131的製作技術包含一旋轉塗佈製程以及隨後的一平坦化製程，例如一CMP製程。可執行該平坦化製程以暴露該等位元線129的上表面。
接下來，依據一些實施例，如圖18及圖19所，形成介電層133以圍繞介電間隙子131，並移除介電間隙子131以在該等位元線129與介電層133之間形成該等氣隙135。換言之，依據一些實施例，該等氣隙135形成在該等位元線129的該等側壁上，且該等位元線129藉由該等氣隙135而與介電層133分隔開。
在一些實施例中，介電層133包含低k(介電常數)介電材料。在一些實施例中，該低k介電材料具有小於大約4的一介電常數(k值)。低k介電材料的例子包括氧化矽、氮化矽、碳氮化矽(SiCN)、氧化碳氮化矽(SiOCN)、氟化矽玻璃(FSG)、碳摻雜氧化矽、非晶氟化碳、 聚對二甲苯、雙苯並環丁烯(BCB)或聚酰亞胺，但並不以此為限。
在一些實施例中，介電層133包含一沉積製程以及隨後的一平坦化製程。該沉積製程可包括一CVD製程、一PVD製程、一旋轉塗佈製程或其他可應用的製程。該平坦化製程可包括一研磨製程、一CMP製程、一蝕刻製程、其他可應用的製程或其組合。在該平坦化製程之後，介電層133的上表面以及該等位元線129的上表面與介電間隙子131的上表面呈共面。
在一些實施例中，在形成介電層133之後，藉由一氣相氫氟酸(VHF)蝕刻製程而移除介電間隙子131。在蝕刻製程中，使用VHF當作一蝕刻劑，且介電間隙子131對介電層133具有一高選擇性。因此，藉由蝕刻製程而移除介電間隙子131，而可大致上保留介電層133，以便獲得該等氣隙135。
隨後，依據一些實施例，如圖20及圖21所示，形成介電層137在介電層133上以密封該等氣隙135，且部分移除介電罩蓋層121與介電層133、137以形成暴露源極/汲極區113b的該等開口139。形成介電層137的一些材料與製程類似於或相同於形成介電層133的材料與製程，在文中不再重複。
在一些實施例中，介電層137的製作技術包含一旋轉塗佈製程，並具有高深寬比的該等氣隙135被介電層137所密封，而該等氣隙135則保留在其中而不是被介電層137所填充。在一些實施例中，介電層137延伸到該等氣隙135的一頂部，使得該等氣隙135的一上表面低於該等位元線129的一上表面。
在一些實施例中，穿經介電罩蓋層121與介電層133、137的該等開口139是電容器接觸開口。該等開口139的形成可包括形成一圖案化遮罩(圖未示)在介電層137上，並藉由使用該圖案化遮罩當作一遮罩而蝕刻介電層137。蝕刻製程可為一濕蝕刻製程、一乾蝕刻製程及其組合。在形成該等開口139之後，可移除該圖案化遮罩。
依據一些實施例，如圖22及圖23所示，在該等開口139形成之後，該等導電接觸點141形成在該等開口139中，且介電層143形成在介電層137上以覆蓋該等導電接觸點141。在一些實施例中，該等導電接觸點141是電容器接觸點，其將該等位元線129之間的源極/汲極區113b電性連接到隨後形成的該等電容器157。
在一些實施例中，該等導電接觸點141包含一導電材料，例如銅(Cu)、鎢(W)、鋁(Al)、鈦(Ti)、鉭(Ta)、金(Au)、銀(Ag)。該等導電接觸點141的製作技術可包含一沉積製程以及隨後的一平坦化製程。沉積製程可包括一CVD製程、一PVD製程、一噴濺製程、一鍍覆製程或其他可應用的製程。用於形成介電層143的一些材料與製程類似於或相同於用於形成介電層133的材料與製程，且其細節在文中不再重複。
仍然參考圖22及圖23，依據一些實施例，形成多個開口145而穿經介電層143以暴露該等導電接觸點141。開口145的形成可包括形成一圖案化遮罩(圖未示)在介電層143上，以及藉由使用該圖案化遮罩當作一遮罩而蝕刻介電層143以暴露該等導電接觸點141。蝕刻製程可為一濕蝕刻製程、一乾蝕刻製程及其組合。在形成該等開口145之後，可移除該圖案化遮罩。
接下來，請往回參考圖1及圖2，依據一些實施例，電容器157形成在介電層143中的該等開口145中。在一些實施例中，電容器157的下電極151形成在源極/汲極113b上，電容器157的電容器介電結構153形成在下電極151上，以及電容器157的上電極155形成在電容器介電結構153上。在一些實施例中，上電極155、電容器介電結構153以及下電極151形成電性連接到源極/汲極區113b的電容器157。各個步驟在圖6所示的方法10中顯示為步驟S17到步驟S21。電容器157的形成細節在上文結合圖3-5及圖7進行描述，在文中不再重複。在形成電容器157之後，獲得記憶體元件100。
本揭露提供一種具有多層電容介質結構的記憶體元件及其製備方法的多個實施例。在一些實施例中，該記憶體元件包括具有一多層電容器介電結構的一電容器。該電容器介電結構包括一第一金屬氧化物層、一第二金屬氧化物層以及一第三金屬氧化物層。在一些實施例中，該第一金屬氧化物層、該第二金屬氧化物層以及該第三金屬氧化物層包括相互不同的材料。在一些實施例中，該第一金屬氧化物層包括ZrO
2，該第二金屬氧化物層包括Al
2O
3，該第三金屬氧化物層包括ZrO
2，其摻雜有一摻雜物，該摻雜物選自下列群組：Hf、Ta、La、Gd、Y、Sc、Ga以及鑭系元素。因此，可減少漏電流，同時保持可接受的電容，進而改善整體元件效能。
本揭露之一實施例提供一種記憶體元件。該記憶體元件包括一半導體基底，具有一主動區；以及一字元線，延伸跨經該主動區。該記憶體元件亦包括一第一源極/汲極區與一第二源極/汲極區，設置在該主動區中以及在該字元線的相對兩側處；以及一位元線，設置在該第一源極/汲極區上並電性連接到該第一源極/汲極區。該記憶體元件還包括一電容器，設置在該第二源極/汲極區上並電性連接到該第二源極/汲極區。該電容器包括一下電極、一上電極以及一電容器介電結構，該電容器介電結構設置在該下電極與該上電極之間。該電容器介電結構包括一第一金屬氧化物層、一第二金屬氧化物層以及一第三金屬氧化物層，該第二金屬氧化物層設置在該第一金屬氧化物層上，該第三金屬氧化物層設置在該第二金屬氧化物層上。該第一金屬氧化物層、該第二金屬氧化物層以及該第三金屬氧化物層包括相互不同的材料。
本揭露之另一實施例提供一種記憶體元件。該記憶體元件包括一半導體基底，具有一主動區；以及一字元線，延伸跨經該主動區。該記憶體元件亦包括一第一源極/汲極區與一第二源極/汲極區，設置在該主動區中以及在該字元線的相對兩側處；以及一位元線，設置在該第一源極/汲極區上並電性連接到該第一源極/汲極區。該記憶體元件還包括一電容器，設置在該第二源極/汲極區上並電性連接到該第二源極/汲極區。該電容器包括一下電極、一上電極以及一電容器介電結構，該電容器介電結構設置在該下電極與該上電極之間。該電容器介電結構包括一第一金屬氧化物層、一第二金屬氧化物層以及一第三金屬氧化物層，該第二金屬氧化物層設置在該第一金屬氧化物層上，該第三金屬氧化物層設置在該第二金屬氧化物層上。該第三金屬氧化物包括ZrO2，其摻雜有一第一摻雜物，該第一摻雜物選自下列群組：Hf、Ta、La、Gd、Y、Sc、Ga以及鑭系元素。
本揭露之另一實施例提供一種記憶體元件的製備方法。該製備方法包括形成一摻雜區在一半導體基底中；以及形成一字元線而跨經該摻雜區以使一第一源極/汲極區與一第二源極/汲極區形成在該摻雜區中以及在該字元線的相對兩側處。該製備方法亦包括形成一位元線在該第一源極/汲極區上並電性連接到該第一源極/汲極區；以及形成一電容器在該第二源極/汲極區上並電性連接到該第二源極/汲極區。形成該電容器包括形成一下電極；形成一電容器介電結構在該下電極上；以及形成一上電極在該電容器介電結構上。形成該電容器介電結構包括形成一第一金屬氧化物層；形成一第二金屬氧化物層在該第一金屬氧化物層上；以及形成一第三金屬氧化物層在該第二金屬氧化物層上。該第一金屬氧化物層、該第二金屬氧化物層以及該第三金屬氧化物層包括相互不同的材料。
本揭露的一些實施例具有一些有利特徵。藉由使用摻雜有選自Hf、Ta、La、Gd、Y、Sc、Ga與鑭系元素之一摻雜物的ZrO2當作該電容器介電結構的一層，可減少漏電流，同時保持可接受的電容。結果，可改善元件的整體效能。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟包含於本申請案之申請專利範圍內。
10:製備方法
100:記憶體元件
101:半導體基底
103:絕緣結構
105:主動區
107:摻雜區
110:溝槽
113a:源極/汲極區
113b:源極/汲極區
115:閘極介電層
117:閘極電極
119:字元線
121:介電罩蓋層
123:開口
125:下位元線層
127:上位元線層
129:位元線
131:介電間隙子
133:介電層
135:氣隙
137:介電層
139:開口
141:導電接觸點
143:介電層
145:開口
151:下電極
153:電容器介電結構
153a:第一金屬氧化物層
153b:第二金屬氧化物層
153c:第三金屬氧化物層
153d:第四金屬氧化物層
153e:第五金屬氧化物層
153f:第六金屬氧化物層
155:上電極
157:電容器
30:製備方法
C-1:部分
C-2:部分
C-3:部分
S11:步驟
S13:步驟
S15:步驟
S17:步驟
S19:步驟
S21:步驟
S31:步驟
S33:步驟
S35:步驟
S37:步驟
S39:步驟
當與附圖一起閱讀時，從以下詳細描述中可以最好地理解本揭露的各方面。應當理解，根據業界的標準慣例，各種特徵並非按比例繪製。事實上，為了清楚討論，可以任意增加或減少各種特徵的尺寸。
圖1是頂視示意圖，例示本揭露一些實施例的記憶體元件。
圖2是剖視示意圖，例示本揭露一些實施例沿圖1之剖線A-A’的記憶體元件。
圖3是放大示意圖，例示本揭露一些實施例在圖1之記憶體元件的一部分。
圖4是放大示意圖，例示本揭露另一些實施例在圖1之記憶體元件的一部分。
圖5是放大示意圖，例示本揭露再另一些實施例在圖1之記憶體元件的一部分。
圖6是流程示意圖，例示本揭露一些實施例之記憶體元件的製備方法。
圖7是流程示意圖，例示本揭露一些實施例之記憶體元件中的電容器介電結構的製備方法。
圖8是頂視示意圖，例示本揭露一些實施例在製備記憶體元件期間形成在半導體基底中之主動區的中間階段。
圖9是剖視示意圖，例示本揭露一些實施例形成沿圖8之剖線A-A’之記憶體元件的中間階段。
圖10是頂視示意圖，例示本揭露一些實施例在形成記憶體元件期間，形成跨經主動區之多個溝槽的中間階段。
圖11是剖視示意圖，例示本揭露一些實施例形成沿圖10之剖線A-A’之記憶體元件的中間階段。
圖12是頂視示意圖，例示本揭露一些實施例在形成記憶體元件期間，形成在該等溝槽中之多個字元線的中間階段。
圖13是剖視示意圖，例示本揭露一些實施例形成沿圖12之剖線A-A’之記憶體元件的中間階段。
圖14是頂視示意圖，例示本揭露一些實施例在形成記憶體元件期間，形成一介電罩蓋層在該等字元線上的中間階段。
圖15是剖視示意圖，例示本揭露一些實施例形成沿圖14之剖線A-A’之記憶體元件的中間階段。
圖16是頂視示意圖，例示本揭露一些實施例在形成記憶體元件期間，形成多個位元線在介電罩蓋層上的中間階段。
圖17是剖視示意圖，例示本揭露一些實施例形成沿圖16之剖線A-A’之記憶體元件的中間階段。
圖18是頂視示意圖，例示本揭露一些實施例在形成記憶體元件期間，形成多個間隙在該等位元線之各側壁上的中間階段。
圖19是剖視示意圖，例示本揭露一些實施例形成沿圖18之剖線A-A’之記憶體元件的中間階段。
圖20是頂視示意圖，例示本揭露一些實施例在形成記憶體元件期間，形成一介電層以覆蓋該等位元線的中間階段。
圖21是剖視示意圖，例示本揭露一些實施例形成沿圖20之剖線A-A’之記憶體元件的中間階段。
圖22是頂視示意圖，例示本揭露一些實施例在形成記憶體元件期間，形成多個導電接觸點在介電層中的中間階段。
圖23是剖視示意圖，例示本揭露一些實施例形成沿圖22之剖線A-A’之記憶體元件的中間階段。
100:記憶體元件
101:半導體基底
103:絕緣結構
105:主動區
113a:源極/汲極區
113b:源極/汲極區
115:閘極介電層
117:閘極電極
119:字元線
121:介電罩蓋層
125:下位元線層
127:上位元線層
129:位元線
133:介電層
135:氣隙
137:介電層
141:導電接觸點
143:介電層
151:下電極
153:電容器介電結構
155:上電極
157:電容器
C-1:部分
C-2:部分
C-3:部分
Claims (15)
- 一種記憶體元件包括： 一半導體基底，具有一主動區； 一字元線，延伸跨經該主動區； 一第一源極/汲極區與一第二源極/汲極區，設置在該主動區中以及在該字元線的相對兩側處； 一位元線，設置在該第一源極/汲極區上並電性連接到該第一源極/汲極區；以及 一電容器，設置在該第二源極/汲極區上並電性連接到該第二源極/汲極區，其中該電容器包括一下電極、一上電極以及一電容器介電結構，該電容器介電結構設置在該下電極與該上電極之間；以及 其中該電容器介電結構包括一第一金屬氧化物層、一第二金屬氧化物層以及一第三金屬氧化物層，該第二金屬氧化物層設置在該第一金屬氧化物層上，該第三金屬氧化物層設置在該第二金屬氧化物層上，其中該第一金屬氧化物層、該第二金屬氧化物層以及該第三金屬氧化物層包括相互不同的材料。
- 如請求項1所述之記憶體元件，其中該第一金屬氧化物層包括ZrO 2，且該第二金屬氧化物層包括Al 2O 3。
- 如請求項1所述之記憶體元件，其中該第三金屬氧化物層包括ZrO 2，其摻雜有一摻雜物，該摻雜物選自下列群組：Hf、Ta、La、Gd、Y、Sc、Ga以及鑭系元素。
- 如請求項3所述之記憶體元件，其中該第三金屬氧化物層中之該摻雜物的一濃度小於該第三金屬氧化物層中之Zr的一濃度。
- 如請求項3所述之記憶體元件，其中該第三金屬氧化物層中之該摻雜物的一原子百分比小於20%。
- 如請求項1所述之記憶體元件，其中該電容器介電結構還包括一第四金屬氧化物層以及一第五金屬氧化物層，該第四金屬氧化物層設置在該第三金屬氧化物層上，該第五金屬氧化物層設置在該第四金屬氧化物層上，其中，該第一金屬氧化物層、該第四金屬氧化物層以及該第五金屬氧化物層包括相互不同的材料。
- 如請求項6所述之記憶體元件，其中該第四金屬氧化物層與該第二金屬氧化物層包括Al 2O 3。
- 如請求項6所述之記憶體元件，其中該第五金屬氧化物層與該第三金屬氧化物層包括ZrO 2，其摻雜有一摻雜物，該摻雜物選自下列群組：Hf、Ta、La、Gd、Y、Sc、Ga以及鑭系元素。
- 一種記憶體元件，包括： 一半導體基底，具有一主動區； 一字元線，延伸跨經該主動區； 一第一源極/汲極區與一第二源極/汲極區，設置在該主動區中以及在該字元線的相對兩側處； 一位元線，設置在該第一源極/汲極區上並電性連接到該第一源極/汲極區；以及 一電容器，設置在該第二源極/汲極區上並電性連接到該第二源極/汲極區，其中該電容器包括一下電極、一上電極以及一電容器介電結構，該電容器介電結構設置在該下電極與該上電極之間；以及 其中該電容器介電結構包括一第一金屬氧化物層、一第二金屬氧化物層以及一第三金屬氧化物層，該第二金屬氧化物層設置在該第一金屬氧化物層上，該第三金屬氧化物層設置在該第二金屬氧化物層上，其中該第三金屬氧化物包括ZrO 2，其摻雜有一第一摻雜物，該第一摻雜物選自下列群組：Hf、Ta、La、Gd、Y、Sc、Ga以及鑭系元素。
- 如請求項9所述之記憶體元件，其中該第一金屬氧化物層的一結晶度高於該第三金屬氧化物層的一結晶度。
- 如請求項9所述之記憶體元件，其中在該電容器的該上電極與該下電極包括TiN。
- 如請求項9所述之記憶體元件，其中該第一金屬氧化物層包括ZrO 2，且該第二金屬氧化物層包括Al 2O 3。
- 如請求項12所述之記憶體元件，其中該電容器介電結構還包括一第四金屬氧化物層，設置在該第三金屬氧化物層上，且該第四金屬氧化物層包括Al 2O 3。
- 如請求項13所述之記憶體元件，其中該電容器介電結構還包括一第五金屬氧化物層，設置在該第四金屬氧化物層上，該第五金屬氧化物層包括ZrO 2，其摻雜有一第二摻雜物，該第二摻雜物選自下列群組：Hf、Ta、La、Gd、Y、Sc、Ga以及鑭系元素。
- 如請求項14所述之記憶體元件，其中該第一摻雜物與該第二摻雜物是相同的。
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