CN114864503A - 存储结构及其制备方法、半导体结构 - Google Patents

存储结构及其制备方法、半导体结构 Download PDF

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Abstract

本公开涉及一种存储结构及其制备方法、半导体结构，半导体结构包括外延结构、接地结构、柱状电容结构、位线结构及字线结构，接地结构包覆外延结构沿第一方向的一端；柱状电容结构包覆外延结构沿第一方向的另一端；位线结构环绕外延结构，且位于接地结构与柱状电容结构之间；字线结构环绕外延结构，且位于位线结构与柱状电容结构之间。通过在外延结构上沿其延伸方向依次设置接地结构、位线结构、字线结构及柱状电容结构，使得共用的外延结构接地，避免该外延结构内堆积电荷，产生浮体效应，提高半导体产品的性能及可靠性。

Description

存储结构及其制备方法、半导体结构
技术领域
本公开涉及集成电路设计及制造技术领域，特别是涉及存储结构及其制备方法、半导体结构。
背景技术
随着集成电路制造工艺的不断发展，市场对半导体产品的性能及可靠性提出了更高的要求。对于半导体存储装置而言，其内晶体管的性能及可靠性直接影响产品的存储性能及可靠性。
然而，传统的半导体存储装置中，场效应晶体管中外延硅具有电位浮空性，漏极流过的电流使硅外延层的电位提高，增加了沟道电导，随着漏电压增大，漏电流也增大，形成非饱和特性；在高漏极电压下，漏极端附近的载流子会产生雪崩倍增，使漏极电流随漏极电压迅速增加，导致反常的亚阈值斜率及器件阈值电压漂移等等，不仅会降低器件增益，导致器件工作不稳定，还会减小漏极击穿电压，引起单管闩锁效应，导致芯片功能混乱或者电路无法工作甚至烧毁。
发明内容
基于此，本公开提供一种存储结构及其制备方法、半导体结构，有效避免场效应晶体管中外延硅的电位浮空性，提高半导体产品的性能及可靠性。
根据本公开的各种实施例，第一方面提供一种半导体结构，包括外延结构、接地结构、柱状电容结构、位线结构及字线结构，接地结构包覆外延结构沿第一方向的一端；柱状电容结构包覆外延结构沿第一方向的另一端；位线结构环绕外延结构，且位于接地结构与柱状电容结构之间；字线结构环绕外延结构，且位于位线结构与柱状电容结构之间。通过在外延结构上沿其延伸方向依次设置接地结构、位线结构、字线结构及柱状电容结构，使得共用的外延结构接地，避免该外延结构内堆积电荷，产生浮体效应，提高半导体产品的性能及可靠性。
根据一些实施例，外延结构的与第一方向相交的截面为圆角图形。
根据一些实施例，外延结构被字线结构覆盖部分包括第一半导体柱及第一沟道层，第一半导体柱沿第一方向延伸，且与第一方向相交的截面为圆角图形；第一沟道层环绕第一半导体柱，且位于字线结构与第一半导体柱之间。
根据一些实施例，第一沟道层包括第一类型掺杂层；外延结构被位线结构覆盖部分、被柱状电容结构覆盖部分均包括第二半导体柱及第二类型掺杂层，第二半导体柱沿第一方向延伸，且与第一方向相交的截面为圆角图形；第二类型掺杂层包括位于第二半导体柱与位线结构之间的第一部分，及位于第二半导体柱与柱状电容结构之间的第二部分。
根据一些实施例，第一半导体柱、第二半导体柱的材料包括锗硅；第一沟道层、第二类型掺杂层的材料包括硅。
根据一些实施例，第一类型掺杂层的掺杂浓度范围为[1E14cm-3，1E18cm-3]；及/或，第二类型掺杂层的掺杂浓度范围为[1E18cm-3，1E21cm-3]。
根据一些实施例，外延结构被字线结构覆盖部分的厚度为[30nm，80nm]。
根据一些实施例，半导体结构还包括位线保护结构、电容隔离结构及位线隔离结构中至少一个，位线保护结构位于位线结构与字线结构之间；电容隔离结构位于字线结构与柱状电容结构之间；位线隔离结构环绕外延结构，位于接地结构与位线结构之间。
根据一些实施例，接地结构包括金属导电材料及/或非金属导电材料；及/或，位线结构包括金属导电材料。
根据一些实施例，本公开第二方面提供一种存储结构，包括衬底、外延层及目标叠层结构，衬底内形成有第一类型掺杂阱区；外延层覆盖第一类型掺杂阱区；目标叠层结构位于外延层上；其中，目标叠层结构包括多个层叠的任一本公开实施例中的半导体结构，沿垂直于衬底的方向上，相邻半导体结构中的字线结构之间相互绝缘。
根据一些实施例，本公开第三方面提供一种存储结构的制备方法，包括：提供衬底，其内形成有第一类型掺杂阱区；于衬底上形成外延层，外延层覆盖第一类型掺杂阱区；于外延层上形成目标叠层结构，目标叠层结构包括多个沿厚度方向层叠的任一本公开实施例中的半导体结构。
根据一些实施例，于外延层上形成目标叠层结构的过程，包括：于外延层上形成初始叠层结构，初始叠层结构包括由下至上依次交替叠置的初始沟道层、目标半导体层；于初始叠层结构内形成多个沿第一方向延伸且沿第二方向间隔排布的隔离结构；隔离结构的底部接触外延层的上表面；形成沿第二方向延伸的字线沟槽，且字线沟槽的侧壁覆盖有保护层，字线沟槽暴露出外延层的上表面，目标半导体层位于字线沟槽内的部分悬空且裸露；原位氧化字线沟槽内暴露的目标半导体层之后，去除原位氧化期间形成的氧化物，使得字线沟槽内暴露的目标半导体层圆角化，圆角化的目标半导体层部分构成第一半导体柱；于第一半导体柱的外表面形成第一沟道层，第一沟道层环绕第一半导体柱。
根据一些实施例，第一沟道层包括第一类型掺杂层；于外延层上形成目标叠层结构的过程，还包括：于字线沟槽内填充第一介质层，第一介质层的上表面与初始叠层结构的上表面齐平；以第一介质层为掩膜刻蚀初始叠层结构，使得目标半导体层中除第一半导体柱之外的部分悬空且裸露；圆角化处理目标半导体层中裸露部分，形成第二半导体柱；形成第二类型掺杂层，第二类型掺杂层包覆第二半导体柱的外表面；形成隔离材料层，定义出位线沟槽及电容区域，位线沟槽内用于形成层叠的位线结构，电容区域内用于形成层叠的柱状电容结构。
根据一些实施例，隔离材料层包括第一隔离材料层；定义出位线沟槽之后，还包括：于位线沟槽内沉积位线材料层，以形成由下至上层叠的位线结构，位线结构环绕第二类型掺杂层，层叠的位线结构与第一介质层之间形成有第一隔离材料层，第一隔离材料层构成位线保护结构。
根据一些实施例，隔离材料层包括第二隔离材料层；定义出电容区域之后，还包括：于电容区域内第二类型掺杂层的外表面依次形成叠置的第一电极层、高介电材料层及第二电极层，以形成由下至上层叠的柱状电容结构；层叠的柱状电容结构与第一介质层之间形成有第二隔离材料层，第二隔离材料层构成电容隔离结构。
根据一些实施例，隔离材料层包括第三隔离材料层，第三隔离材料层形成于层叠的位线结构远离第一介质层的一侧；于外延层上形成目标叠层结构的过程，还包括：刻蚀第三隔离材料层，使得第二半导体柱沿第一方向远离电容区域一侧的部分裸露且悬空；于第二半导体柱的裸露部分上形成位线隔离结构，并定义出接地电极区域；于接地电极区域内形成导电材料层，以形成由下至上层叠的接地结构，接地结构包覆目标半导体层沿第一方向远离电容区域的一端。
根据一些实施例，于外延层上形成目标叠层结构的过程，还包括：去除第一介质层，使得字线沟槽内第一沟道层裸露并悬空；于第一沟道层的外表面形成字线结构，字线结构环绕第一沟道层，其中，在垂直于衬底的上表面的方向上，相邻字线结构之间相互绝缘。
根据一些实施例，第一类型掺杂层的掺杂浓度范围为[1E14cm-3，1E18cm-3]；及/或，第二类型掺杂层的掺杂浓度范围为[1E18cm-3，1E21cm-3]。
附图说明
为了更清楚地说明本公开实施例实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开实施例的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开一实施例中提供的一种半导体结构的立体图示意图；
图2为图1所示结构沿AA'方向所得截面结构示意图；
图3为本公开一实施例中提供的一种存储结构的制备方法的流程示意图；
图4-图15b为本公开一实施例中提供的存储结构的制备方法中不同步骤对应的结构示意图，其中，图4-图13b为不同步骤中所得立体图示意图，图14-图15a为对应步骤中沿垂直于ox方向截取所得立体图示意图；图15b为图15a的左视图示意图；oy方向为第一方向，ox方向为第二方向，oz方向为高度/厚度方向。
附图标记说明：
100、衬底；101、外延层；10、接地结构；21、初始沟道层；22、目标半导体层；23、第一沟槽；24、隔离结构；2411、第一通孔；2412、第二通孔；25、字线沟槽；251、第一字线沟槽；252、第二字线沟槽252；26、保护层；261第一保护侧壁；262、第二保护侧壁；221、第一半导体柱；222、第二半导体柱；211、第一沟道层；212、第二沟道层；213、第三沟道层；27、第一介质层；28、隔离材料层；281、位线保护结构；282、电容隔离结构；283、第三隔离材料层；29、位线隔离结构；210、位线结构；30、柱状电容结构；31、第一电极层；32、高介电材料层；33、第二电极层；40、字线结构；41、栅氧化层；42、栅金属层。
具体实施方式
为了便于理解本公开，下面将参阅相关附图对本公开进行更全面的描述。附图中给出了本公开的首选实施例。但是，本公开可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本公开的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中在本公开的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本公开。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一掺杂类型成为第二掺杂类型，且类似地，可以将第二掺杂类型成为第一掺杂类型；第一掺杂类型与第二掺杂类型为不同的掺杂类型，譬如，第一掺杂类型可以为P型且第二掺杂类型可以为N型，或第一掺杂类型可以为N型且第二掺杂类型可以为P型。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应明白，当术语“组成”和/或“包括”在该说明书中使用时，可以确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。同时，在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
请注意，本公开实施例中所述的两者之间相互绝缘包括但不仅限于两者之间存在绝缘材料、绝缘气息或间隙等中一种或多种。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本公开的基本构想，虽图示中仅显示与本公开中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
翘曲(Kink)效应是指场效应晶体管的漏极电流与漏极电压的非饱和特性。产生的原因是由于在高的漏极电压下，漏端附近的载流子会产生雪崩倍增，从而使漏极电流随漏极电压而迅速增加；场效应晶体管中外延硅具有电位浮空性，当漏极的反偏pn结流过电流时，会使硅外延层的电位提高，从而增加了沟道电导，故随着漏电压的增大，漏电流也增大，形成非饱和特性，甚至诱发单管闩锁(Latch-up)效应，导致芯片功能混乱或者电路无法工作甚至烧毁。
本公开旨在提供一种存储结构及其制备方法、半导体结构，有效避免场效应晶体管中外延硅的电位浮空性，提高半导体产品的性能及可靠性。
在本公开一些实施例，请参阅图1-图2，提供了一种半导体结构，包括外延结构(图1未示出)、接地结构10、柱状电容结构30、位线结构210及字线结构40，接地结构10包覆外延结构沿第一方向例如oy方向的一端；柱状电容结构30包覆外延结构沿oy方向的另一端；位线结构210环绕外延结构，且位于接地结构10与柱状电容结构30之间；字线结构40环绕外延结构，且位于位线结构210与柱状电容结构30之间。通过在外延结构上沿oy方向依次设置接地结构10、位线结构210、字线结构40及柱状电容结构30，使得共用的外延结构接地，避免该外延结构内堆积电荷，产生浮体效应，提高半导体产品的性能及可靠性。
在一些实施例中，请继续参阅图1-图2，外延结构的与第一方向相交的截面为圆角图形。例如，外延结构的垂直于oy方向的截面为圆角图形，圆角图形包括圆角矩形、椭圆、圆角多边形及圆形中至少一种，避免外延结构与其上形成的接地结构10、位线结构210、字线结构40及柱状电容结构30中的任意一个的接触面存在尖角而诱发尖端放电/漏电现象，从而提高制备产品的性能及可靠性。
在一些实施例中，请继续参阅图1-图2，外延结构被字线结构40覆盖部分包括第一半导体柱221及第一沟道层211，第一半导体柱221沿oy方向延伸，且与第一方向相交的截面为圆角图形；例如，第一半导体柱221的垂直于oy方向的截面为圆角图形，圆角图形包括圆角矩形、椭圆、圆角多边形及圆形中至少一种；第一沟道层211环绕第一半导体柱221，且位于字线结构40与第一半导体柱221之间。可以设置字线结构40包括由内至外依次叠置的栅氧化层41及栅金属层42，第一半导体柱221经由接地结构10接地，避免字线结构40在施加电压的作用下导致第一半导体柱221内产生浮体效应，提高半导体产品的性能及可靠性。由于第一沟道层211与第一半导体柱221的接触表面为圆角曲面，且第一沟道层211的垂直于oy方向的截面为圆角图形，有效地避免了尖端放电/漏电现象，从而提高制备产品的性能及可靠性。栅氧化层41可以采用高k介电常数的材料形成。例如，栅氧化层41的材料可以包括但不限于氧化铝(Al2O3)、氧化铪(HfO2)、氮氧化铪(HfON)、氧化锆(ZrO2)、氧化钽(Ta2O5)、氧化钛(TiO2)或锶钛氧化物(SrTiO3)等中一种或多种。栅金属层42可以包括但不限于氮化钛(Titanium nitride，TiN)、钛(Titanium，Ti)、硅化钨(Tungsten silicide，Si2W)及钨(Tungsten，W)等等中的任意一种或几种。
在一些实施例中，请继续参阅图1-图2，第一沟道层211包括第一类型掺杂层；外延结构被位线结构210覆盖部分、被柱状电容结构30覆盖部分均包括第二半导体柱222及第二类型掺杂层，第二半导体柱222沿oy方向延伸，且与第一方向相交的截面为圆角图形；例如，第二半导体柱222的垂直于oy方向的截面为圆角图形，圆角图形包括圆角矩形、椭圆、圆角多边形及圆形中至少一种；第二类型掺杂层包括位于第二半导体柱222与位线结构210之间的第一部分，及位于第二半导体柱222与柱状电容结构30之间的第二部分；可以将第二类型掺杂层的第一部分定义为第二沟道层212，将第二类型掺杂层的第二部分定义为第三沟道层213，第一沟道层211、第二沟道层212及第三沟道层213构成初始沟道层，第二半导体柱222、第一半导体柱221构成目标半导体层，目标半导体层及环绕其外表面的初始沟道层构成外延结构，位线结构210、字线结构40及柱状电容结构30共用该外延结构经由接地结构10接地，避免该外延结构内堆积电荷，产生浮体效应，提高半导体产品的性能及可靠性。
在一些实施例中，请继续参阅图1-图2，第一半导体柱221、第二半导体柱222的材料包括锗硅；第一沟道层211、第二类型掺杂层的材料包括硅，以便于在第一沟道层211外表面形成字线结构40并在第二类型掺杂层沿oy方向的相对两端分别形成位线结构210及柱状电容结构30，从而形成共用外延结构的存储单元结构，由于该外延结构经由接地结构10接地，避免该外延结构内堆积电荷，产生浮体效应，提高存储单元结构的性能及可靠性；并且，外延结构与其上形成的接地结构10、位线结构210、字线结构40及柱状电容结构30中任意一个的接触面为圆角曲面，避免存在尖角而诱发尖端放电/漏电现象，从而提高了存储单元结构的性能及可靠性。
在一些实施例中，请继续参阅图1-图2，第一类型掺杂层的掺杂浓度范围为[1E14cm-3，1E18cm-3]；例如，第一类型掺杂层可以为P型，P型杂质离子可以包括但不限于硼(B)离子、镓(Ga)离子、氟化硼(BF2)离子及铟(In)离子等等中的任意一种或几种。例如，第一沟道层211为第一类型掺杂层，第一类型掺杂层的掺杂浓度可以为1E14cm-3、1E15cm-3、1E16cm-3、1E17cm-3或1E18cm-3等等；例如可以采用原位掺杂工艺控制第一类型掺杂层的掺杂浓度为[1E14cm-3，1E18cm-3]，提高字线结构40栅极可控性能的同时降低导电阻抗及能耗。第二类型掺杂层的掺杂浓度范围为[1E18cm-3，1E21cm-3]，第二类型掺杂层的掺杂浓度可以为1E18cm-3、1E19cm-3、1E20cm-3或1E21cm-3等等，第二类型掺杂层可以为N型，N型杂质离子可以包括但不限于磷(P)离子、砷(As)离子及锑(Sb)离子一种或几种，例如可以采用原位掺杂工艺控制第二类型掺杂层的掺杂浓度为[1E18cm-3，1E21cm-3]，降低外延结构的导电阻抗及能耗。
在一些实施例中，请继续参阅图1-图2，外延结构被字线结构40覆盖部分的厚度为[30nm，80nm]，例如，外延结构被字线结构40覆盖部分的厚度可以为30nm、35nm、45nm、55nm、65nm、75nm或80nm等等。本实施例在确保字线结构40电性能的同时，避免在堆叠方向例如oz方向上相邻的字线结构40之间相互绝缘，其中，ox方向、oy方向及oz方向两两相互垂直。
在一些实施例中，请继续参阅图1-图2，半导体结构还包括位线保护结构281、电容隔离结构282及位线隔离结构29，位线保护结构281位于位线结构210与字线结构40之间，使得位线结构210与字线结构40在oy方向上电性隔离；电容隔离结构282位于字线结构40与柱状电容结构30之间，使得字线结构40与柱状电容结构30在oy方向上电性隔离；位线隔离结构29环绕外延结构，位于接地结构10与位线结构210之间，使得接地结构10与位线结构210在oy方向上电性隔离。
在一些实施例中，请继续参阅图1-图2，接地结构10包括金属导电材料及/或非金属导电材料；及/或，位线结构210包括金属导电材料；金属导电材料包括但不限于钴(Co)、镍(Ni)、钛(Ti)、钨(W)、钽(Ta)、钛化钽TaTi、氮化钨(WN)、铜(Cu)及铝(Al)等中一种或多种。非金属导电材料包括但不限于掺杂多晶硅。
在一些实施例中，请参阅图3，提供了一种存储结构的制备方法，包括如下步骤：
步骤S111：提供衬底，其内形成有第一类型掺杂阱区；
步骤S112：于衬底上形成外延层，外延层覆盖第一类型掺杂阱区；
步骤S113：于外延层上形成目标叠层结构，目标叠层结构包括多个沿厚度方向层叠的任一本公开实施例中的半导体结构。
在一些实施例中，请参阅图3-图4，提供衬底100，衬底100内形成有第一类型掺杂阱区(未图示)，衬底可以采用半导体材料、绝缘材料、导体材料或者它们的任意组合构成。衬底10可以为单层结构，也可以为多层结构。例如，衬底10可以是诸如硅(Si)衬底、硅锗(SiGe)衬底、硅锗碳(SiGeC)衬底、碳化硅(SiC)衬底、砷化镓(GaAs)衬底、砷化铟(InAs)衬底、磷化铟(InP)衬底或其它的III/V半导体衬底或II/VI半导体衬底。或者，还例如，衬底可以是包括诸如Si/SiGe、Si/SiC、绝缘体上硅(SOI)或绝缘体上硅锗的层状衬底。因此衬底的类型不应限制本公开的保护范围。采用离子注入工艺向衬底100内注入P型离子，以形成第一类型掺杂阱区(未图示)，P型离子可以包括但不限于硼(B)离子、镓(Ga)离子、氟化硼(BF2)离子及铟(In)离子等等中的任意一种或几种，衬底100内第一类型掺杂阱区的掺杂浓度可以为[1E12cm-3，1E18cm-3]，例如，第一类型掺杂阱区的掺杂浓度可以为1E12cm-3、1E13cm-3、1E14cm-3、1E15cm-3、1E16cm-3、1E17cm-3或1E18cm-3等等。
在一些实施例中，请参阅图3-图10，于外延层101上形成目标叠层结构的过程，可以包括如下步骤：
步骤S1131：于外延层101上形成初始叠层结构，初始叠层结构包括由下至上依次交替叠置的初始沟道层21、目标半导体层22；
步骤S1132：于初始叠层结构内形成多个沿第一方向延伸且沿第二方向间隔排布的隔离结构24；隔离结构24的底部接触外延层101的上表面；
步骤S1133：形成沿第二方向延伸的字线沟槽25，且字线沟槽25的侧壁覆盖有保护层26，字线沟槽25暴露出外延层101的上表面，目标半导体层22位于字线沟槽25内的部分悬空且裸露；
步骤S1134：原位氧化字线沟槽25内暴露的目标半导体层22之后，去除原位氧化期间形成的氧化物，使得字线沟槽25内暴露的目标半导体层22圆角化，圆角化的目标半导体层22部分构成第一半导体柱221；
步骤S1135：于第一半导体柱221的外表面形成第一沟道层211，第一沟道层211环绕第一半导体柱221。
在一些实施例中，请继续参阅4，步骤S1131中可以采用沉积工艺于外延层101上形成沿oz方向依次交替叠置的初始沟道层21、目标半导体层22，其中，初始沟道层21的材料可以包括但不限于硅(Si)；目标半导体层22的材料可以包括但不限于硅锗(SiGe)；硅锗材质的目标半导体层22能够将衬底100的硅晶格完整地传递到层叠的硅材质的初始沟道层21中，保证每层硅材质的初始沟道层21都能够与衬底100具有相同的硅晶格。沉积工艺可以包括但不限于化学气相沉积工艺(Chemical Vapor Deposition，CVD)、原子层沉积工艺(Atomic Layer Deposition，ALD)、高密度等离子沉积(High Density Plasma，HDP)工艺、等离子体增强沉积工艺及旋涂介质层(Spin-on Dielectric，SOD)等工艺中的一种或多种。初始沟道层21的厚度可以为[60nm，100nm]，例如初始沟道层21的厚度可以为60nm、70nm、80nm、90nm或100nm等等。目标半导体层22的厚度可以为[5nm，20nm]，例如目标半导体层22的厚度可以为5nm、10nm、15nm或20nm等等。目标半导体层22本身提供拉应力，每层不能太厚，否则容易产生本体倾斜等问题；目标半导体层22在制备的过程中不可避免存在缺陷，增加其厚度意味着增加缺陷位置出现的概率及/或数量；如果硅锗材质的目标半导体层22厚度太厚且缺陷较多，容易导致顶部的初始沟道层21晶格失配越严重。
在一些实施例中，请继续参阅图5-图6，步骤S1132中可以采用湿法刻蚀工艺于初始叠层结构内形成多个沿第一方向(例如oy方向)延伸且沿第二方向(例如ox方向)间隔排布的第一沟槽23；然后于第一沟槽23内沉积隔离材料，以于第一沟槽23内形成隔离结构24，隔离结构24的底部接触外延层101的上表面，以便于后续制备的多个位线结构在ox方向上相互隔离。
在一些实施例中，请继续参阅图7a-图7b，步骤S1133中可以先在隔离结构24上设置沿oy方向隔离的第一通孔2411、第二通孔2412，可以经由第一通孔2411、第二通孔2412注入腐蚀溶液进行蚀刻，形成沿oz方向延伸且沿oy方向相互隔离的第一字线沟槽251、第二字线沟槽252，第一字线沟槽251、第二字线沟槽252用于限定后续制备字线结构的形状及位置。腐蚀溶液可以为BOE缓冲蚀刻液，BOE是HF与NH4F依不同比例混合而成，例如，HF:NH4F＝1：6的成分混合而成，HF为主要的蚀刻液，NH4F则作为缓冲剂使用，利用NH4F固定(H+)的浓度，使之保持一定的蚀刻率，刻蚀去除目标位置的硅，形成第一字线沟槽251、第二字线沟槽252。
在一些实施例中，请继续参阅图8-图9，在第一字线沟槽251、第二字线沟槽252内沉积保护材料，以在第一字线沟槽251内形成第一保护侧壁261并在第二字线沟槽252内形成第二保护侧壁262，可以采用干法刻蚀工艺去除初始沟道层21位于第一保护侧壁261、第二保护侧壁262之间的部分，使得目标半导体层22位于第一保护侧壁261、第二保护侧壁262之间的部分裸露并悬空，形成字线沟槽25，第一保护侧壁261、第二保护侧壁262构成字线沟槽25侧壁的保护层26。干法刻蚀工艺包括但不限于反应离子刻蚀(RIE)、感应耦合等离子体刻蚀(ICP)或高浓度等离子体刻蚀(HDP)中的一种或多种。
在一些实施例中，请继续参阅图9-图10，步骤S1134中可以原位氧化字线沟槽25内暴露的目标半导体层22，之后，去除原位氧化期间形成的氧化物，使得字线沟槽25内暴露的目标半导体层22圆角化，圆角化的目标半导体层22部分构成第一半导体柱221；然后可以采用沉积工艺于第一半导体柱221的外表面形成第一沟道层211，第一沟道层211环绕第一半导体柱221。通过在圆角化处理得到的第一半导体柱221的外表面生长第一沟道层211，可以使得第一沟道层211更加均匀，便于通过原位掺杂工艺控制第一沟道层211的掺杂浓度，以控制后续制备字线结构的性能。沉积工艺可以包括但不限于化学气相沉积工艺(ChemicalVapor Deposition，CVD)、原子层沉积工艺(Atomic Layer Deposition，ALD)、高密度等离子沉积(High Density Plasma，HDP)工艺、等离子体增强沉积工艺及旋涂介质层(Spin-onDielectric，SOD)等工艺中的一种或多种。第一沟道层211可以为第一类型掺杂层，且掺杂浓度的范围可以为[1E14cm-3，1E18cm-3]，例如，第一沟道层211的掺杂浓度可以为1E14cm-3、1E15cm-3、1E16cm-3、1E17cm-3或1E18cm-3等等；第一类型掺杂层可以为P型，P型杂质离子可以包括但不限于硼(B)离子、镓(Ga)离子、氟化硼(BF2)离子及铟(In)离子等等中的任意一种或几种。
在一些实施例中，请继续参阅图3、图11-图13a，第一沟道层211包括第一类型掺杂层；于外延层101上形成目标叠层结构的过程，还包括：
步骤S1136：于字线沟槽25内填充第一介质层27，第一介质层27的上表面与初始叠层结构的上表面齐平；
步骤S1137：以第一介质层27为掩膜刻蚀初始叠层结构，使得目标半导体层22中除第一半导体柱221之外的部分悬空且裸露；
步骤S1138：圆角化处理目标半导体层22中裸露部分，形成第二半导体柱222；
步骤S1139：形成第二类型掺杂层，第二类型掺杂层包覆第二半导体柱222的外表面；
步骤S11310：形成隔离材料层28，定义出位线沟槽Sbl及电容区域Scap，位线沟槽Sbl内用于形成层叠的位线结构，电容区域Scap内用于形成层叠的柱状电容结构。
在一些实施例中，请继续参阅图11，步骤S1136中可以采用原子层沉积工艺、等离子蒸汽沉积工艺及快速热氧化工艺(Rapid Thermal Oxidation，RTO)等中一种或多种，于字线沟槽25内填充第一介质层27，之后可以采用化学机械研磨工艺平坦化第一介质层27，使得第一介质层27的上表面与初始叠层结构的上表面齐平。第一介质层27的材料可以为二氧化硅。
在一些实施例中，请继续参阅图12a，步骤S1137中可以以第一介质层27为掩膜，采用干法刻蚀工艺刻蚀初始叠层结构，使得目标半导体层22中除第一半导体柱221之外的部分悬空且裸露。
在一些实施例中，请继续参阅图12b，步骤S1138中可以原位氧化悬空且裸露的目标半导体层22，之后，去除原位氧化期间形成的氧化物，使得第一介质层27外部的目标半导体层22圆角化，形成第二半导体柱222，以便于后续在第二半导体柱222外侧形成的沟道层具有较好的均一性，提高制备半导体产品的性能及可靠性。
在一些实施例中，请继续参阅图13a，步骤S1139中可以采用沉积工艺于第二半导体柱222的外表面形成第二类型掺杂层，第二类型掺杂层包覆第二半导体柱222的外表面。步骤S11310中可以采用沉积工艺形成隔离材料层28，定义出位线沟槽Sbl及电容区域Scap，位线沟槽Sbl内第二类型掺杂层裸露并悬空，位线沟槽Sbl内用于形成层叠的位线结构；电容区域Scap内第二类型掺杂层裸露并悬空，电容区域Scap内用于形成层叠的柱状电容结构。第二类型掺杂层的掺杂浓度范围为[1E18cm-3，1E21cm-3]，例如，第二类型掺杂层的掺杂浓度可以为1E18cm-3、1E19cm-3、1E20cm-3或1E21cm-3等等，第二类型掺杂层可以为N型，N型杂质离子可以包括但不限于磷(P)离子、砷(As)离子及锑(Sb)离子一种或几种，例如可以采用原位掺杂工艺控制第二类型掺杂层的掺杂浓度为[1E18cm-3，1E21cm-3]，降低外延结构的导电阻抗及能耗。
在一些实施例中，请继续参阅图13b，隔离材料层28包括第一隔离材料层；定义出位线沟槽之后，还包括：
步骤S11311：于位线沟槽Sbl内沉积位线材料层，以形成由下至上层叠的位线结构210，位线结构210环绕第二类型掺杂层，层叠的位线结构与第一介质层27之间形成有第一隔离材料层，第一隔离材料层构成位线保护结构281。
在一些实施例中，请继续参阅图13b，步骤S11311中可以采用沉积工艺于位线沟槽Sbl内沉积位线材料层，以形成由下至上层叠的位线结构210，位线结构210环绕第二类型掺杂层，在oz方向上，相邻位线结构210之间形成欧姆电接触；在ox方向上，相邻位线结构210之间相互绝缘，层叠的位线结构210与第一介质层27之间形成位线保护结构281，用于使得位线结构210与字线结构40在oy方向上电性隔离。位线保护结构281的材料可以包括氮化硅及/或氮氧化硅。
在一些实施例中，请参阅图14，隔离材料层28还包括第二隔离材料层；定义出电容区域Scap之后，还包括：
步骤S11312：于电容区域Scap内第二类型掺杂层的外表面依次形成叠置的第一电极层31、高介电材料层32及第二电极层33，以形成由下至上层叠的柱状电容结构30；层叠的柱状电容结构30与第一介质层27之间形成有第二隔离材料层，第二隔离材料层构成电容隔离结构282。
在一些实施例中，请继续参阅图14，步骤S11312中可以采用沉积工艺于电容区域Scap内第二类型掺杂层的外表面依次形成叠置的第一电极层31、高介电材料层32及第二电极层33，使得电容区域Scap内的第一电极层31、高介电材料层32及第二电极层33构成柱状电容结构30，层叠的柱状电容结构30与第一介质层27之间形成有电容隔离结构282。在ox方向上，相邻柱状电容结构30之间相互绝缘，在oz方向，相邻柱状电容结构30之间相互绝缘。第一电极层31与第二电极层33的材质可以相同或不同，均可以选自钴(Co)、镍(Ni)、钛(Ti)、钨(W)、钽(Ta)、钛化钽TaTi、氮化钨(WN)、铜(Cu)及铝(Al)等中一种或多种。可以采用原子层沉积工艺或等离子蒸汽沉积工艺形成高介电材料层32，高介电材料层32的材料可以包括氮化硅及/或氮氧化硅。电容隔离结构282用于使得字线结构40与柱状电容结构30在oy方向上电性隔离；电容隔离结构282的材料可以包括氮化硅及/或氮氧化硅。
在一些实施例中，请继续参阅图14-图15b，隔离材料层还包括第三隔离材料层283，第三隔离材料层283形成于层叠的位线结构210远离第一介质层27的一侧；于外延层101上形成目标叠层结构的过程，还包括：
步骤S11313：刻蚀第三隔离材料层283，使得第二半导体柱222沿第一方向远离电容区域Scap一侧的部分裸露且悬空；
步骤S11314：于第二半导体柱222的裸露部分上形成位线隔离结构29，并定义出接地电极区域；
步骤S11315：于接地电极区域内形成导电材料层，以形成由下至上层叠的接地结构10，接地结构10包覆目标半导体层22沿第一方向远离电容区域Scap的一端。
在一些实施例中，请继续参阅图14-图15b，步骤S11313中可以采用刻蚀工艺去除部分第三隔离材料层283，使得第二半导体柱222沿oy方向远离电容区域Scap一侧的部分裸露且悬空；然后步骤S11314中可以采用沉积工艺于第二半导体柱222的裸露部分上形成位线隔离结构29，并定义出接地电极区域；为了保证隔离效果，可以设置隔离结构29沿oy方向的长度为[5nm，50nm]，例如隔离结构29沿oy方向的长度可以为5nm、15nm、25nm、35nm、45nm或50nm等等，如果隔离结构29沿oy方向的长度太小，容易导致隔离效果变差，反之，如果隔离结构29沿oy方向的长度太大，容易增加产品的体积。步骤S11315中可以采用沉积工艺于接地电极区域内形成导电材料层，以形成由下至上层叠的接地结构10，接地结构10包覆目标半导体层22沿oy方向远离电容区域Scap的一端，沿oz方向相邻接地结构10电连接。刻蚀工艺可以包括但不限于反应离子刻蚀(RIE)、感应耦合等离子体刻蚀(ICP)或高浓度等离子体刻蚀(HDP)中的一种或多种。沉积工艺可以包括但不限于化学气相沉积工艺(ChemicalVapor Deposition，CVD)、原子层沉积工艺(Atomic Layer Deposition，ALD)、高密度等离子沉积(High Density Plasma，HDP)工艺、等离子体增强沉积工艺及旋涂介质层(Spin-onDielectric，SOD)等工艺中的一种或多种。
在一些实施例中，请继续参阅图15a-图15b，于外延层101上形成目标叠层结构的过程，还包括：
步骤S11316：去除第一介质层27，使得字线沟槽25内第一沟道层211裸露并悬空；
步骤S11317：于第一沟道层211的外表面形成字线结构40，字线结构40环绕第一沟道层211，其中，在垂直于衬底100的上表面的方向上，例如oz方向上相邻字线结构40之间相互绝缘。
在一些实施例中，请继续参阅图15a-图15b，步骤S11316中可以采用刻蚀工艺去除第一介质层27，使得字线沟槽内第一沟道层211裸露并悬空；步骤S11317中可以采用原子层沉积工艺、等离子蒸汽沉积工艺或快速热氧化工艺(Rapid Thermal Oxidation，RTO)于第一沟道层211的外表面形成栅氧化层41，然后采用沉积工艺于栅氧化层41的外表面沉积栅金属层42，以形成字线结构40，栅氧化层41环绕第一沟道层211，栅金属层42环绕栅氧化层41；其中，在垂直于衬底100的上表面的方向上，例如，在oz方向上，相邻字线结构40之间相互绝缘，以便于后续选中需要的字线；在ox方向上，相邻字线结构40之间形成欧姆电接触；栅氧化层41可以采用高k介电常数的材料形成。例如，栅氧化层41可以采用高k介电常数的材料形成。例如，栅氧化层41的材料可以包括但不限于氧化铝(Al2O3)、氧化铪(HfO2)、氮氧化铪(HfON)、氧化锆(ZrO2)、氧化钽(Ta2O5)、氧化钛(TiO2)或锶钛氧化物(SrTiO3)等中一种或多种。栅金属层42可以包括但不限于氮化钛(Titanium nitride，TiN)、钛(Titanium，Ti)、硅化钨(Tungsten silicide，Si2W)及钨(Tungsten，W)等等中的任意一种或几种。
应该理解的是，虽然图3的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图3中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
在一些实施例中，请继续参阅图15a-图15b，提供了一种存储结构，包括衬底100、外延层101及目标叠层结构，衬底100内形成有第一类型掺杂阱区(未图示)；外延层101覆盖第一类型掺杂阱区；目标叠层结构位于外延层101上；其中，目标叠层结构包括多个层叠的任一本公开实施例中的半导体结构，沿垂直于衬底100的方向上，例如oz方向上，相邻半导体结构中的字线结构40之间相互绝缘。通过在外延结构上沿oy方向依次设置接地结构10、位线结构210、字线结构40及柱状电容结构30，使得共用的外延结构接地，避免该外延结构内堆积电荷，产生浮体效应，提高半导体产品的性能及可靠性。
在一些实施例中，外延结构的与第一方向相交的截面为圆角图形。例如，外延结构的垂直于oy方向的截面为圆角图形，圆角图形包括圆角矩形、椭圆、圆角多边形及圆形中至少一种，避免外延结构与其上形成的接地结构10、位线结构210、字线结构40及柱状电容结构30中的任意一个的接触面存在尖角而诱发尖端放电/漏电现象，从而提高制备产品的性能及可靠性。
请注意，上述实施例仅出于说明性目的而不意味对本公开的限制。
本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上实施例仅表达了本公开的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对公开专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本公开构思的前提下，还可以做出若干变形和改进，这些都属于本公开的保护范围。因此，本公开专利的保护范围应以所附权利要求为准。

Claims (18)

1.一种半导体结构，其特征在于，包括：
外延结构；
接地结构，包覆所述外延结构沿第一方向的一端；
柱状电容结构，包覆所述外延结构沿所述第一方向的另一端；
位线结构，环绕所述外延结构，且位于所述接地结构与所述柱状电容结构之间；以及
字线结构，环绕所述外延结构，且位于所述位线结构与所述柱状电容结构之间。
2.根据权利要求1所述的半导体结构，其特征在于，所述外延结构的与所述第一方向相交的截面为圆角图形。
3.根据权利要求2所述的半导体结构，其特征在于，所述外延结构被所述字线结构覆盖部分包括：
第一半导体柱，沿所述第一方向延伸，且与所述第一方向相交的截面为圆角图形；
第一沟道层，环绕所述第一半导体柱，且位于所述字线结构与所述第一半导体柱之间。
4.根据权利要求3所述的半导体结构，其特征在于，所述第一沟道层包括第一类型掺杂层；所述外延结构被所述位线结构覆盖部分、被所述柱状电容结构覆盖部分均包括：
第二半导体柱，沿所述第一方向延伸，且与所述第一方向相交的截面为圆角图形；
第二类型掺杂层，包括位于所述第二半导体柱与所述位线结构之间的第一部分，及位于所述第二半导体柱与所述柱状电容结构之间的第二部分。
5.根据权利要求4所述的半导体结构，其特征在于：
所述第一半导体柱、所述第二半导体柱的材料包括锗硅；
所述第一沟道层、所述第二类型掺杂层的材料包括硅。
6.根据权利要求4所述的半导体结构，其特征在于：
所述第一类型掺杂层的掺杂浓度范围为[1E14cm-3，1E18cm-3]；及/或
所述第二类型掺杂层的掺杂浓度范围为[1E18cm-3，1E21cm-3]。
7.根据权利要求1-6任一项所述的半导体结构，其特征在于，所述外延结构被所述字线结构覆盖部分的厚度为[30nm，80nm]。
8.根据权利要求1-6任一项所述的半导体结构，其特征在于，还包括如下结构中至少一个：
位线保护结构，位于所述位线结构与所述字线结构之间；
电容隔离结构，位于所述字线结构与所述柱状电容结构之间；
位线隔离结构，环绕所述外延结构，位于所述接地结构与所述位线结构之间。
9.根据权利要求1-6任一项所述的半导体结构，其特征在于，所述接地结构包括金属导电材料及/或非金属导电材料；及/或
所述位线结构包括金属导电材料。
10.一种存储结构，其特征在于，包括：
衬底，其内形成有第一类型掺杂阱区；
外延层，覆盖所述第一类型掺杂阱区；以及
目标叠层结构，位于所述外延层上；
其中，所述目标叠层结构包括多个层叠的如权利要求1-9任一项所述的半导体结构，沿垂直于所述衬底的上表面的方向上，相邻所述半导体结构中的字线结构之间相互绝缘。
11.一种存储结构的制备方法，其特征在于，包括：
提供衬底，其内形成有第一类型掺杂阱区；
于所述衬底上形成外延层，所述外延层覆盖所述第一类型掺杂阱区；
于所述外延层上形成目标叠层结构，所述目标叠层结构包括多个沿厚度方向层叠的如权利要求1-9任一项所述的半导体结构。
12.根据权利要求11所述的制备方法，其特征在于，所述于所述外延层上形成目标叠层结构的过程，包括：
于所述外延层上形成初始叠层结构，所述初始叠层结构包括由下至上依次交替叠置的初始沟道层、目标半导体层；
于所述初始叠层结构内形成多个沿第一方向延伸且沿第二方向间隔排布的隔离结构；所述隔离结构的底部接触所述外延层的上表面；
形成沿所述第二方向延伸的字线沟槽，且所述字线沟槽的侧壁覆盖有保护层，所述字线沟槽暴露出外延层的上表面，所述目标半导体层位于所述字线沟槽内的部分悬空且裸露；
原位氧化所述字线沟槽内暴露的目标半导体层之后，去除原位氧化期间形成的氧化物，使得所述字线沟槽内暴露的目标半导体层圆角化，圆角化的目标半导体层部分构成第一半导体柱；
于所述第一半导体柱的外表面形成第一沟道层，所述第一沟道层环绕所述第一半导体柱。
13.根据权利要求12所述的制备方法，其特征在于，所述第一沟道层包括第一类型掺杂层；所述于所述外延层上形成目标叠层结构的过程，还包括：
于所述字线沟槽内填充第一介质层，所述第一介质层的上表面与所述初始叠层结构的上表面齐平；
以所述第一介质层为掩膜刻蚀所述初始叠层结构，使得所述目标半导体层中除第一半导体柱之外的部分悬空且裸露；
圆角化处理所述目标半导体层中裸露部分，形成第二半导体柱；
形成第二类型掺杂层，所述第二类型掺杂层包覆所述第二半导体柱的外表面；
形成隔离材料层，定义出位线沟槽及电容区域，所述位线沟槽内用于形成层叠的位线结构，所述电容区域内用于形成层叠的柱状电容结构。
14.根据权利要求13所述的制备方法，其特征在于，所述隔离材料层包括第一隔离材料层；定义出所述位线沟槽之后，还包括：
于所述位线沟槽内沉积位线材料层，以形成由下至上层叠的位线结构，所述位线结构环绕所述第二类型掺杂层，层叠的位线结构与所述第一介质层之间形成有所述第一隔离材料层，所述第一隔离材料层构成位线保护结构。
15.根据权利要求13所述的制备方法，其特征在于，所述隔离材料层包括第二隔离材料层；定义出所述电容区域之后，还包括：
于所述电容区域内第二类型掺杂层的外表面依次形成叠置的第一电极层、高介电材料层及第二电极层，以形成由下至上层叠的柱状电容结构；层叠的柱状电容结构与所述第一介质层之间形成有所述第二隔离材料层，所述第二隔离材料层构成电容隔离结构。
16.根据权利要求14或15所述的制备方法，其特征在于，所述隔离材料层包括第三隔离材料层，所述第三隔离材料层形成于层叠的位线结构远离所述第一介质层的一侧；所述于所述外延层上形成目标叠层结构的过程，还包括：
刻蚀所述第三隔离材料层，使得所述第二半导体柱沿所述第一方向远离所述电容区域一侧的部分裸露且悬空；
于所述第二半导体柱的裸露部分上形成位线隔离结构，并定义出接地电极区域；
于所述接地电极区域内形成导电材料层，以形成由下至上层叠的接地结构，所述接地结构包覆所述目标半导体层沿所述第一方向远离所述电容区域的一端。
17.根据权利要求16所述的制备方法，其特征在于，所述于所述外延层上形成目标叠层结构的过程，还包括：
去除所述第一介质层，使得所述字线沟槽内所述第一沟道层裸露并悬空；
于所述第一沟道层的外表面形成字线结构，所述字线结构环绕所述第一沟道层，其中，在垂直于所述衬底的上表面的方向上，相邻所述字线结构之间相互绝缘。
18.根据权利要求13-15任一项所述的制备方法，其特征在于：
所述第一类型掺杂层的掺杂浓度范围为[1E14cm-3，1E18cm-3]；及/或
所述第二类型掺杂层的掺杂浓度范围为[1E18cm-3，1E21cm-3]。
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