CN116471839A - 一种半导体结构及其制造方法 - Google Patents

Abstract

公开了一种半导体结构及其制备方法，半导体结构包括：衬底以及位于衬底上的位线、介质层、有源柱和字线；其中，位线在衬底上沿第一方向延伸，介质层覆盖位线，有源柱为衬底的外延层并贯穿介质层和位线与衬底接触，有源柱包括自下而上分布的第一源/漏区、沟道区和第二源/漏区，位线与第一源/漏区电连接，字线在介质层内沿与所述第一方向交叉的第二方向延伸，并覆盖有源柱的沟道区。

Description

一种半导体结构及其制造方法

技术领域

本公开涉及半导体制造领域，尤其涉及一种半导体结构及其制造方法。

背景技术

半导体结构，例如具有垂直晶体管的动态随机存取存储器(DRAM)，通常包括衬底、位于衬底上且垂直于衬底表面的有源柱以及与有源柱电连接的位线、字线和电容结构。其中，有源柱通常采用对衬底或者位于衬底上的半导体层执行刻蚀工艺形成。

然而，有源柱通常具有较大的高宽比，增加了刻蚀工艺的难度，且有源柱容易发生倒塌，从而降低半导体结构的性能。

发明内容

本公开实施例提供一种半导体结构，包括：

衬底以及在所述衬底上沿第一方向延伸的位线；

介质层，位于所述衬底上并覆盖所述位线；

有源柱，贯穿所述介质层和所述位线并与所述衬底接触，所述有源柱包括自下而上分布的第一源/漏区、沟道区和第二源/漏区，所述位线与所述第一源/漏区电连接；其中，所述有源柱为所述衬底的外延层；

字线，位于所述介质层内并沿与所述第一方向交叉的第二方向延伸，所述字线层覆盖所述有源柱的沟道区。

在一些实施例中，所述位线和所述有源柱的数量均为多个，多个所述位线沿所述第二方向排布，多个所述有源柱沿所述第一方向和所述第二方向呈阵列排布，每一所述位线被多个沿所述第一方向排布的所述有源柱贯穿。

在一些实施例中，所述第一源/漏区在所述衬底平面上的投影落入所述位线在所述衬底平面上的投影内，所述位线环绕所述有源柱的第一源/漏区。

在一些实施例中，所述介质层包括第一子层和第二子层，所述第一子层覆盖所述衬底及所述位线，所述第二子层位于所述第一子层的上方，所述字线夹设于所述第一子层和所述第二子层之间并环绕所述有源柱的沟道区。

在一些实施例中，所述半导体结构还包括：用于信息存储的电容结构，所述电容结构与所述有源柱的第二源/漏区电连接。

本公开实施例还提供一种半导体结构的制造方法，包括：

提供衬底；

在所述衬底上形成沿第一方向延伸的位线；

形成覆盖所述位线和所述衬底的介质层；

形成贯穿所述介质层和所述位线的开口，所述开口暴露所述衬底；

采用选择性外延工艺在所述开口内形成有源柱，所述有源柱包括自下而上分布的第一源/漏区、沟道区和第二源/漏区，所述位线与所述第一源/漏区电连接；

在所述介质层内形成沿与所述第一方向交叉的第二方向延伸的字线，所述字线覆盖所述有源柱的沟道区。

在一些实施例中，形成介质层，包括：

在所述衬底上依次形成第一子层、牺牲层和第二子层，所述第一子层覆盖所述衬底和所述位线，所述牺牲层覆盖所述第一子层，所述第二子层覆盖所述牺牲层。

在一些实施例中，在所述介质层内形成所述字线之前，还包括：

刻蚀所述介质层，形成沿所述第二方向延伸的沟槽，所述沟槽至少穿透所述第二子层并暴露所述牺牲层；

去除所述牺牲层以暴露所述有源柱的沟道区。

在一些实施例中，形成所述字线，包括：

形成导电材料层，所述导电材料层至少填充去除所述牺牲层形成的空间；

回蚀刻所述导电材料层，以形成沿所述第二方向延伸的字线，所述字线夹设于所述第一子层和所述第二子层之间并围绕所述有源柱的沟道区。

在一些实施例中，所述方法还包括：在所述有源柱上形成用于信息存储的电容结构，所述电容结构与所述有源柱的第二源/漏区电连接。

本公开实施例提供的半导体结构及其制造方法，其中，所述半导体结构包括：衬底以及在所述衬底上沿第一方向延伸的位线；介质层，位于所述衬底上并覆盖所述位线；有源柱，贯穿所述介质层和所述位线并与所述衬底接触，所述有源柱包括自下而上分布的第一源/漏区、沟道区和第二源/漏区，所述位线与所述第一源/漏区电连接；其中，所述有源柱为所述衬底的外延层；字线，位于所述介质层内并沿与所述第一方向交叉的第二方向延伸，所述字线覆盖所述有源柱的沟道区。本公开实施例提供的有源柱为衬底的外延层，通过采用选择性外延工艺而非刻蚀工艺形成有源柱，一方面降低了工艺难度，另一方面，有源柱位于介质层内，在形成有源柱时，介质层能够对有源柱起到良好的支撑作用，从而有效避免有源柱倒塌，且能够允许制造具有更大高宽比的有源柱。

本公开的一个或多个实施例的细节在下面的附图和描述中提出。本公开的其它特征和优点将从说明书附图变得明显。

附图说明

为了更清楚地说明本公开实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1a为本公开实施例提供的半导体结构的示意图，图1b为图1a省略电容结构的示意图；

图2为本公开另一实施例提供的半导体结构的示意图；

图3为本公开实施例提供的半导体结构的制造方法的流程框图；

图4至图13为本公开实施例提供的半导体结构的制造方法的工艺流程图；

图14至图16为本公开另一实施例提供的半导体结构的制造方法的工艺流程图。

具体实施方式

下面将参照附图更详细地描述本公开公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的技术人员。

在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。

在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。

空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

下面将参照附图更详细地描述本公开公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的技术人员。

在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。

在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。

空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

半导体结构，例如具有垂直晶体管的动态随机存取存储器(DRAM)，通常包括衬底、位于衬底上且垂直于衬底表面的有源柱以及与有源柱电连接的位线、字线和电容结构。其中，有源柱通常采用对衬底或者位于衬底上的半导体层执行刻蚀工艺形成。

然而，有源柱通常具有较大的高宽比，增加了刻蚀工艺的难度，且有源柱容易发生倒塌，从而降低半导体结构的性能。

基于此，提出了本公开实施例的以下技术方案。下面结合附图对本公开的具体实施方式做详细的说明。在详述本公开实施例时，为便于说明，示意图会不依一般比例做局部放大，而且所述示意图只是示例，其在此不应限制本公开的保护范围。

图1a为本公开实施例提供的半导体结构的示意图，图1b为图1a省略电容结构的示意图，图2为本公开另一实施例提供的半导体结构的示意图；以下结合图1a至图2对本公开实施例提供的半导体结构再作进一步说明。

如图1a至图1b所示，半导体结构包括：衬底10以及在衬底10上沿第一方向延伸的位线11；介质层12，位于衬底10上并覆盖位线11；有源柱13，贯穿介质层12和位线11并与衬底10接触，有源柱13包括自下而上分布的第一源/漏区d1、沟道区c和第二源/漏区d2，位线11与第一源/漏区d1电连接；其中，有源柱13为衬底10的外延层；字线15，位于介质层12内并沿与第一方向交叉的第二方向延伸，字线15覆盖有源柱13的沟道区c。

在实际操作中，本公开实施例提供的半导体结构可以是三维动态随机存取存储器(3D DRAM)。但不限于此，半导体结构还可以是任何具有垂直有源柱的半导体结构。

在一实施例中，衬底10可以为半导体衬底，并且可以包括至少一个单质半导体材料(例如为硅(Si)衬底、锗(Ge)衬底)、至少一个III-V化合物半导体材料、至少一个II-VI化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其他半导体材料。在一具体实施例中，衬底10为硅衬底，硅衬底可经掺杂或未经掺杂。

如图1a所示，在一实施例中，位线11的数量为多个，多个位线11在衬底10上沿第二方向排布，介质层12覆盖位线11并填充相邻的位线11之间的空隙。在实际操作中，多个位线11可以在衬底10上沿第二方向等间距排布。这里，第一方向和第二方向可以相互垂直。但不限于此，第一方向和第二方向还可以斜交。

在实际操作中，位线11的材料包括钨(W)、铜(Cu)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、金属硅化物、金属合金中的一种或多种。但不限于此，位线11的材料还可以为多晶硅，多晶硅可经掺杂或不经掺杂。

如图1b所示，有源柱13的数量为多个，多个有源柱13沿第一方向和第二方向呈阵列排布，每一位线11被多个沿第一方向排布的有源柱13贯穿。在实际操作中，可以通过刻蚀介质层12以及位于介质层12下方的位线11形成暴露衬底10的开口，接着采用选择性外延工艺在开口中形成有源柱13。有源柱13的材料可以和衬底10的材料相同或不同，例如硅。

在实际操作中，可以通过原位掺杂或离子注入等方式对有源柱13进行掺杂，经掺杂后，第一源/漏区d1和第二源/漏区d2可以具有相同的导电类型，且第一源/漏区d1和第二源/漏区d2的导电类型与沟道区c的导电类型不同。例如，当第一源/漏区d1和第二源/漏区d2的掺杂类型为n型时，沟道区c的导电类型为p型；或者，当第一源/漏区d1和第二源/漏区d2的导电类型为p型时，沟道区c的导电类型为n型。在另一些实施例中，经掺杂后，第一源/漏区d1、沟道区c和第二源/漏区d2的导电类型相同，均为n型或均为p型。但不限于此，在一些其他的实施例中，还可以不对有源柱13进行掺杂。

位线11与有源柱13的第一源/漏区d1电连接。在一实施例中，第一源/漏区d1在衬底10平面上的投影落入位线11在衬底10平面上的投影内，位线11环绕有源柱13的第一源/漏区d1。本公开实施例中，位线11环绕第一源/漏区d1，增加了位线11和第一源/漏区d1的接触面积，降低接触电阻。但不限于此，多个有源柱13还可以截断或部分截断位线11。

可以看出，本公开实施例提供的有源柱13为衬底10的外延层，通过采用选择性外延工艺而非刻蚀工艺形成有源柱13，一方面降低了工艺难度，另一方面，有源柱13位于介质层12内，在形成有源柱13时，介质层12能够对有源柱13起到良好的支撑作用，从而有效避免有源柱13倒塌，且能够允许制造具有更大高宽比的有源柱13。

在一实施例中，介质层12包括第一子层121和第二子层123，第一子层121覆盖衬底10及位线11，第二子层123位于第一子层121上方，字线15夹设于第一子层121和第二子层123之间并环绕有源柱13的沟道区c。在一些实施例中，字线15的数量为多个，多个字线15沿第一方向间隔排布，每一字线15环绕沿第二方向排布的多个有源柱13的沟道区c。第一子层121对字线15和位线11起到良好隔离作用，降低字线15和位线11之间的漏电，且字线15环绕沟道区c，增加字线15对沟道区c的驱动能力。

在实际操作中，第一子层121和第二子层123的材料可以相同，且第一子层121和第二子层123的材料包括但不限于氧化物，例如氧化硅。但不限于此，第一子层121和第二子层123的材料还可以不同，例如，第一子层121的材料可以是氧化物(例如氧化硅)，第二子层123的材料可以是氮化物(例如氮化硅)。字线15的材料包括钨(W)、铜(Cu)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、金属硅化物、金属合金中的一种或多种，例如氮化钛。

在一实施例中，半导体结构还包括栅介质层(未图示)，栅介质层(未图示)至少位于字线15和沟道区c之间。栅介质层(未图示)的材料可以为氧化物，例如氧化硅。但不限于此，栅介质层(未图示)的材料还可以为高介电常数材料，例如可以为氧化钽、氧化铪、氧化锆、氧化铌、氧化钛、氧化钡、氧化锶、氧化钇、氧化镧、氧化镨或者钛酸锶钡等。在一具体实施例中，栅介质层(未图示)可以通过热氧化工艺形成。

在一实施例中，半导体结构还包括：位于介质层12内并沿第二方向延伸的字线隔离结构16，字线隔离结构16与字线15相邻。在一些实施例中，字线隔离结构16的数量为多个，多个字线隔离结构16沿第一方向间隔排布，每一字线隔离结构16位于相邻的字线15之间。本公开实施例在字线15之间形成字线隔离结构16，能够降低相邻的字线15之间的寄生电容、热串扰等。

如图1a至图1b所示，在一实施例中，字线隔离结构16贯穿第二子层123以及覆盖位线11的部分第一子层121，即字线隔离结构16从介质层12的上表面延伸至位线11的上表面，字线隔离结构16具有较大的高度，如此，能够更好地隔离相邻的字线15，且能够对在第一方向上相邻的有源柱13起到良好隔离作用。

但不限于此，如图2所示，在本公开另一实施例中，字线隔离结构16从第二子层123的上表面延伸至第一子层121的上表面，如此，在实际操作中，在第一子层121的上方形成字线15和字线隔离结构16时，由于第一子层121的保护，能够避免对下方的位线11造成损伤或污染。

在实际操作中，字线隔离结构16的材料包括但不限于氧化物，例如氧化硅。但不限于此，在一些实施例中，字线隔离结构16还包括绝缘材料以及位于绝缘材料内的真空或空气，如此，能够提高降低寄生电容或热串扰的效果。

在一实施例中，半导体结构还包括：多个用于信息存储的电容结构17，电容结构17与有源柱13的第二源/漏区d2电连接。

在一实施例中，电容结构包括与第二源/漏区电连接的下电极，覆盖下电极的电容介质层以及覆盖电容介质层且位于多个电容结构之间的共用上电极。在一些实施例中，下电极呈柱状并沿垂直于衬底上表面的方向延伸。但不限于此，在其他实施例中，下电极具有筒状结构，筒状结构的开口朝上。

本公开实施例还提供一种半导体结构的制造方法，如图3所示，方法包括如下步骤：

步骤S101、提供衬底；

步骤S102、在衬底上形成沿第一方向延伸的位线；

步骤S103、形成覆盖位线和衬底的介质层；

步骤S104、形成贯穿介质层和位线的开口，开口暴露衬底；

步骤S105、采用选择性外延工艺在开口内形成有源柱，有源柱包括自下而上分布的第一源/漏区、沟道区和第二源/漏区，位线与第一源/漏区电连接；

步骤S106、在介质层内形成沿与第一方向交叉的第二方向延伸的字线，字线覆盖有源柱的沟道区。

首先，执行步骤S101，如图4所示，提供衬底10。

这里，衬底10可以为半导体衬底，并且可以包括至少一个单质半导体材料(例如为硅(Si)衬底、锗(Ge)衬底)、至少一个III-V化合物半导体材料、至少一个II-VI化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其他半导体材料。在一具体实施例中，衬底10为硅衬底，硅衬底可经掺杂或未经掺杂。

接着，执行步骤S102，如图5所示，在衬底10上形成沿第一方向延伸的位线11。

在一实施例中，形成的位线11的数量为多个，多个位线11在衬底10上沿第二方向排布。其中，第一方向和第二方向可以相互垂直。但不限于此，在一些实施例中，第一方向和第二方向还可以斜交。

在实际操作中，位线11可以通过一种或多种薄膜沉积工艺来沉积，例如化学气相沉积(CVD)、等离子增强CVD(PECVD)、物理气相沉积(PVD)、原子层沉积(ALD)、电镀、化学镀、溅射、蒸发或其任何组合。位线11的材料包括钨(W)、铜(Cu)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、金属硅化物、金属合金中的一种或多种。但不限于此，位线11的材料还可以为多晶硅，多晶硅可经掺杂或不经掺杂。

接着，执行步骤S103，如图6所示，形成覆盖位线11和衬底10的介质层12。

具体的，形成介质层12，包括：在衬底10上依次形成第一子层121、牺牲层122和第二子层123，第一子层121覆盖衬底10和位线11，牺牲层122覆盖第一子层121，第二子层123覆盖牺牲层122。在一些实施例中，位线11的数量为多个，第一子层121覆盖多个位线11并填充相邻的位线11之间的空隙。

在实际操作中，第一子层121、牺牲层122和第二子层123可以通过一种或多种薄膜沉积工艺来沉积，例如化学气相沉积(CVD)、等离子增强CVD(PECVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合。

第一子层121和第二子层123的材料可以相同，且第一子层121、第二子层123的材料和牺牲层122的材料不同。在一具体实施例中，第一子层121和第二子层123的材料包括但不限于氧化物，例如氧化硅；牺牲层122的材料包括但不限于氮化物，例如氮化硅。但不限于此，在一些实施例中，第一子层121和第二子层123的材料还可以不同。

接着，执行步骤S104，如图7所示，形成贯穿介质层12和位线11的开口H，开口H暴露衬底10。

具体的，开口H从上至下贯穿第一子层121、牺牲层122、第二子层123以及位线11。在一实施例中，形成多个开口H，多个开口H分别沿第一方向和第二方向呈阵列排布，每一位线11被沿第一方向排布的多个开口H贯穿。在一些实施例中，开口H被位线11环绕。但不限于此，在另一些实施例中，开口H还可以截断或部分截断位线11。

接着，执行步骤S105，如图8所示，采用选择性外延工艺在开口H内形成有源柱13，有源柱13包括自下而上分布的第一源/漏区d1、沟道区c和第二源/漏区d2，位线11与第一源/漏区d1电连接。

本公开实施例通过首先刻蚀介质层12形成开口H接着通过选择性外延工艺形成有源柱13，降低了工艺难度，一方面降低了工艺难度，另一方面，有源柱13位于介质层12内，在形成有源柱13时，介质层12能够对有源柱13起到良好的支撑作用，从而有效避免有源柱13倒塌，且能够允许制造具有更大高宽比的有源柱13。有源柱13的材料可以和衬底10的材料相同或不同，例如硅。

在实际操作中，第一源/漏区d1、沟道区c和第二源/漏区d2可以通过在形成有源柱13时通过原位掺杂或离子注入方式等分别形成于有源柱13的下部、中部和上部。但不限于此，还可以不对有源柱13执行掺杂工艺。

在实际操作中，可以通过原位掺杂或离子注入等方式对有源柱13进行掺杂，经掺杂后，第一源/漏区d1和第二源/漏区d2可以具有相同的导电类型，且第一源/漏区d1和第二源/漏区d2的导电类型与沟道区c的导电类型不同。例如，当第一源/漏区d1和第二源/漏区d2的掺杂类型为n型时，沟道区c的导电类型为p型；或者，当第一源/漏区d1和第二源/漏区d2的导电类型为p型时，沟道区c的导电类型为n型。在另一些实施例中，经掺杂后，第一源/漏区d1、沟道区c和第二源/漏区d2的导电类型相同，均为n型或均为p型。但不限于此，在一些其他的实施例中，还可以不对有源柱13进行掺杂。

位线11与有源柱13的第一源/漏区d1电连接，牺牲层122环绕有源柱13的沟道区c，第二子层123环绕有源柱13的第二源/漏区d2。在一实施例中，第一源/漏区d1在衬底10平面上的投影落入位线11在衬底10平面上的投影内，位线11环绕有源柱13的第一源/漏区d1，如此，增加了位线11和第一源/漏区d1的接触面积，降低接触电阻。但不限于此，有源柱13还可以截断位线11。

接下来，执行步骤S106，如图11至图12所示，在介质层12内形成沿与第一方向交叉的第二方向延伸的字线15，字线15覆盖有源柱13的沟道区c。

如图9至图11所示，在介质层12内形成字线15之前，还包括：

刻蚀介质层12，形成沿第二方向延伸的沟槽T，沟槽T至少穿透第二子层123并暴露牺牲层122；

去除牺牲层122以暴露有源柱13的沟道区c。

在一实施例中，沟槽T的数量为多个，多个沟槽T沿第一方向排布，且位于沿第一方向排布的相邻的有源柱13之间，去除牺牲层122之后。

在一实施例中，可以采用湿法工艺或者气态刻蚀工艺去除牺牲层122，且牺牲层122的刻蚀速率大于第一子层121和第二子层123的刻蚀速率。如图9所示，在一实施例中，沟槽T贯穿第二子层123、牺牲层122并延伸至第一子层121内，沟槽T的底部暴露位线11，侧壁暴露牺牲层122，如此后续在沟槽T内形成的字线隔离结构16(参见图13)从介质层12的上表面延伸至位线11的上表面，具有较大的高度，能够更好地隔离相邻的字线15，且能够对在第一方向上相邻的有源柱13起到良好隔离作用。

再次参见图11至图12，形成字线15，包括：

形成导电材料层14，导电材料层14至少填充去除牺牲层122形成的空间；

回蚀刻导电材料层14，以形成沿第二方向延伸的字线15，字线15夹设于第一子槽121和第二子层123之间并围绕有源柱13的沟道区c。

在一实施例中，导电材料层14还填充或部分填充沟槽T。图11示出的导电材料层14充满沟槽T，但不限于此，导电材料层14还可以仅覆盖沟槽T的内壁。回蚀刻导电材料层14，包括：去除位于沟槽T内的导电材料层14。在一些实施例中，字线15的数量为多个，多个字线15沿第一方向排布，每一字线15环绕沿第二方向排布的多个有源柱13的沟道区c，且相邻的字线15之间由沟槽T隔开。

本公开实施例通过去除牺牲层122并在去除牺牲层122形成的空间内填充导电材料层14形成字线15，如此，在形成字线15时，第一子层121和第二子层123仍环绕有源柱13，起到保护第一源/漏区d1和第二源/漏区d2的作用。

在实际操作中，导电材料层14可以通过一种或多种薄膜沉积工艺来沉积，例如化学气相沉积(CVD)、等离子增强CVD(PECVD)、物理气相沉积(PVD)、原子层沉积(ALD)、电镀、化学镀、溅射、蒸发或其任何组合。导电材料层14的材料包括钨(W)、铜(Cu)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、金属硅化物、金属合金中的一种或多种，例如氮化钛。

在一实施例中，在形成字线15之前，还包括：形成栅介质层(未图示)，栅介质层(未图示)至少覆盖沟道区c。栅介质层(未图示)的材料可以为氧化物，例如氧化硅。但不限于此，栅介质层(未图示)的材料还可以为高介电常数材料，例如可以为氧化钽、氧化铪、氧化锆、氧化铌、氧化钛、氧化钡、氧化锶、氧化钇、氧化镧、氧化镨或者钛酸锶钡等。栅介质层(未图示)可以通过在去除牺牲层122之后，对沟道区c执行热氧化工艺形成。但不限于此，栅介质层(未图示)还可以在形成开口H之后、形成有源柱13之前，或者在去除牺牲层122之后，通过一种或多种薄膜沉积工艺形成。

接下来，参见图13，在形成字线15之后，还包括：在沟槽T内填充绝缘材料，以形成字线隔离结构16。在一些实施例中，字线隔离结构16的数量为多个，多个字线隔离结构16沿第一方向间隔排布，每一字线隔离结构16位于相邻的字线15之间。本公开实施例在字线15之间形成字线隔离结构16，能够降低相邻的字线15之间的寄生电容、热串扰等。

在实际操作中，字线隔离结构16可以通过一种或多种薄膜沉积工艺来沉积，例如化学气相沉积(CVD)、等离子增强CVD(PECVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合。字线隔离结构16的材料包括但不限于氧化物，例如氧化硅。但不限于此，在一些实施例中，字线隔离结构16还包括绝缘材料以及位于绝缘材料内的真空或空气，如此，能够提高降低寄生电容或热串扰的效果。

接下来，方法还包括：在有源柱13上形成用于信息存储的电容结构17，电容结构17与有源柱13的第二源/漏区d2电连接，最终形成如图1a所示的半导体结构。

在一实施例中，电容结构包括与第二源/漏区电连接的下电极，覆盖下电极的电容介质层以及覆盖电容介质层且位于多个电容结构之间的共用上电极。在一些实施例中，下电极呈柱状并沿垂直于衬底的方向延伸。但不限于此，在其他实施例中，下电极具有筒状结构，筒状结构的开口朝上。

图9至图13以及图1a示出的沟槽T贯穿第二子层123、牺牲层122并延伸至第一子层121内，沟槽T的底部暴露位线11，侧壁暴露牺牲层122，后续在沟槽T内形成的字线隔离结构16从介质层12的上表面延伸至位线11的上表面。但不限于此，如图14所示，在本公开的另一实施例中，沟槽T贯穿第二子层123和牺牲层122,并暴露第一子层121。

具体的，刻蚀介质层12，形成沟槽T，包括：

去除部分第二子层123和部分牺牲层122，形成底部暴露第一子层121的沟槽T，沟槽T的侧壁暴露牺牲层122。

在实际操作中，可以以第一子层121为刻蚀阻挡层，防止沟槽T过刻蚀损伤或污染位于下方的位线11，且由于第一子层121的保护，后续在形成导电材料层14时，避免导电材料层14连接位线11，进而避免位于沟槽T内的导电材料层14去除不完全，导致位线11和字线15电连接。

但不限于此，在本公开的其他实施例中，沟槽T还可以仅贯穿第二子层123，沟槽T的底部暴露牺牲层122，沟槽T可延伸至牺牲层122内。

接下来，如图15所示，去除牺牲层122并在第一子层121和第二子层123之间形成字线15。

接下来，如图16所示，在沟槽T内形成字线隔离结构16，字线隔离结构16从第二子层123的上表面延伸至第一子层121的上表面。

接下来，在有源柱13上形成用于信息存储的电容结构17，形成如图2所示的半导体结构。

应当说明的是，本领域技术人员能够对上述步骤顺序进行变换而并不离开本公开的保护范围，以上，仅为本公开的可选实施例而已，并非用于限定本公开的保护范围，凡在本公开的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本公开的保护范围之内。

Claims (10)

1.一种半导体结构，其特征在于，包括：

衬底以及在所述衬底上沿第一方向延伸的位线；

介质层，位于所述衬底上并覆盖所述位线；

有源柱，贯穿所述介质层和所述位线并与所述衬底接触，所述有源柱包括自下而上分布的第一源/漏区、沟道区和第二源/漏区，所述位线与所述第一源/漏区电连接；其中，所述有源柱为所述衬底的外延层；

字线，位于所述介质层内并沿与所述第一方向交叉的第二方向延伸，所述字线层覆盖所述有源柱的沟道区。

2.根据权利要求1所述的半导体结构，其特征在于，所述位线和所述有源柱的数量均为多个，多个所述位线沿所述第二方向排布，多个所述有源柱沿所述第一方向和所述第二方向呈阵列排布，每一所述位线被多个沿所述第一方向排布的所述有源柱贯穿。

3.根据权利要求1所述的半导体结构，其特征在于，所述第一源/漏区在所述衬底平面上的投影落入所述位线在所述衬底平面上的投影内，所述位线环绕所述有源柱的第一源/漏区。

4.根据权利要求1所述的半导体结构，其特征在于，所述介质层包括第一子层和第二子层，所述第一子层覆盖所述衬底及所述位线，所述第二子层位于所述第一子层的上方，所述字线夹设于所述第一子层和所述第二子层之间并环绕所述有源柱的沟道区。

5.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：用于信息存储的电容结构，所述电容结构与所述有源柱的第二源/漏区电连接。

6.一种半导体结构的制造方法，其特征在于，包括：

提供衬底；

在所述衬底上形成沿第一方向延伸的位线；

形成覆盖所述位线和所述衬底的介质层；

形成贯穿所述介质层和所述位线的开口，所述开口暴露所述衬底；

采用选择性外延工艺在所述开口内形成有源柱，所述有源柱包括自下而上分布的第一源/漏区、沟道区和第二源/漏区，所述位线与所述第一源/漏区电连接；

在所述介质层内形成沿与所述第一方向交叉的第二方向延伸的字线，所述字线覆盖所述有源柱的沟道区。

7.根据权利要求6所述的制造方法，其特征在于，形成介质层，包括：

在所述衬底上依次形成第一子层、牺牲层和第二子层，所述第一子层覆盖所述衬底和所述位线，所述牺牲层覆盖所述第一子层，所述第二子层覆盖所述牺牲层。

8.根据权利要求7所述的制造方法，其特征在于，在所述介质层内形成所述字线之前，还包括：

刻蚀所述介质层，形成沿所述第二方向延伸的沟槽，所述沟槽至少穿透所述第二子层并暴露所述牺牲层；

去除所述牺牲层以暴露所述有源柱的沟道区。

9.根据权利要求7所述的制造方法，其特征在于，形成所述字线，包括：

形成导电材料层，所述导电材料层至少填充去除所述牺牲层形成的空间；

回蚀刻所述导电材料层，以形成沿所述第二方向延伸的字线，所述字线夹设于所述第一子层和所述第二子层之间并围绕所述有源柱的沟道区。

10.根据权利要求6所述的制造方法，其特征在于，所述方法还包括：在所述有源柱上形成用于信息存储的电容结构，所述电容结构与所述有源柱的第二源/漏区电连接。