CN117320539A - 半导体结构及其制备方法 - Google Patents
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Abstract
本公开涉及一种半导体结构及其制备方法，半导体结构包括包括衬底、支撑结构及形成于衬底上的多个沿第一方向间隔排布且沿第二方向延伸的本体结构；本体结构包括多个沿第三方向间隔排布、沿第二方向延伸并贯穿支撑结构的单元结构；单元结构包括电容结构，电容结构与支撑结构的交叠部呈阵列排布，电容结构沿第二方向位于支撑结构相对两侧的部分经由支撑结构电连接；第一方向、第二方向与第三方向相互垂直。通过设置垂直电容结构延伸方向的支撑结构，避免单电容产生断裂、倾斜及弯曲等问题；由于电容结构沿其延伸方向位于支撑结构相对两侧的部分经由支撑结构电连接，避免产生支撑结构一侧的电容部分因被支撑结构断开而不能正常存储的技术问题。
Description
技术领域
本公开涉及集成电路设计及制造技术领域，特别是涉及半导体结构及其制备方法。
背景技术
随着集成电路制造工艺的不断发展，市场对半导体存储产品的存储能力及存储性能提出了更高的要求。如何在确保半导体存储产品的存储性能的前提下，提高半导体存储产品的存储能力成为研发者不断追求的目标，因此，立体堆叠型存储结构应运而生。
为了增加立体堆叠型存储结构中单个电容的存储电量，一般会尽可能增加单个电容的长度；为了增加单位体积内电容的数量，一般会尽可能减小单个电容的横截面积。然而，在单个电容的长度较长且横截面积较小的情况下，容易导致电容结构在制备的过程中产生断裂、倾斜及弯曲等问题中的一种或多种，降低半导体存储产品的性能及可靠性。
发明内容
基于此，本公开提供一种半导体结构及其制备方法，避免单个电容在长度较长且横截面积较小的情况下，产生断裂、倾斜及弯曲等问题，能够在确保半导体存储产品存储性能的前提下，提高半导体存储产品的存储能力。
根据本公开的各种实施例，第一方面提供一种半导体结构，包括衬底、支撑结构及形成于衬底上的多个沿第一方向间隔排布且沿第二方向延伸的本体结构；本体结构包括多个沿第三方向间隔排布、沿第二方向延伸并贯穿支撑结构的单元结构；其中，单元结构包括电容结构，电容结构与支撑结构的交叠部呈阵列排布，电容结构沿第二方向位于支撑结构相对两侧的部分经由支撑结构电连接；其中，第一方向、第二方向与第三方向相互垂直。通过设置垂直电容结构延伸方向的支撑结构，使得多个电容结构贯穿该支撑结构，且电容结构与支撑结构的交叠部呈阵列排布，避免单个电容在长度较长且横截面积较小的情况下，产生断裂、倾斜及弯曲等问题；由于电容结构沿其延伸方向位于支撑结构相对两侧的部分经由支撑结构电连接，避免产生支撑结构一侧的电容部分因被支撑结构断开而不能正常存储的技术问题，能够在确保半导体存储产品的存储性能的前提下，提高半导体存储产品的存储能力。
根据一些实施例，沿第一方向相邻交叠部之间接触连接；及沿第三方向相邻交叠部之间接触连接；其中，交叠部在相同的工艺步骤中制备而成。
根据一些实施例，交叠部呈均匀阵列排布；或交叠部呈非均匀阵列排布。
根据一些实施例，单元结构还包括沿第二方向延伸的目标半导体层，沿第一方向、第三方向间隔阵列排布；电容结构环绕目标半导体层。
根据一些实施例，交叠部包括由内至外依次叠置的金属层及支撑层；金属层环绕目标半导体层，其中，电容结构沿第二方向位于支撑结构相对两侧的部分与金属层电连接；支撑层环绕金属层。
根据一些实施例，电容结构沿第二方向位于支撑结构相对两侧的部分均包括由内至外依次叠置的第一电极层、高介电材料层及第二电极层；第一电极层环绕目标半导体层；高介电材料层环绕第一电极层；第二电极层环绕高介电材料层；其中，位于支撑结构的相对两侧的第一电极层与金属层电连接。
根据一些实施例，单元结构还包括沿第二方向依次分布的位线结构及字线结构；字线结构位于位线结构与电容结构之间；位线结构、字线结构均环绕目标半导体层。
根据一些实施例，支撑层覆盖目标半导体层的表面位于金属层覆盖目标半导体层的表面以内。
根据一些实施例，支撑层沿第二方向的长度为金属层沿第二方向的长度的1/2-2/3。
根据一些实施例，沿第一方向相邻位线结构之间相互绝缘，沿第三方向相邻位线结构之间电连接；沿第一方向相邻字线结构之间电连接，沿第三方向相邻字线结构之间相互绝缘；沿第一方向相邻电容结构之间相互绝缘，沿第三方向相邻电容结构之间相互绝缘。
根据一些实施例，交叠部沿垂直于第二方向的截面为矩形；电容结构的垂直于第二方向的截面为圆角图形。
根据一些实施例，金属层的材料包括铷、钴、镍、钛、钨、钽、钛化钽、氮化钨、铜及铝中至少一种；及/或，支撑层的材料包括氮化硅及/或氮氧化硅。
根据一些实施例，本公开第二方面提供一种半导体结构的制备方法，包括：
提供衬底，于衬底上形成初始叠层结构，初始叠层结构包括沿第三方向依次交替叠置的第一介质层、目标半导体层，第一介质层与衬底相邻；
于初始叠层结构内形成多个沿第一方向间隔排布且沿第二方向延伸的隔离结构，隔离结构的底面位于衬底内，第一方向、第二方向与第三方向相互垂直；
形成沿第一方向延伸且底面接触衬底的上表面的第一侧墙、第二侧墙，第一侧墙、第二侧墙之间区域用于形成字线结构；
刻蚀初始叠层结构位于第二侧墙沿第二方向远离第一侧墙的部分，得到目标沟槽，目标半导体层位于目标沟槽内部分裸露并悬空，于目标沟槽内目标半导体层的外表面形成支撑结构；
于支撑结构沿第二方向相对两侧的目标半导体层上形成电容结构，电容结构沿第二方向位于支撑结构相对两侧的部分经由支撑结构电连接。
根据一些实施例，于目标沟槽内目标半导体层的外表面形成支撑结构的过程，包括：
于目标沟槽内目标半导体层的外表面形成金属层；
于目标沟槽内沉积支撑材料，形成支撑层，以形成支撑结构；沿第一方向相邻支撑层之间接触连接；且沿第三方向相邻支撑层之间接触连接。
根据一些实施例，形成支撑层之后，还包括：
回刻支撑层沿第二方向相对两侧的部分，使得支撑层沿第二方向的长度小于金属层沿第二方向的长度。
根据一些实施例，于支撑结构沿第二方向相对两侧的目标半导体层上形成电容结构的过程，包括：
于支撑结构沿第二方向相对两侧的目标半导体层上，依次形成环绕目标半导体层的第一电极层、高介电材料层及第二电极层，以形成电容结构；位于支撑结构的相对两侧的第一电极层与金属层电连接；沿第一方向相邻电容结构之间相互绝缘，沿第三方向相邻电容结构之间相互绝缘。
根据一些实施例，半导体结构的制备方法还包括：
刻蚀初始叠层结构位于第一侧墙、第二侧墙之间部分，形成字线沟槽，目标半导体层位于字线沟槽内部分裸露并悬空；
于字线沟槽内依次形成环绕目标半导体层的字线结构，沿第三方向相邻字线结构之间相互绝缘，沿第一方向相邻字线结构之间电连接。
根据一些实施例，半导体结构的制备方法还包括：
刻蚀初始叠层结构位于第一侧墙沿第二方向远离第二侧墙的部分，形成位线沟槽，目标半导体层位于位线沟槽内部分裸露并悬空；
于位线沟槽内依次形成环绕目标半导体层的位线结构，沿第一方向相邻位线结构之间相互绝缘，沿第三方向相邻位线结构之间电连接。
根据一些实施例，金属层的材料包括铷、钴、镍、钛、钨、钽、钛化钽、氮化钨、铜及铝中至少一种；及/或，支撑层的材料包括氮化硅及/或氮氧化硅。
附图说明
为了更清楚地说明本公开实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开实施例的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开一实施例中提供的一种半导体结构的立体截面示意图；
图2为图1所示结构的右视图示意图；
图3为本公开一实施例中提供的一种半导体结构的制备方法的流程示意图；
图4-图10为本公开一实施例中提供的半导体结构的制备方法中不同步骤对应的立体截面示意图；ox方向可以为第一方向，oy方向可以为第二方向，oz方向可以为高度/厚度方向。
附图标记说明：
100、衬底；11、第一介质层；12、目标半导体层；131、第一沟槽；13、隔离结构；21、第一侧墙；22、第二侧墙；30、目标沟槽；40、支撑结构；41、金属层；42、支撑层；51、第一电极层；52、高介电材料层；53、第二电极层；50、电容结构；501、保护层；60、字线结构；61、栅氧化层；62、栅金属层；70、位线结构。
具体实施方式
为了便于理解本公开，下面将参阅相关附图对本公开进行更全面的描述。附图中给出了本公开的首选实施例。但是，本公开可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本公开的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中在本公开的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本公开。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一掺杂类型成为第二掺杂类型，且类似地，可以将第二掺杂类型成为第一掺杂类型；第一掺杂类型与第二掺杂类型为不同的掺杂类型，譬如，第一掺杂类型可以为P型且第二掺杂类型可以为N型，或第一掺杂类型可以为N型且第二掺杂类型可以为P型。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应明白，当术语“组成”和/或“包括”在该说明书中使用时，可以确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。同时，在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
请注意，本公开实施例中所述的两者之间相互绝缘包括但不仅限于两者之间存在绝缘材料、绝缘气息或间隙等中一种或多种。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本公开的基本构想，虽图示中仅显示与本公开中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
为了更好地适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(Gate All Around，GAA)晶体管。全包围栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。全包围栅极晶体管包括横向全包围栅极(Lateral Gate All Around，LGAA)晶体管和垂直全包围栅极(Vertical Gate All Around，VGAA)晶体管，其中，LGAA的沟道在平行于衬底表面的方向上延伸，在单个电容的长度较长且横截面积较小的情况下，容易导致电容结构在制备的过程中产生断裂、倾斜及弯曲等问题中的一种或多种，降低半导体存储产品的性能与可靠性。
本公开旨在提供一种半导体结构及其制备方法，避免单个电容在长度较长且横截面积较小的情况下，产生断裂、倾斜及弯曲等问题，能够在确保半导体存储产品的存储性能的前提下，提高半导体存储产品的存储能力。
请参考图1，图1为本公开一实施例中所得半导体结构的立体截面示意图，包括衬底100、支撑结构40及形成于衬底100上的多个沿第一方向(例如ox方向)间隔排布且沿第二方向(例如oy方向)延伸的本体结构(图1中未示出)；本体结构包括多个沿第三方向(例如oz方向)间隔排布、沿第二方向(例如oy方向)延伸并贯穿支撑结构40的单元结构(未图示)；其中，单元结构(图1中未示出)包括电容结构50，电容结构50与支撑结构40的交叠部(未图示)呈阵列排布，电容结构50沿第二方向(例如oy方向)位于支撑结构40相对两侧的部分经由支撑结构40电连接；其中，第一方向、第二方向与第三方向相互垂直。
请继续参考图1，通过设置垂直电容结构50延伸方向的支撑结构40，使得多个电容结构50贯穿该支撑结构40，且电容结构50与支撑结构40的交叠部呈阵列排布，避免单个电容在长度较长且横截面积较小的情况下，产生断裂、倾斜及弯曲等问题；由于电容结构50沿其延伸方向位于支撑结构40相对两侧的部分经由支撑结构40电连接，避免产生支撑结构40一侧的电容部分因被支撑结构40断开而不能正常存储的技术问题，能够在确保半导体存储产品的存储性能的前提下，提高半导体存储产品的存储能力。
作为示例，请参考图1-图2，沿第一方向(例如ox方向)相邻交叠部之间接触连接；及沿第三方向(例如oz方向)相邻交叠部之间接触连接；其中，交叠部在相同的工艺步骤中制备而成。例如，制备支撑结构40的工艺可以包括采用沉积工艺形成其支撑层，支撑层在垂直于单元结构的延伸方向(例如oy方向)的平面内延伸，并贯穿多个电容结构50，形成支撑结构40的同时形成呈阵列排布的交叠部，以简化支撑结构40的制备工艺流程，并降低其生产成本。
作为示例，请参考图1-图2，其中，图2为图1所示半导体结构的立体截面示意图的右视图示意图，电容结构50与支撑结构40的交叠部在垂直于单元结构的延伸方向(例如oy方向)表面的正投影为S1。在一些实施例中，电容结构50与支撑结构40的交叠部可以呈均匀阵列排布；在一些实施例中，电容结构50与支撑结构40的交叠部可以呈非均匀阵列排布；在一些实施例中，电容结构50与支撑结构40的交叠部也可以在一部分区域呈均匀阵列排布，并在另一部分区域呈均匀阵列排布，可以通过交叠部在垂直于单元结构的延伸方向(例如oy方向)表面的正投影S1的分布方式来观察交叠部的排布方式。电容结构50与支撑结构40的交叠部的排布方式取决于单元结构中电容结构50的排布方式。可以根据具体应用场景的实际需求来设计本体结构的排布方式及本体结构中单元结构的排布方式，从而确定电容结构50的排布方式，以提高存储产品中单位体积内分布电容结构50的数量。
作为示例，请继续参考图1-图2，单元结构还包括沿第二方向(例如oy方向)延伸的目标半导体层12，沿第一方向(例如ox方向)、第三方向(例如oz方向)间隔阵列排布；电容结构50环绕目标半导体层12。电容结构50与支撑结构40的交叠部可以包括由内至外依次叠置的金属层41及支撑层42；金属层41环绕目标半导体层12，支撑层42环绕金属层41，电容结构50沿第二方向(例如oy方向)位于支撑结构40相对两侧的部分经由金属层41电连接，以避免产生支撑结构40一侧的电容部分因被支撑结构40断开而不能正常存储的技术问题，能够在确保半导体存储产品的存储性能的前提下，提高半导体存储产品的存储能力。
作为示例，请继续参考图1-图2，电容结构50沿第二方向(例如oy方向)位于支撑结构40相对两侧的部分均包括由内至外依次叠置的第一电极层51、高介电材料层52及第二电极层53；第一电极层51环绕目标半导体层12；高介电材料层52环绕第一电极层51；第二电极层53环绕高介电材料层52；其中，沿oy方向位于支撑结构40的相对两侧的第一电极层51与金属层41电连接，使得电容结构50沿oy方向位于支撑结构40相对两侧的两部分形成电性连接的整体，避免产生支撑结构40一侧的电容部分因被支撑结构40断开而不能正常存储的技术问题，能够在确保半导体存储产品的存储性能的前提下，提高半导体存储产品的存储能力。
作为示例，请继续参考图1-图2，支撑层42覆盖目标半导体层12的表面位于金属层41覆盖目标半导体层12的表面以内。可以设置支撑层42沿第二方向(例如oy方向)的长度L2为金属层41沿第二方向的长度L1的1/2-2/3。例如，支撑层42沿oy方向长度L2为金属层41沿oy方向长度L1的0.5、0.55、0.6、0.65或2/3等等，便于电性连接的同时，保证支撑结构的支撑强度和绝缘性能，避免产生因支撑层42覆盖金属层41导致金属层41与第一电极层51之间阻抗增加的技术问题，提高电容结构50的电性能。
作为示例，请继续参考图1-图2，金属层41的材料包括铷、钴、镍、钛、钨、钽、钛化钽、氮化钨、铜及铝等中至少一种，以降低金属层41与第一电极层51之间连接阻抗。可以设置支撑层42的材料包括氮化硅及/或氮氧化硅，避免支撑结构40产生断裂、倾斜及弯曲等问题，能够在确保半导体存储产品的存储性能的前提下，提高半导体存储产品的存储能力。
作为示例，请继续参考图1-图2，单元结构还包括沿第二方向(例如oy方向)依次分布的位线结构70及字线结构60；字线结构60位于位线结构70与电容结构50之间；位线结构70、字线结构60均环绕目标半导体层12。本实施例中可以设置单元结构为单个可控存储单元(1T1C)结构，可以根据具体应用场景的实际需求来设计本体结构的排布方式及本体结构中单元结构的排布方式，从而确定电容结构50的排布方式，以提高存储产品中单位体积内分布电容结构50的数量，并保证各单元结构的存储性能。
作为示例，请继续参考图1，沿第一方向(例如ox方向)相邻位线结构70之间相互绝缘，沿第三方向(例如oz方向)相邻位线结构70之间电连接；沿第一方向(例如ox方向)相邻字线结构60之间电连接，沿第三方向(例如oz方向)相邻字线结构60之间相互绝缘；沿第一方向(例如ox方向)相邻电容结构50之间相互绝缘，沿第三方向(例如oz方向)相邻电容结构50之间相互绝缘。本实施例中可以设置单元结构为单个可控存储单元(1T1C)结构，通过设置位线结构70、字线结构60及电容结构50三者在空间上的排布关系，避免相邻位线结构70之间、相邻字线结构60之间及相邻电容结构50之间这三者中的任一个产生不期望的负面影响，以在提高存储产品中单位体积内分布电容结构50数量的情况下，保证各单元结构的存储性能。
作为示例，请继续参考图1-图2，电容结构50与支撑结构40的交叠部沿垂直于第二方向(例如oy方向)的截面为矩形，以使得相邻第一方向(例如ox方向)上的交叠部接触连接，且相邻第三方向(例如oz方向)上的交叠部接触连接，便于在相同工艺步骤中制备生成各交叠部，以简化支撑结构40的制备工艺流程，并降低其生产成本。
作为示例，电容结构的垂直于第二方向的截面为圆角图形。通过设置电容结构为圆柱状结构，避免产生尖端放电/漏电现象，提高电容结构的性能与可靠性。
请参考图3，在本公开的一些实施例中，提供了一种半导体结构的制备方法，包括如下步骤：
步骤S310：提供衬底，于衬底上形成初始叠层结构，初始叠层结构包括沿第三方向依次交替叠置的第一介质层、目标半导体层，第一介质层与衬底相邻；
步骤S312：于初始叠层结构内形成多个沿第一方向间隔排布且沿第二方向延伸的隔离结构，隔离结构的底面位于衬底内，第一方向、第二方向与第三方向相互垂直；
步骤S314：形成沿第一方向延伸且底面接触衬底的上表面的第一侧墙、第二侧墙，第一侧墙、第二侧墙之间区域用于形成字线结构；
步骤S316：刻蚀初始叠层结构位于第二侧墙沿第二方向远离第一侧墙的部分，得到目标沟槽，目标半导体层位于目标沟槽内部分裸露并悬空，于目标沟槽内目标半导体层的外表面形成支撑结构；
步骤S318：于支撑结构沿第二方向相对两侧的目标半导体层上形成电容结构，电容结构沿第二方向位于支撑结构相对两侧的部分经由支撑结构电连接。
具体地，通过设置垂直电容结构延伸方向的支撑结构，使得多个电容结构贯穿该支撑结构，且电容结构与支撑结构的交叠部呈阵列排布，避免单个电容在长度较长且横截面积较小的情况下，产生断裂、倾斜及弯曲等问题；由于电容结构沿其延伸方向位于支撑结构相对两侧的部分经由支撑结构电连接，避免产生支撑结构一侧的电容部分因被支撑结构断开而不能正常存储的技术问题，能够在确保半导体存储产品的存储性能的前提下，提高半导体存储产品的存储能力。
作为示例，请参考图3-图4，步骤S310中可以包括如下步骤：
步骤S3101：提供衬底100；
步骤S3102：于衬底100上形成初始叠层结构，初始叠层结构包括沿第三方向(例如oz方向)依次交替叠置的第一介质层11、目标半导体层12，第一介质层11与衬底100相邻。
示例地，衬底100内形成有第一类型掺杂阱区(未图示)，衬底可以采用半导体材料、绝缘材料、导体材料或者它们的任意组合构成。衬底10可以为单层结构，也可以为多层结构。例如，衬底100可以是诸如硅(Si)衬底、硅锗(SiGe)衬底、硅锗碳(SiGeC)衬底、碳化硅(SiC)衬底、砷化镓(GaAs)衬底、砷化铟(InAs)衬底、磷化铟(InP)衬底或其它的III/V半导体衬底或II/VI半导体衬底。或者，还例如，衬底可以是包括诸如Si/SiGe、Si/SiC、绝缘体上硅(SOI)或绝缘体上硅锗的层状衬底。因此衬底的类型不应限制本公开的保护范围。可以采用离子注入工艺向衬底100内注入P型离子，以形成第一类型掺杂阱区(未图示)，P型离子可以包括但不限于硼(B)离子、镓(Ga)离子、氟化硼(BF2)离子及铟(In)离子等等中的任意一种或几种。第一介质层11的材料可以包括但不限于硅(Si)及/或氧化硅，示例地，第一介质层11的材料可以包括但不限于锗硅(SiGe)；目标半导体层12的材料可以包括但不限于硅。
作为示例，请继续参考图3-图4，步骤S312中可以包括如下步骤：
步骤S3121：于初始叠层结构内形成多个沿第一方向(例如ox方向)间隔排布且沿第二方向(例如oy方向)延伸的隔离结构13，隔离结构13的底面延伸至衬底100内，第一方向(例如ox方向)、第二方向(例如oy方向)与第三方向(例如oz方向)相互垂直。
作为示例，请继续参考图4，可以采用刻蚀工艺于初始叠层结构内形成多个沿第一方向(例如ox方向)间隔排布且沿第二方向(例如oy方向)延伸的第一沟槽131，第一沟槽131的底面位于衬底100内；然后在第一沟槽131内沉积隔离材料，以形成隔离结构13，以便于后续制备的多个位线结构在ox方向上相互绝缘。隔离结构13的上表面与初始叠层结构的上表面齐平。隔离材料可以包括氧化硅及/或氮氧化硅。刻蚀工艺可以包括但不限于反应离子刻蚀(RIE)、感应耦合等离子体刻蚀(ICP)或高浓度等离子体刻蚀(HDP)中的一种或多种。沉积工艺可以包括但不限于化学气相沉积工艺(Chemical Vapor Deposition，CVD)、原子层沉积工艺(Atomic Layer Deposition，ALD)、高密度等离子沉积(High Density Plasma，HDP)工艺、等离子体增强沉积工艺及旋涂介质层(Spin-on Dielectric，SOD)等工艺中的一种或多种。第一介质层11的厚度可以为[60nm 100nm]，例如第一介质层11的厚度可以为60nm、70nm、80nm、90nm或100nm等等。目标半导体层12的厚度可以为[5nm，20nm]，例如目标半导体层12的厚度可以为5nm、10nm、15nm或20nm等等。目标半导体层12本身提供拉应力，每层不能太厚，否则容易产生本体倾斜等问题；目标半导体层12在制备的过程中不可避免存在缺陷，增加其厚度意味着增加缺陷位置出现的概率及/或数量；如果硅锗材质的目标半导体层12厚度太厚且缺陷较多，容易导致顶部的第一介质层11晶格失配越严重。
作为示例，请继续参考图3-图5，步骤S314中可以包括如下步骤：
步骤S3142：形成沿第一方向(例如ox方向)延伸且底面接触衬底100的上表面的第一侧墙21、第二侧墙22，第一侧墙21、第二侧墙22之间区域Sw用于形成字线结构(图4-图6中未示出)。
作为示例，请继续参考图5，可以先在隔离结构13上设置沿oy方向隔离的第一通孔、第二通孔，可以经由第一通孔、第二通孔注入腐蚀溶液进行蚀刻，形成沿oz方向延伸且沿oy方向相互隔离的第一字线沟槽、第二字线沟槽，第一字线沟槽、第二字线沟槽用于限定后续制备字线结构的形状及位置。腐蚀溶液可以为BOE缓冲蚀刻液，BOE是HF与NH4F依不同比例混合而成，例如，HF:NH4F＝1：6的成分混合而成，HF为主要的蚀刻液，NH4F则作为缓冲剂使用，利用NH4F固定(H+)的浓度，使之保持一定的蚀刻率，刻蚀去除目标位置的硅，形成第一字线沟槽、第二字线沟槽。再在第一字线沟槽、第二字线沟槽内沉积保护材料，以在第一字线沟槽内形成第一侧墙21并在第二字线沟槽内形成第二侧墙22，第一侧墙21、第二侧墙22之间区域Sw用于形成字线结构。沉积工艺可以包括但不限于CVD、ALD、HDP及SOD等工艺中的一种或多种。
作为示例，请继续参考图3-图10，步骤S316中可以包括如下步骤：
步骤S3162：刻蚀初始叠层结构位于第二侧墙22沿第二方向(例如oy方向)远离第一侧墙21的部分，得到目标沟槽30，目标半导体层12位于目标沟槽30内部分裸露并悬空；
步骤S3164：于目标沟槽30内目标半导体层12的外表面形成支撑结构40；
步骤S3166：于支撑结构40沿第二方向相对两侧的目标半导体层12上形成电容结构50，电容结构50沿第二方向位于支撑结构40相对两侧的部分经由支撑结构40电连接。
作为示例，请继续参考图5，步骤S3162中可以采用干法刻蚀工艺及/或湿法刻蚀工艺刻蚀初始叠层结构位于第二侧墙22沿第二方向(例如oy方向)远离第一侧墙21的部分，得到目标沟槽30，目标半导体层12位于目标沟槽30内部分裸露并悬空。
作为示例，请继续参考图5-图7，步骤S3164中于目标沟槽30内目标半导体层12的外表面形成支撑结构40的过程可以包括：
步骤S31641：于目标沟槽30内目标半导体层12的外表面形成金属层41；
步骤S31642：于目标沟槽30内沉积支撑材料，形成支撑层42，沿第一方向相邻支撑层42之间接触连接；且沿第三方向相邻支撑层42之间接触连接。
作为示例，请继续参考图5-图7，形成支撑层42之后，还包括：
步骤S31643：回刻支撑层42沿第二方向相对两侧的部分，使得支撑层42沿第二方向的长度小于金属层41沿第二方向的长度。
示例地，步骤S31641中可以采用沉积工艺于目标沟槽30内目标半导体层12的外表面形成金属层41，金属层41的材料包括铷、钴、镍、钛、钨、钽、钛化钽、氮化钨、铜及铝等中至少一种，以降低金属层41与第一电极层51之间连接阻抗。
示例地，步骤S31642中可以采用沉积工艺于目标沟槽30内沉积支撑材料，形成支撑层42，沿第一方向相邻支撑层42之间接触连接；且沿第三方向相邻支撑层42之间接触连接。支撑层42的材料包括氮化硅及/或氮氧化硅，避免支撑结构40产生断裂、倾斜及弯曲等问题，能够在确保半导体存储产品的存储性能的前提下，提高半导体存储产品的存储能力。
示例地，步骤S31643中可以采用干法刻蚀工艺回刻支撑层42沿第二方向相对两侧的部分，使得支撑层42沿第二方向(例如oy方向)的长度L2为金属层41沿第二方向的长度L1的1/2-2/3。例如，支撑层42沿oy方向长度L2为金属层41沿oy方向长度L1的0.5、0.55、0.6、0.65或2/3等等，避免产生因支撑层42覆盖金属层41导致金属层41与第一电极层51之间阻抗增加的技术问题，提高电容结构50的电性能。
作为示例，请继续参考图3-图9，步骤S318中于支撑结构40沿第二方向相对两侧的目标半导体层12上形成电容结构50的过程，包括：
步骤S3182：于支撑结构40沿第二方向相对两侧的目标半导体层12上，依次形成环绕目标半导体层12的第一电极层51、高介电材料层52及第二电极层53，以形成电容结构50；位于支撑结构40的相对两侧的第一电极层51与金属层41电连接；沿第一方向(例如ox方向)相邻电容结构50之间相互绝缘，沿第三方向(例如oz方向)相邻电容结构50之间相互绝缘。
作为示例，请继续参考图9，第一电极层51与第二电极层53的材质可以相同或不同，均可以选自钴(Co)、镍(Ni)、钛(Ti)、钨(W)、钽(Ta)、钛化钽TaTi、氮化钨(WN)、铜(Cu)及铝(Al)等中一种或多种。可以采用原子层沉积工艺或等离子蒸汽沉积工艺形成高介电材料层52，高介电材料层52的材料可以包括氮化硅及/或氮氧化硅。
作为示例，请继续参考图8-图9，步骤S3182中可以采用沉积工艺于支撑结构40沿第二方向(例如oy方向)相对两侧的目标半导体层12上，依次形成环绕目标半导体层12的第一电极层51、高介电材料层52及第二电极层53，形成电容结构50；沿oy方向位于支撑结构40的相对两侧的第一电极层51与金属层41电连接，使得电容结构50沿oy方向位于支撑结构40相对两侧的两部分形成电性连接的整体，避免产生支撑结构40一侧的电容部分因被支撑结构40断开而不能正常存储的技术问题，能够在确保半导体存储产品的存储性能的前提下，提高半导体存储产品的存储能力。
作为示例，请继续参考图9，电容结构50与支撑结构40的交叠部在垂直于单元结构的延伸方向(例如oy方向)表面的正投影为S1。在一些实施例中，电容结构50与支撑结构40的交叠部可以呈均匀阵列排布；在一些实施例中，电容结构50与支撑结构40的交叠部可以呈非均匀阵列排布；在一些实施例中，电容结构50与支撑结构40的交叠部也可以在一部分区域呈均匀阵列排布，并在另一部分区域呈均匀阵列排布，可以通过交叠部在垂直于单元结构的延伸方向(例如oy方向)表面的正投影S1的分布方式来观察交叠部的排布方式。电容结构50与支撑结构40的交叠部的排布方式取决于单元结构中电容结构50的排布方式。可以根据具体应用场景的实际需求来设计本体结构的排布方式及本体结构中单元结构的排布方式，从而确定电容结构50的排布方式，以提高存储产品中单位体积内分布电容结构50的数量。
作为示例，请继续参考图9，半导体结构的制备方法还包括：
步骤S3191：刻蚀初始叠层结构位于第一侧墙21、第二侧墙22之间部分，形成字线沟槽Sw，目标半导体层12位于字线沟槽Sw内部分裸露并悬空；
步骤S3192：于字线沟槽Sw内依次形成环绕目标半导体层12的字线结构60，沿第三方向相邻字线结构60之间相互绝缘，沿第一方向相邻字线结构60之间电连接。
作为示例，请继续参考图9，可以采用干法刻蚀工艺去除初始叠层结构位于第一侧墙21、第二侧墙22之间部分，形成字线沟槽Sw，目标半导体层12位于字线沟槽Sw内部分裸露并悬空。可以采用原子层沉积工艺、等离子蒸汽沉积工艺或快速热氧化工艺(RapidThermal Oxidation，RTO)于字线沟槽Sw内目标半导体层12的外表面形成栅氧化层61；然后采用沉积工艺于栅氧化层61的外表面沉积栅金属层62；栅氧化层61环绕目标半导体层12，栅金属层62环绕栅氧化层61；沿第三方向(例如oz方向)相邻字线结构60之间相互绝缘，以便于后续选中需要的字线；沿第一方向(例如ox方向)相邻字线结构60之间电连接。栅氧化层61可以采用高k介电常数的材料形成。例如，栅氧化层61可以采用高k介电常数的材料形成。例如，栅氧化层61的材料可以包括但不限于氧化铝(Al2O3)、氧化铪(HfO2)、氮氧化铪(HfON)、氧化锆(ZrO2)、氧化钽(Ta2O5)、氧化钛(TiO2)或锶钛氧化物(SrTiO3)等中一种或多种。栅金属层62可以包括但不限于氮化钛(Titanium nitride，TiN)、钛(Titanium，Ti)、硅化钨(Tungsten silicide，Si2W)及钨(Tungsten，W)等等中的任意一种或几种。
作为示例，请继续参考图10，半导体结构的制备方法还包括：
步骤S3193：刻蚀初始叠层结构位于第一侧墙21沿第二方向远离第二侧墙22的部分，形成位线沟槽Sb，目标半导体层12位于位线沟槽Sb内部分裸露并悬空；
步骤S3194：于位线沟槽Sb内依次形成环绕目标半导体层12的位线结构70，沿第一方向(例如ox方向)相邻位线结构70之间相互绝缘，沿第三方向(例如oz方向)相邻位线结构70之间电连接。
作为示例，请继续参考图10，步骤S3193中可以采用干法刻蚀工艺及/或湿法刻蚀工艺去除初始叠层结构位于第一侧墙21沿第二方向远离第二侧墙22的部分，形成位线沟槽Sb，目标半导体层12位于位线沟槽Sb内部分裸露并悬空。
作为示例，请继续参考图10，步骤S3194中可以采用沉积工艺于位线沟槽Sb内依次形成环绕目标半导体层12的位线结构70，沿第一方向(例如ox方向)相邻位线结构70之间相互绝缘，沿第三方向(例如oz方向)相邻位线结构70之间电连接。位线结构70的材料可以包括但不限于铷、钴、镍、钛、钨、钽、钛化钽、氮化钨、铜及铝中至少一种。
作为示例，请继续参考图10，沿第一方向(例如ox方向)相邻位线结构70之间相互绝缘，沿第三方向(例如oz方向)相邻位线结构70之间电连接；沿第一方向(例如ox方向)相邻字线结构60之间电连接，沿第三方向(例如oz方向)相邻字线结构60之间相互绝缘；沿第一方向(例如ox方向)相邻电容结构50之间相互绝缘，沿第三方向(例如oz方向)相邻电容结构50之间相互绝缘。本实施例中可以设置单元结构为单个可控存储单元(1T1C)结构，通过设置位线结构70、字线结构60及电容结构50三者在空间上的排布关系，避免相邻位线结构70之间、相邻字线结构60之间及相邻电容结构50之间这三者中的任一个产生不期望的负面影响，以在提高存储产品中单位体积内分布电容结构50数量的情况下，保证各单元结构的存储性能。
应该理解的是，虽然图3的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图3中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
请注意，上述实施例仅出于说明性目的而不意味对本公开的限制。
本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上实施例仅表达了本公开的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对公开专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本公开构思的前提下，还可以做出若干变形和改进，这些都属于本公开的保护范围。因此，本公开专利的保护范围应以所附权利要求为准。
Claims (19)
1.一种半导体结构，其特征在于，包括衬底、支撑结构及形成于所述衬底上的多个沿第一方向间隔排布且沿第二方向延伸的本体结构；
所述本体结构包括多个沿第三方向间隔排布、沿所述第二方向延伸并贯穿所述支撑结构的单元结构；
其中，所述单元结构包括电容结构，所述电容结构与所述支撑结构的交叠部呈阵列排布，所述电容结构沿所述第二方向位于所述支撑结构相对两侧的部分经由所述支撑结构电连接；其中，所述第一方向、所述第二方向与所述第三方向相互垂直。
2.根据权利要求1所述的半导体结构，其特征在于，沿所述第一方向相邻所述交叠部之间接触连接；及
沿所述第三方向相邻所述交叠部之间接触连接；
其中，所述交叠部在相同的工艺步骤中制备而成。
3.根据权利要求2所述的半导体结构，其特征在于：
所述交叠部呈均匀阵列排布；或
所述交叠部呈非均匀阵列排布。
4.根据权利要求1-3任一项所述的半导体结构，其特征在于，所述单元结构还包括：
目标半导体层，沿所述第二方向延伸，沿所述第一方向、所述第三方向间隔阵列排布；
所述电容结构环绕所述目标半导体层。
5.根据权利要求4所述的半导体结构，其特征在于，所述交叠部包括由内至外依次叠置的金属层及支撑层；
所述金属层环绕所述目标半导体层，其中，所述电容结构沿所述第二方向位于所述支撑结构相对两侧的部分经由所述金属层电连接；及
所述支撑层环绕所述金属层。
6.根据权利要求5所述的半导体结构，其特征在于，所述电容结构沿所述第二方向位于所述支撑结构相对两侧的部分均包括由内至外依次叠置的第一电极层、高介电材料层及第二电极层；
所述第一电极层，环绕所述目标半导体层；
所述高介电材料层，环绕所述第一电极层；
所述第二电极层，环绕所述高介电材料层；
其中，位于所述支撑结构的所述相对两侧的第一电极层与所述金属层电连接。
7.根据权利要求4所述的半导体结构，其特征在于，所述单元结构还包括沿所述第二方向依次分布的位线结构及字线结构；
所述字线结构位于所述位线结构与所述电容结构之间；
所述位线结构、所述字线结构均环绕所述目标半导体层。
8.根据权利要求5所述的半导体结构，其特征在于，所述支撑层覆盖所述目标半导体层的表面位于所述金属层覆盖所述目标半导体层的表面以内。
9.根据权利要求8所述的半导体结构，其特征在于，所述支撑层沿所述第二方向的长度为所述金属层沿所述第二方向的长度的1/2-2/3。
10.根据权利要求7所述的半导体结构，其特征在于：
沿所述第一方向相邻所述位线结构之间相互绝缘，沿所述第三方向相邻所述位线结构之间电连接；
沿所述第一方向相邻所述字线结构之间电连接，沿所述第三方向相邻所述字线结构之间相互绝缘；
沿所述第一方向相邻所述电容结构之间相互绝缘，沿所述第三方向相邻所述电容结构之间相互绝缘。
11.根据权利要求1-3任一项所述的半导体结构，其特征在于，所述交叠部沿垂直于所述第二方向的截面为矩形；及
所述电容结构的垂直于所述第二方向的截面为圆角图形。
12.根据权利要求5所述的半导体结构，其特征在于，所述金属层的材料包括铷、钴、镍、钛、钨、钽、钛化钽、氮化钨、铜及铝中至少一种；及/或
所述支撑层的材料包括氮化硅及/或氮氧化硅。
13.一种半导体结构的制备方法，其特征在于，包括：
提供衬底，于所述衬底上形成初始叠层结构，所述初始叠层结构包括沿第三方向依次交替叠置的第一介质层、目标半导体层，所述第一介质层与所述衬底相邻；
于所述初始叠层结构内形成多个沿第一方向间隔排布且沿第二方向延伸的隔离结构；所述隔离结构的底面位于所述衬底内；所述第一方向、所述第二方向与所述第三方向相互垂直；
形成沿所述第一方向延伸且底面接触所述衬底的上表面的第一侧墙、第二侧墙，所述第一侧墙、所述第二侧墙之间区域用于形成字线结构；
刻蚀所述初始叠层结构位于所述第二侧墙沿所述第二方向远离所述第一侧墙的部分，得到目标沟槽，所述目标半导体层位于所述目标沟槽内部分裸露并悬空，于所述目标沟槽内目标半导体层的外表面形成支撑结构；
于所述支撑结构沿所述第二方向相对两侧的目标半导体层上形成电容结构，所述电容结构沿所述第二方向位于所述支撑结构相对两侧的部分经由所述支撑结构电连接。
14.根据权利要求13所述的半导体结构的制备方法，其特征在于，于所述目标沟槽内目标半导体层的外表面形成支撑结构的过程，包括：
于所述目标沟槽内目标半导体层的外表面形成金属层；
于所述目标沟槽内沉积支撑材料，形成支撑层，以形成支撑结构；沿所述第一方向相邻所述支撑层之间接触连接；且沿所述第三方向相邻所述支撑层之间接触连接。
15.根据权利要求14所述的半导体结构的制备方法，其特征在于，形成支撑层之后，还包括：
回刻所述支撑层沿所述第二方向相对两侧的部分，使得所述支撑层沿所述第二方向的长度小于所述金属层沿所述第二方向的长度。
16.根据权利要求15所述的半导体结构的制备方法，其特征在于，于所述支撑结构沿所述第二方向相对两侧的目标半导体层上形成电容结构的过程，包括：
于所述支撑结构沿所述第二方向相对两侧的目标半导体层上，依次形成环绕所述目标半导体层的第一电极层、高介电材料层及第二电极层，以形成电容结构；位于所述支撑结构的所述相对两侧的第一电极层与所述金属层电连接；沿所述第一方向相邻所述电容结构之间相互绝缘，沿所述第三方向相邻所述电容结构之间相互绝缘。
17.根据权利要求13-16任一项所述的半导体结构的制备方法，其特征在于，还包括：
刻蚀所述初始叠层结构位于所述第一侧墙、所述第二侧墙之间部分，形成字线沟槽，所述目标半导体层位于所述字线沟槽内部分裸露并悬空；
于所述字线沟槽内依次形成环绕所述目标半导体层的字线结构，沿所述第三方向相邻所述字线结构之间相互绝缘，沿所述第一方向相邻所述字线结构之间电连接。
18.根据权利要求13-16任一项所述的半导体结构的制备方法，其特征在于，还包括：
刻蚀所述初始叠层结构位于所述第一侧墙沿所述第二方向远离所述第二侧墙的部分，形成位线沟槽，所述目标半导体层位于所述位线沟槽内部分裸露并悬空；
于所述位线沟槽内依次形成环绕所述目标半导体层的位线结构，沿所述第一方向相邻所述位线结构之间相互绝缘，沿所述第三方向相邻所述位线结构之间电连接。
19.根据权利要求14或15所述的半导体结构的制备方法，其特征在于，所述金属层的材料包括铷、钴、镍、钛、钨、钽、钛化钽、氮化钨、铜及铝中至少一种；及/或
所述支撑层的材料包括氮化硅及/或氮氧化硅。
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