KR20030095202A - 캐패시터를 구비한 반도체 장치 - Google Patents

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고스기다께시
오아시도시유끼
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미쓰비시덴키 가부시키가이샤
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Abstract

본 발명은 반도체 기판의 주표면에 평행한 방향으로 큰 면적을 점유하지 않고도, 정전 용량을 증가시킬 수 있음과 동시에, 더미 패턴을 구성하는 재료의 사용량을 저감할 수 있는 캐패시터를 갖는 반도체 장치를 얻는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위해 본 발명에서는, 캐패시터 하부 전극을 구성하는 도전성막(15a)은 반도체 기판(1)의 주표면에 대해서 수직 방향으로 연장하는 부분과, 반도체 기판(1)의 주표면에 대해서 평행 방향으로 연장하는 부분을 가진다. 캐패시터 유전체막을 구성하는 절연막(15b)은 도전성막(15a)이 형성하는 오목부의 표면을 따라서 형성된다. 캐패시터 상부 전극을 구성하는 도전성막(15c)은 절연막(15b)의 오목부내에 매립된다. 도전성막(15c)과 배선층(65)은 동일층에 의해 형성되어 있으므로, 배선층(65)은 도전성막(15c) 및 도전성막(15a)을 갖는 캐패시터의 더미 패턴으로서의 기능을 가진다.

Description

캐패시터를 구비한 반도체 장치{SEMICONDUCTOR DEVICE COMPRISING CAPACITOR}
본 발명은 캐패시터를 구비한 반도체 장치에 관한 것이다.
종래부터 DRAM(Dynamic Random Access Memory)등의 반도체 장치에 있어서는 반도체 기판상의 층간 절연막에 캐패시터를 형성하는 구조로 된 것이 많이 이용되고 있다.
이하, 도 43을 이용하여 종래의 캐패시터를 갖는 반도체 장치를 설명한다.
종래의 캐패시터를 갖는 반도체 장치에 있어서는, 반도체 기판(100)상의 소자 분리 절연막으로 둘러싸인 소자 형성 영역 각각의 내측에, 2개의 트랜지스터(101, 102)가 형성되어 있다. 또한, 트랜지스터(101)의 소스/드레인 영역에는 상하 방향으로 연장하는 배선이 접속되어 있다. 또한, 트랜지스터(102)의 소스/드레인 영역에도 상하 방향으로 연장하는 배선이 접속되어 있다.
또한, 트랜지스터(101, 102)의 상방에는 층간 절연막이 복수겹 적층되도록 형성되어 있다. 복수의 층간 절연막중 층간 절연막(113)에는 트랜지스터(101)의 상방에 비아 플러그(114)가 매립되어 있다.
또한, 층간 절연막(113)에는 캐패시터 하부 전극(115)이 매립되어 있다. 캐패시터 하부 전극(115)은 비아 플러그(114)의 상면에 접속되어 있다. 또한, 트랜지스터(102)의 상방에는 트랜지스터(101) 상방의 캐패시터 하부 전극(115)과 동일층의 배선층(165)이 매립되어 있다. 캐패시터 하부 전극(115)과 배선층(165)은 반도체 기판의 주표면으로부터의 높이가 동일하다. 또한, 배선층(165)의 상측에는 캐패시터 상부 전극(1015)과 동일층의 배선층(1165)이 매립되어 있다. 캐패시터 상부 전극(1015)과 배선층(1165)은 반도체 기판의 주표면으로부터의 높이가 동일하다.
전술한 바와 같은 구조의 도 43에 도시한 반도체 장치에 있어서, 트랜지스터(101)의 상방에 캐패시터를 형성하기 위해, 트랜지스터(101) 및 트랜지스터(102) 각각의 상방에 층간 절연막(1100)이 형성되어 있다. 또한, 트랜지스터(101)의 상방의 층간 절연막(1100)의 상부에 캐패시터 상부 전극(1015)이 형성되어 있다. 또한, 캐패시터 하부 전극(115)과 캐패시터 상부 전극(1015)에 의해 트랜지스터(101)의 소스/드레인 영역에 접속된 캐패시터가 구성되어 있다.
또한, 트랜지스터(101) 및 트랜지스터(102) 각각의 상방에 층간절연막(1100) 및 캐패시터 상부 전극(1015)을 덮는 층간 절연막(1200)이 형성되어 있다. 이 같은 층간 절연막(1200)은 예를 들면, 도 43에 나타낸 영역 이외의 영역에서 홀 내를 매립하기 위한 절연막이다.
상기 도 43에 도시한 바와 같은 반도체 장치에 있어서는, 캐패시터 하부 전극(115) 및 캐패시터 상부 전극(1015) 각각에 대응하는 더미 패턴으로서의 배선층(165) 및 배선층(1165)이 형성되어 있다. 더미 패턴으로서의 배선층(165) 및 배선층(1165)은 캐패시터가 형성되어 있는 높이 위치와 같은 높이 위치에, 반도체 기판(100)의 주표면에 평행한 방향으로 대략 동등한 간격으로 다수개 형성되어 있다. 따라서, 캐패시터를 형성한 후의 CMP 공정에 있어서, 연마후의 층간 절연막의 표면 기복의 균일성이 확보된다.
상기 도 43에 도시한 바와 같은 반도체 장치에 있어서는, 캐패시터를 형성하기 위해, 반도체 기판(100)의 주표면에 평행한 방향으로 대략 동등한 간격으로 층간 절연막(1100)의 대략 전체에 더미 패턴으로서의 배선층(165) 및 배선층(1165) 각각을 다수개 형성할 필요가 있다. 따라서, 더미 패턴을 구성하는 재료의 사용량이 많아지는 문제점이 있다.
또한, 한편으로 DRAM과 같은 반도체 장치에 있어서는, 캐패시터의 용량을 증가시켜야 한다는 과제가 있다. 캐패시터 용량을 증가시키기 위해서는 캐패시터 상부 전극(1015)과 캐패시터 하부 전극(115)이 대향하는 면적을 크게 해야 한다. 이를 위해서, 캐패시터 상부 전극(1015) 및 캐패시터 하부 전극(115)을 반도체 기판(100)의 주표면에 대해서 평행한 방향으로 크게 형성하는 방법이 있다. 그러나, 캐패시터를 반도체 기판(100)의 주표면에 평행한 방향으로 크게 형성하면, 반도체 장치를 미세화하기 어려워진다.
본 발명의 목적은 반도체 기판의 주표면에 평행한 방향으로 캐패시터를 크게 형성하지 않고서, 캐패시터의 정전 용량을 크게 할 수 있는 효과와, 캐패시터에 대응하는 더미 패턴을 구성하는 재료의 사용량을 저감할 수 있는 효과 모두를 얻을 수 있는 반도체 장치를 제공하는데 있다.
도 1은 제1 실시 형태의 반도체 장치의 구조를 도시한 단면도.
도 2 내지 도 10은 제1 실시 형태의 반도체 장치의 제조 방법을 설명하기 위한 도면.
도 11은 제2 실시 형태의 반도체 장치의 구조를 도시한 단면도.
도 12 내지 도 20은 제2 실시 형태의 반도체 장치의 제조 방법을 설명하기 위한 도면.
도 21은 제3 실시 형태의 반도체 장치의 구조를 설명하기 위한 단면도.
도 22 내지 도 27은 제3 실시 형태의 반도체 장치의 제조 방법을 설명하기 위한 도면.
도 28은 제4 실시 형태의 반도체 장치의 구조를 설명하기 위한 단면도.
도 29 내지 도 33은 제4 실시 형태의 반도체 장치의 제조 방법을 설명하기 위한 도면.
도 34는 제5 실시 형태의 반도체 장치의 구조를 설명하기 위한 단면도.
도 35 내지 도 42는 제5 실시 형태의 반도체 장치의 제조 방법을 설명하기 위한 도면.
도 43은 종래의 반도체 장치를 설명하기 위한 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 장치
2 : 소자 분리 절연막
3, 53 : 소스/드레인 영역
4, 54 : 게이트 절연막
5, 55 : 게이트 전극
6, 56 : 측벽 절연막
7 : 층간 절연막
8, 58 : 컨택트 플러그
9, 59 : 배선층
10 : 층간 절연막
11, 61 : 비아 플러그
12, 62 : 배선층
13 : 층간 절연막
14 : 비아 플러그
15, 15a : 도전성막
15b : 절연막
15c : 도전성막
15d, 15e : 절연막
15f, 15g, 15h : 도전성막
16 : 층간 절연막
17, 17a, 17b, 17c : 비아 플러그
18 : 배선층
26a, 20a, 20c : 도전성막
20b, 20e : 절연막
62, 65, 68 : 배선층
88 : 비아 플러그
300 : 배선층
본 발명의 제1 태양의 반도체 장치는 반도체 기판과, 반도체 기판의 주표면과 평행한 상부 표면을 갖고, 상부 표면으로부터 소정의 깊이에 걸쳐 형성된 제1 오목부와, 상부 표면으로부터 소정의 깊이에 걸쳐 형성된 제2 오목부를 갖는 층간 절연막과, 제1 오목부에 충전되어 상부 표면과 연속되는 상부 표면을 갖는 제1 도전성막을 구비한다.
또한, 본 발명의 제1 태양의 반도체 장치는 제2 오목부의 표면을 따르도록 형성된 캐패시터 하부 전극과, 캐패시터 하부 전극이 형성하는 오목부의 표면을 따르도록 형성된 캐패시터 유전체막과, 캐패시터 유전체막이 형성하는 오목부내에 형성된 캐패시터 상부 전극을 구비한다.
상기 본 발명의 반도체 장치의 구조에 의하면, 반도체 기판의 주표면에 평행한 방향으로 캐패시터를 크게 형성하지 않고도, 캐패시터의 정전 용량을 크게할 수 있는 효과와, 캐패시터에 대응하는 더미 패턴을 구성하는 재료의 사용량을 저감할수 있는 효과 모두를 얻을 수 있다.
본 발명의 제2 태양의 반도체 장치는 반도체 기판에 형성된 영역으로서, 트랜지스터가 형성된 소자 형성 영역과, 소자 형성 영역을 둘러싸면서 상부 표면으로부터 소정의 깊이에 걸쳐 형성된 오목부를 갖는 소자 분리 절연막과, 오목부내에 형성되어 트랜지스터의 소스/드레인 영역에 전기적으로 접속된 캐패시터를 구비한다.
상기 본 발명의 반도체 장치의 구조에 의하면, 반도체 기판의 주표면에 평행한 방향으로 캐패시터를 크게 형성하지 않고도 캐패시터의 정전 용량을 크게할 수 있는 효과와, 캐패시터에 대응하는 더미 패턴을 구성하는 재료의 사용량을 저감할 수 있는 효과 모두를 얻을 수 있다.
이하, 도 1∼도 42를 이용하여 본 발명의 실시 형태에 따른 반도체 장치 및 그 제조 방법을 설명한다.
<제1 실시 형태>
우선, 도 1∼도 10을 이용하여 제1 실시 형태의 반도체 장치의 구조 및 반도체 장치의 제조 방법을 설명한다.
도 1에 도시한 바와 같이, 본 실시 형태에 따른 반도체 장치의 구조는 이하에 기재한 것과 같다.
반도체 기판(1)의 주표면에서부터 소정의 깊이에 걸쳐 소자 형성 영역을 분리하기 위한 소자 분리 절연막(2)이 형성되어 있다. 소자 형성 영역에는 반도체 기판(1)의 주표면에서부터 소정의 깊이에 걸쳐서 소스/드레인 영역(3, 53)이 형성되어 있다.
또한, 소스/드레인 영역(3)들 사이의 영역 상부에는 게이트 절연막(4)이 형성되어 있다. 게이트 절연막(4)상에는 게이트 전극(5)이 형성되어 있다. 또한, 게이트 절연막(4) 및 게이트 전극(5)의 측면에는 측벽 절연막(6)이 형성되어 있다.
또한, 소스/드레인 영역(53)들 사이에는 게이트 절연막(54)이 형성되어 있다. 게이트 절연막(54) 상에는 게이트 전극(55)이 형성되어 있다. 게이트 절연막(54) 및 게이트 전극(55)의 측벽에는 측벽 절연막(56)이 형성되어 있다.
또한, 트랜지스터 및 소자 분리 절연막(2)의 상부 표면을 덮도록 층간 절연막(7)이 형성되어 있다. 또한, 층간 절연막(7)을 상하 방향으로 관통하여 소스/드레인 영역(3)에 접속하는 컨택트 플러그(8)가 형성되어 있다. 또한, 층간 절연막(7)을 상하 방향으로 관통하여 소스/드레인 영역(53)에 접속되는 컨택트 플러그(58)가 형성되어 있다. 또한, 컨택트 플러그(8)의 상면에는 배선층(9)이 형성되어 있다. 또한, 컨택트 플러그(58)의 상면에는 배선층(59)이 접속되어 있다.
또한, 층간 절연막(7), 배선층(9) 및 배선층(59) 상에는 층간 절연막(10)이 형성되어 있다. 층간 절연막(10)을 상하 방향으로 관통하여 배선층(9)에 비아 플러그(11)가 접속되어 있다. 또한, 층간 절연막(10)을 상하 방향으로 관통하여 배선층(59)에 비아 플러그(61)가 접속되어 있다. 또한, 비아 플러그(11)의 상면에는 배선층(12)이 접속되어 있다. 또한, 비아 플러그(61)의 상면에는 배선층(62)이 접속되어 있다.
또한, 층간 절연막(10), 배선층(12) 및 배선층(62)을 덮도록 층간절연막(13)이 형성되어 있다. 또한, 층간 절연막(13)의 상부로서 게이트 전극(55)의 상방에는 제1 오목부가 형성되어 있다. 이 같은 제1 오목부에는 배선층(65)이 매립되어 있다. 또한, 층간 절연막(13)의 상부로서 게이트 전극(5)의 상방에는 제2 오목부가 형성되어 있다. 이 같은 제2 오목부의 표면을 따르도록 캐패시터 하부 전극을 구성하는 도전성막(15a)이 형성되어 있다. 배선층(65)의 상부 표면과 층간 절연막(13)의 상부 표면은 연속되도록 형성되어 있음과 동시에, 반도체 기판(1)의 주표면으로부터의 높이가 동일하다.
또한, 층간 절연막(13), 도전성막(15a) 및 배선층(65) 각각의 상부 표면을 덮도록 절연층(15b)이 형성되어 있다. 이 같은 절연층(15b)은 캐패시터의 유전체막을 구성한다. 또한, 절연층(15b)의 표면이 형성하는 오목부에는 캐패시터 상부 전극을 구성하는 도전성막(15c)이 매립되어 있다. 이 같은 절연층(15b)의 상부 표면과 도전성막(15c)의 상부 표면은 반도체 기판(1)의 주표면으로부터의 높이가 동일함과 동시에, 반도체 기판(1)의 주표면에 대략 평행하게 형성되어 있다.
또한, 절연층(15b) 및 도전성막(15c)을 덮도록 층간 절연막(16)이 형성되어 있다. 이 같은 층간 절연막(16)을 상하 방향으로 관통하여 도전성막(15c)에 비아 플러그(17)가 접속되어 있다. 또한, 층간 절연막(16)의 상부에 배선층(18)이 매립되어 있다. 배선층(18)은 비아 플러그(17)의 상면에 접속되어 있다. 또한, 배선층(18)과 동일층을 이용하여 형성된 배선층(68)이 층간 절연막(16)의 상부에 매립되어 있다.
상기 도 1에 도시된 바와 같은 구조의 반도체 장치에 있어서는, 캐패시터 하부 전극을 구성하는 도전성막(15a)이 반도체 기판(1)의 주표면에 대해서 수직 방향으로 연장되는 2개의 측면부와, 측면부들 사이에 형성되어, 반도체 기판(1)의 주표면에 평행한 방향으로 연장되는 저면부를 갖고 있다. 이에 따라, 도전성막(15a)이 형성하는 오목부를 따르도록 형성된 절연막(15b)은 그 양단부에서 반도체 기판(1)의 주표면에 대해서 수직방향으로 연장되는 측면부와, 반도체 기판의 주표면에 대해서 평행하게 연장되는 저면부를 가진다. 따라서, 캐패시터 유전체막과 캐패시터 하부 전극이 접촉하는 면적이 도 43을 이용하여 종래 기술에서 설명한 캐패시터와 비교하여 커지게 된다.
이에 따라, 본 실시 형태의 반도체 장치는 종래의 캐패시터에 비하여 반도체 기판(1)의 주표면에 평행한 방향으로 캐패시터의 면적을 증대시키지 않고도, 캐패시터 용량을 증가시킬 수가 있다.
또한, 도 1에 도시된 바와 같은 구조의 반도체 장치에 있어서는, 캐패시터 상부 전극에 상당하는 도전성막(15c)은 캐패시터 유전체막에 상당하는 절연막(15b)이 형성하는 오목부내에 형성되어 있다. 이에 따라, 종래 캐패시터와 비교하여 캐패시터의 높이를 작게 할 수 있다. 그 결과, 캐패시터 용량을 크게하면서, 캐패시터에 대응하는 더미 패턴인 배선층(65)의 높이를 작게 할 수 있다. 따라서, 캐패시터에 대응하는 더미 패턴의 높이를 작게 할 수 있으므로, 더미 패턴을 구성하는 재료의 사용량을 저감할 수 있다.
따라서, 도 1에 도시된 바와 같은 구조의 반도체 장치에 의하면 반도체 기판의 주표면에 평행한 방향으로 캐패시터를 크게 형성하지 않고도, 캐패시터의 정전용량을 크게 할 수 있는 효과와, 캐패시터에 대응하는 더미 패턴을 구성하는 재료의 사용량을 저감할 수 있는 효과 모두를 얻을 수 있다.
다음에 도 2 ∼ 도 10을 이용하여 도 1 에 도시한 구조의 캐패시터를 갖는 반도체 장치의 제조 방법을 설명한다.
본 실시 형태의 반도체 장치의 제조 방법에 있어서는, 배선층(12) 및 배선층(62)이 형성될 때까지의 공정은 종래부터 이용되어지는 방법과 같은 방법이 이용된다. 그리고, 본 실시 형태의 반도체 장치의 제조 방법에 있어서는, 도 2에 도시한 바와 같이, 층간 절연막(10), 배선층(12) 및 배선층(62)이 형성된 상태에서 층간 절연막(13)이 형성된다. 이 같은 층간 절연막(13)의 상부 표면은 반도체 기판(1)의 주표면에 평행하게 형성된다.
다음으로, 도 3에 도시한 바와 같이 층간 절연막(13)을 상하 방향으로 관통하여 배선층(9)에 접속되는 비아 플러그(14)가 형성된다. 그 후, 비아 플러그(14)의 상면에 접속되는 도전성막(15)이 형성된다. 또한, 도전성막(15)과 동일층을 이용하여 배선층(65)이 형성된다. 이 시점에서 층간 절연막(13), 도전성막(15) 및 배선층(65) 각각의 상부 표면은 접속되도록 형성됨과 동시에 반도체 기판(1)의 주표면에 대해서 평행하게 형성되어 있다.
다음으로, 도 4에 도시한 바와 같이 도전성막(15)의 양단부로부터 소정 거리까지의 위치보다도 외측인 위치의 도전성막(15)의 상부 표면을 덮음과 동시에, 층간 절연막(13) 및 배선층(65)의 표면을 덮는 레지스트막(250)을 형성한다. 그 후, 레지스트막(250)을 마스크로 하여 도전성막(15)을 에칭함으로써, 도 5에 도시한 바와 같은 캐패시터 하부 전극을 구성하는 도전성막(15a)을 형성한다. 도 5에 도시한 도전성막(15a)의 표면이 형성하는 오목부의 표면적은 도 5에 도시한 도전성막(15a)의 폭과 도 43에 도시한 종래의 캐패시터 하부 전극의 폭이 동일한 경우, 도 43에 도시한 종래의 캐패시터 하부 전극 상부 표면의 표면적보다도 커지게 된다.
다음으로, 도 6에 도시한 바와 같이 층간 절연막(13)의 상부 표면, 배선층(65)의 상부 표면 및 도전성막(15a)의 표면을 따라서 절연막(15b)가 형성된다. 따라서, 절연막(15b)과 도전성막(15a)이 접촉하는 부분의 면적은 도 43에 도시한 종래 기술의 캐패시터 하부 전극(115)의 상부 표면과 캐패시터 유전체막이 접촉하는 부분의 면적보다도 크게 되어 있다.
다음으로, 도 7에 도시한 바와 같이 절연막(15b)의 상부 표면을 덮도록 도전성막(25)을 형성한다. 다음으로, 도 7에 도시한 상태에서 도전성막(25)을 에칭함으로써, 도 8에 도시한 바와 같은 도전성막(15c)이 형성된다. 또한, 도전성막(15c)의 형성 공정에서는 도 7에 도시한 도전성막(25)이 에칭될 때, 절연막(15b)이 스토퍼막으로서의 기능을 가진다. 이와 같은 제조 공정에서는 도전성막(15c)의 상부 표면과 절연막(15b)의 상부 표면은 연속되도록 형성됨과 동시에, 반도체 기판(1)의 주표면에 평행하게 형성된다.
다음으로, 도 9에 도시한 바와 같이 절연막(15b) 및 도전성막(15c) 상에 층간 절연막(16)이 형성된다. 다음으로, 도 10에 도시한 바와 같이 층간 절연막(16)을 상하 방향으로 관통하여 도전성막(15d)에 비아 플러그(17)가 접속된다. 그 후,도 1에 도시한 바와 같이 배선층(18) 및 배선층(68)이 형성된다.
상기와 같은 본 실시 형태의 반도체 장치의 제조 방법에 의하면, 도 9에 도시한 바와 같이, 캐패시터 상부 전극에 상당하는 도전성막(15c)은 캐패시터 유전체막에 상당하는 절연막(15b)이 형성하는 오목부내에 형성되어 있다. 이에 따라, 종래 캐패시터와 비교하여 캐패시터 용량을 크게하면서 캐패시터의 높이를 작게 할 수 있다. 그 결과, 캐패시터에 대응하는 더미 패턴인 배선층(65)의 높이를 작게 할 수 있다. 따라서, 캐패시터에 대응하는 더미 패턴을 구성하는 재료의 사용량을 저감할 수 있다.
그 결과, 본 실시 형태의 반도체 장치의 제조 방법에 의하면, 반도체 기판의 주표면에 평행한 방향으로 캐패시터를 크게 형성하지 않고도, 캐패시터의 정전 용량을 증가시킬 수 있는 효과와, 캐패시터에 대응하는 더미 패턴을 구성하는 재료의 사용량을 저감할 수 있는 효과 모두를 얻을 수 있는 반도체 장치를 형성할 수 있다.
<제2 실시 형태>
다음에 제2 실시 형태의 반도체 장치의 구조 및 제조 방법을 설명한다. 우선, 도 11을 이용하여 본 실시 형태의 반도체 장치의 구조를 설명한다. 도 11에 도시한 바와 같이, 본 실시 형태의 반도체 장치는 제1 실시 형태의 반도체 장치의 구조와 대략 같다. 즉, 층간 절연막(13)에 비아 플러그(14)가 형성될 때까지의 구조는 도 1을 이용하여 도시한 제1 실시 형태의 반도체 장치의 구조와 모두 동일하다.
또한, 층간 절연막(16)에 형성되는 배선층(18) 및 배선층(68)의 구조도 제1 실시 형태의 반도체 장치의 구조와 모두 같다. 따라서, 본 실시 형태의 반도체 장치는, 게이트 전극(5)의 상방에 형성되는 캐패시터의 구조, 그리고 게이트 전극(55)의 상방에 형성되는 배선층의 구조 및 그 주변의 절연막의 구조만이 다르다.
본 실시 형태의 반도체 장치에서는, 비아 플러그(14)의 상측에 도전성막(15)이 형성되어 있다. 이 같은 도전성막(15)의 양단부 각각에는 반도체 기판(1)의 주표면에 대해서 수직 방향으로 연장되는 2개의 도전성막(26a)이 접속되어 있다. 또한, 도전성막(15)과 2개의 도전성막(26a)에 의해 캐패시터 하부 전극이 구성되어 있다.
또한, 도전성막(15)의 주표면에 접함과 동시에 도전성막(26a)의 내측면에 접하고, 또한 반도체 기판(1)의 주표면에 평행한 방향으로 연장되는 절연막(35a)이 형성되어 있다. 또한, 도전성막(26a)의 내측면에 접함과 동시에 절연막(35a)의 양단부 각각으로부터 반도체 기판(1)의 주표면에 대해서 수직 방향으로 연장되는 2개의 절연막(27a)이 형성되어 있다. 또한, 도전성막(15) 및 도전성막(26a)이 형성하는 오목부의 표면을 따르도록 형성된 절연막(35a) 및 2개의 절연막(27a)에 의해 캐패시터 유전체막이 구성되어 있다.
또한, 절연막(35a) 및 절연막(27a)에 의해 캐패시터 유전체막의 표면이 형성하는 오목부내에 도전성막(26)이 형성되어 있다. 이 같은 캐패시터 유전체막의 표면이 형성하는 오목부내의 도전성막(26a)에 의해 캐패시터 상부 전극이 형성되어있다.
또한, 배선층(65)의 상부 표면에 접하도록 도전성막(26a)이 형성되어 있다. 배선층(65) 및 도전성막(26)에 의해 2층 구조의 배선층이 형성되어 있다.
또한, 층간 절연막(13)의 상부 표면에는 절연막(35a)이 형성되어 있다. 또한, 절연막(35a)의 상부 표면에는 절연막(27a)이 형성되어 있다.
상기와 같은 본 실시 형태의 반도체 장치에 의하면, 캐패시터 하부 전극을 구성하는 전술한 도전성막(15) 및 2개의 도전성막(26a)의 표면이 구성하는 오목부의 표면을 따르도록, 캐패시터 절연막을 구성하는 2개의 절연막(27a) 및 절연막(35)이 형성된다. 이에 따라, 제1 실시 형태의 캐패시터와 마찬가지로 2개의 절연막(27a) 및 절연막(35)에 의해서 구성되는 캐패시터 유전체막과 도전성막(26a) 및 도전성막(15)에 의해 구성되는 캐패시터 하부전극과의 접촉 면적이 종래 캐패시터에 비하여 커지게 된다.
이로 인하여 본 실시 형태의 반도체 장치는 종래 기술에서 설명한 반도체 장치보다도 캐패시터 용량이 증가되었다. 또한, 캐패시터 유전체막을 구성하는 2개의 절연막(27a) 및 절연막(35)이 형성하는 오목부에 도전성막(26a)이 매립되어 있다. 이 같은 도전성막(26a)은 캐패시터 상부 전극으로서의 기능을 가진다.
또한, 배선층(65)상에도 도전성막(26a)이 형성되어 있다. 이 같은 배선층(65) 상에 형성된 도전성막(26a)의 상부 표면과, 캐패시터 상부 전극을 구성하는 도전성막(26a)의 상부 표면은 반도체 기판(1)의 주표면으로부터의 높이가 같음과 동시에 반도체 기판(1)의 주표면에 대해 평행하다.
또한, 본 실시 형태의 반도체 장치에 있어서는 종래 기술의 반도체 장치와 비교하여 반도체 기판의 주표면에 대해 평행한 방향으로 면적을 증대시키지 않고도 캐패시터 유전체막과 캐패시터 하부 전극이 접촉하는 면적이 증가되었다.
다음에 본 실시 형태의 반도체 장치의 제조 방법을 도 12∼도 20을 이용하여 설명한다. 본 실시 형태의 반도체 장치의 제조 방법에 있어서는, 배선층(12) 및 배선층(62)이 형성될 때까지의 공정은 종래부터 이용되어진 방법과 같은 방법이 이용된다.
본 실시 형태의 반도체 장치의 제조 방법에 있어서는, 층간 절연막(13)을 상하로 관통하여 배선층(9)에 비아 플러그(14)가 접속된다. 다음으로, 비아 플러그(14)의 상면에 접촉하는 도전성막(15)과 게이트 전극(55)의 상부에 형성되는 배선층(65)이 동일층이 되도록 형성된다. 이 때, 층간 절연막(13), 도전성막(15) 및 배선층(65) 각각의 표면은 반도체 기판(1)의 주표면에 대해서 평행하게 된다. 다음으로, 층간 절연막(13), 도전성막(15) 및 배선층(65)의 상부 표면 상에 반도체 기판의 주표면에 평행한 방향으로 연장되는 절연막(35)이 형성된다.
다음으로, 도 13에 도시한 바와 같이 배선층(65)의 상부 표면의 상측 부분이 개구되어 있음과 동시에, 도전성막(15)의 상부 표면의 양단 각각으로부터 소정 거리의 위치까지의 영역의 상측 부분이 개구되어 있는 레지스트막(251)이 형성된다.
다음으로, 도 13에 도시한 상태에서 레지스트막(251)을 마스크로하여 절연막(35)이 에칭된다. 이 같은 에칭 공정에서는 도전성막(15)의 표면 및 배선층(65)의 표면이 노출될 때까지 에칭이 이루어진다. 이에 따라, 도 14에 도시한 바와 같은 절연막(35a)이 형성된다.
다음으로, 도 14에 도시한 상태에서 도전성막(25)을 반도체 기판(1)의 주표면과 평행하게 연장되도록 반도체 기판(1)의 주표면상의 전체에 걸쳐 형성한다. 이에 따라, 도 15에 도시한 바와 같은 구조가 얻어진다. 다음으로, 도전성막(25)이 에칭됨으로써 도전성막(25)의 상부 표면이 평탄화된다. 이에 따라, 도 16에 도시한 바와 같은 구조가 얻어진다.
다음으로, 도 17에 도시한 바와 같이 배선층(65)의 상측 영역 전체, 도전성막(15)의 상측 영역으로서 절연막(35a)에 덮혀있지 않은 부분의 상측 영역, 및 도전성막(15)의 상측 영역으로서 절연막(35a)의 양단 각각으로부터 소정 거리를 둔 위치보다도 내측 영역을 덮도록 레지스트막(252)이 형성된다.
도 17에 도시한 상태에서, 도전성막(26)의 에칭이 이루어진다. 이에 따라, 도 18에 도시한 바와 같이, 배선층(65)의 상부에 도전성막(26a)이 형성된다. 또한, 도전성막(15)의 양단부 각각에 접속됨과 동시에 반도체 기판(1)의 주표면으로부터 수직인 방향으로 연장되는 2개의 도전성막(26a)이 형성된다. 또한, 도전성막(15)의 양단부 각각에 접속되는 도전성막(26a)으로부터 소정 거리를 둔 위치보다도 내측 영역에서, 반도체 기판(1)의 주표면에 대해서 평행하게 연장되는 도전성막(26a)이 연장된다.
다음으로, 도 18에 도시한 상태에서 반도체 기판(1)상의 전영역을 덮도록 절연막(27)이 형성된다. 다음으로, 도 19에 도시한 상태에서 도전성막(26a)의 상부 표면이 노출될 때까지 절연막(27)이 에칭된다. 이에 따라, 도 20에 도시한 바와같이, 도전성막(15)의 상측에는 도전성막(15)에 접속된 도전성막(26a)과, 도전성막(15)과 접촉되지 않은 도전성막(26a)과의 사이에, 반도체 기판(1)의 주표면에 대해서 수직인 방향으로 연장되는 2개의 절연막(27a)이 절연막(35) 양단 각각에 접속되어 있다. 또한, 절연막(35a)의 상부 표면에 접함과 동시에, 반도체 기판(1)의 주표면과 평행한 방향으로 연장되는 절연막(27a)이 형성된다. 이 때, 절연막(27a)의 상부 표면과 도전성막(26a)의 상부 표면은 일체적으로 연속되게 되어, 반도체 기판(1)의 주표면에 평행한 상태가 된다
다음으로, 상기와 같은 제조 방법에 의하면 도전성막(15)과, 도전성막(15)의 양단부 각각에 접속되어 반도체 기판(1)의 주표면에 대해서 수직인 방향으로 연장되는 2개의 도전성막(26a)에 의해, 캐패시터 하부 전극이 형성된다. 또한, 캐패시터 하부 전극의 표면이 형성되는 오목부의 표면을 따르도록, 반도체 기판(1)의 주표면에 대해서 수직인 방향으로 연장되는 2개의 절연막(27a)과, 2개의 절연막(27a) 각각의 하측단부가 접속되어 반도체 기판(1)의 주표면에 대해서 평행하게 연장되는 절연막(35a)에 의해 캐패시터 유전체막이 형성된다.
따라서, 이와 같은 제조 방법에 의하면 제1 실시 형태의 반도체 장치의 제조 방법와 마찬가지로, 캐패시터 유전체막을 반도체 기판(1)의 주표면에 평행한 방향으로 크게 형성하지 않고도, 캐패시터 유전체막과 캐패시터 하부 전극과의 접촉 면적을 증대시킬 수 있다. 따라서, 반도체 기판(1)의 주표면에 평행한 방향으로 큰 구조로 하지 않고도, 캐패시터의 정전 용량을 증가시킬 수 있다.
또한, 캐패시터 상부 전극에 상당하는 도전성막(26a)은 캐패시터 유전체막에상당하는 절연막(35a) 및 절연막(27a)이 형성하는 오목부내에 형성되어 있다. 이에 따라, 종래 캐패시터와 비교하여 캐패시터의 용량을 크게하면서 캐패시터의 높이를 작게 할 수 있다. 그 결과, 캐패시터에 대응하는 더미 패턴인 배선층(65)의 높이를 작게 할 수 있다. 따라서, 캐패시터에 대응하는 더미 패턴을 구성하는 재료의 사용량을 저감할 수 있다.
그 결과, 본 실시 형태의 반도체 장치의 제조 방법에 의하면 반도체 기판의 주표면에 평행한 방향으로 캐패시터를 크게 형성하지 않고도, 캐패시터의 정전 용량을 증가시킬 수 있는 효과와, 캐패시터에 대응하는 더미 패턴을 구성하는 재료의 사용량을 저감할 수 있다.
또한, 그 후에는 캐패시터 상부 전극을 구성하는 도전성막(26a)에 비아 플러그(17)가 형성되는 공정등이 이루어지나, 이들 형성 공정에 대해서는 제1 실시 형태의 반도체 장치의 제조 방법과 같은 방법에 의해 이루어진다.
<제3 실시 형태>
다음에 도 21 ∼ 도 27을 이용하여 제3 실시 형태의 반도체 장치 및 그 제조 방법을 설명한다. 우선, 도 21을 이용하여 본 실시 형태의 반도체 장치의 구조를 설명한다. 본 실시 형태의 반도체 장치에 있어서는, 층간 절연막(13)이 형성될 때까지의 구조에 있어서는 제1 실시 형태 또는 제2 실시 형태에 있어서 설명한 도 1 또는 도 11에 도시한 구조와 완전히 같은 구조이다.
또한, 배선층(18) 및 배선층(68)의 구조에 대해서도 제1 실시 형태 및 제2 실시 형태의 반도체 장치의 구조와 완전히 같은 구조이다. 따라서, 본 실시 형태의 반도체 장치에 있어서는, 캐패시터가 형성되는 영역 및 그 주변 부분의 구조만이 제1 실시 형태 또는 제2 실시 형태의 반도체 장치의 구조와 다르다.
즉, 본 실시 형태의 반도체 장치는 층간 절연막(13)내에서 상하 방향으로 연장되는 비아 플러그(14)의 상측에 캐패시터 하부 전극을 구성하는 도전성막(15a)이 형성되어 있다. 이 같은 캐패시터 하부 전극을 구성하는 도전성막(15a)은 반도체 기판(1)의 주표면에 대해서 수직으로 연장되는 부분과, 그 양단부의 내측에 접속된 반도체 기판(1)의 주표면에 대해서 평행하게 연장되는 부분을 가진다.
또한, 도전성막(15a)이 형성하는 오목부의 저면을 따르도록 절연막(15d)이 형성되어 있다. 이 같은 절연막(15d)의 양단부의 상측으로서 도전성막(15a)의 반도체 기판(1)의 주표면에 대해서 수직으로 연장되는 부분의 내측 측면에 접하여 반도체 기판(1)의 주표면에 수직인 방향으로 연장되는 2개의 절연막(15e)이 형성되어 있다. 이 같은 2개의 절연막(15e)의 내측 측면에 접함과 동시에, 절연막(15d)의 상부 표면에 접촉하도록 도전성막(15c)이 형성되어 있다. 또한, 이 같은 도전성막(15c)의 상부 표면에 접촉하도록 비아 플러그(17)가 형성되어 있다.
상기와 같은 구조의 본 실시 형태의 반도체 장치에 의하면, 캐패시터 하부 전극은 반도체 기판(1)의 주표면에 대해서 수직인 방향으로 연장되는 부분과, 반도체 기판(1)의 주표면에 대해서 평행한 방향으로 연장되는 부분을 가지도록 형성된다. 이에 따라, 캐패시터 하부 전극의 표면에 의해 오목부가 형성된다. 캐패시터 하부 전극이 형성하는 오목부의 표면과, 그 오목부의 표면을 따르도록 형성된 캐패시터 유전체막을 구성하는 절연막(15e) 및 절연막(15d)이 접촉하는 부분의 면적은종래 캐패시터에 비해서 커지게 된다. 따라서, 제1 실시 형태 또는 제2 실시 형태에 기재된 캐패시터와 마찬가지로 캐패시터 용량이 증가된다. 또한, 본 실시 형태의 반도체 장치에 의하면, 수평 방향으로 캐패시터 유전체막을 크게 형성하지 않고도 캐패시터 용량을 크게할 수 있다.
또한, 캐패시터 상부 전극에 상당하는 도전성막(15c)은 캐패시터 유전체막에 상당하는 절연막(15d) 및 절연막(15e)이 형성하는 오목부내에 형성되어 있다. 이에 따라, 종래의 패캐시터와 비교하여 캐패시터 용량을 크게하면서도 캐패시터의 높이를 작게 할 수 있다. 그 결과, 캐패시터에 대응하는 더미 패턴인 배선층(65)의 높이를 작게 할 수 있다. 따라서 캐패시터에 대응하는 더미 패턴을 구성하는 재료의 사용량을 저감할 수 있다.
그 결과, 반도체 기판의 주표면에 평행한 방향으로 캐패시터를 크게 형성하지 않고도, 캐패시터의 정전 용량을 크게 할 수 있는 효과와, 캐패시터에 대응하는 더미 패턴을 구성하는 재료의 사용량을 저감할 수 있는 효과 모두를 얻을 수 있다.
다음에, 제3 실시 형태의 반도체 장치의 제조 방법을 도 22 ∼ 도 27을 이용하여 설명한다. 본 실시 형태의 반도체 장치의 제조 방법에 있어서는 층간 절연막(13)에 비아 플러그(14)가 형성될 때까지는 제1 실시 형태 또는 제2 실시 형태의 반도체 장치의 제조 방법과 완전히 동일하다.
다음으로, 비아 플러그(14)의 상부 표면에 접촉하는 도전성막(15)이 형성됨과 동시에, 배선층(65)이 형성된다. 도전성막(15)과 배선층(65)은 반도체 기판(1)의 주표면으로부터의 높이가 동일층이다. 이 때, 층간 절연막(13), 도전성막(15)및 배선층(65) 각각의 상부 표면은 연속되도록 형성됨과 동시에, 반도체 기판(1)의 주표면에 대해서 대략 평행한 상태가 된다.
다음으로, 도 22에 도시한 바와 같이 도전성막(15)의 양단으로부터 소정 거리를 둔 부분 보다도 내측인 부분에만 개구가 형성된 레지스트막(253)이 형성된다. 다음으로, 레지스트막(253)을 마스크로 하여 도전성막(15)에 산소가 이온 주입된다. 이 때, 주입된 산소가 도전성막(15)의 두께 방향의 대략 중앙부에 편석(분포)하도록, 도우즈(dose)량 및 주입 에너지가 조정된다. 또한, 도전성막(15)의 산소 이온이 편석하는 부분은 금속 산화막 또는 실리콘 산화막등으로 변화한다.
그 결과, 도 23에 도시한 바와 같이 도전성막(15)의 내부에는 절연막(15d)이 형성된다. 이 같은 절연막(15d)은 도전성막(15)과는 구별되는 막으로서 형성된다. 또한, 도전성막(15)에는 예를 들면, 구리 또는 알루미늄등의 금속 또는 다결정 실리콘막이 이용되고 있다.
다음으로, 도 24에 도시한 바와 같이 층간 절연막(13) 및 배선층(65)을 덮으면서, 도전성막(15)의 양단 각각으로부터 소정 거리 위치 각각 보다도 외측인 영역을 덮도록 레지스트막(254)이 형성된다. 또한, 절연막(15d)의 상측에도 레지스트막(254)이 형성된다. 이 같은 레지스트막(254)은 절연막(15d)의 양단 각각으로부터 소정 거리를 둔 위치 각각 보다도 내측 영역에 형성된다. 따라서, 레지스트막(254)에 의해 형성되는 개구는 절연막(15d)의 양단부 각각으로부터 소정 거리를 둔 위치 각각 보다도 내측 영역의 상측에 형성된다.
도 24에 나타낸 상태에서 레지스트막(254)을 마스크로서 도전성막(15)이 에칭된다. 이 때의 에칭 공정에서는 절연막(15d)의 표면이 노출될 때까지 에칭이 이루어진다. 이에 따라, 도 25에 도시한 바와 같이 도 24에 도시한 도전성막(15)이 2개의 도전성막(15a), 도전성막(15c)으로 분리된다. 이 같은 도전성막(15a)에 의해 캐패시터 하부 전극이 구성된다. 또한, 도전성막(15c)에 의해 캐패시터 상부 전극이 구성된다.
다음으로, 도 26에 도시한 바와 같이 절연막(150)이 절연막(15d), 도전성막(15a) 및 도전성막(15c)에 의해 형성되는 오목부를 매립함과 동시에, 층간 절연막(13) 및 배선층(65)의 상부 표면을 덮도록 반도체 기판(1)의 주표면에 대해서 평행하게 형성된다. 다음으로, 절연막(150)을 에칭함으로써 층간 절연막(13), 도전성막(15a)의 상부 표면, 도전성막(15c)의 상부 표면 및 배선층(65)의 상부 표면을 노출시킨다. 이로써 도 27에 도시한 구조가 얻어진다.
상기와 같은 본 실시 형태의 반도체 장치의 제조 방법에 의하면, 캐패시터의 하부 전극(15a)이 반도체 기판(1)의 주표면에 대해서 수직으로 연장되는 부분과, 반도체 기판(1)의 주표면에 대해서 평행하게 연장되는 부분을 가지도록 형성된다. 또한, 캐패시터 유전체막이 반도체 기판(1)의 주표면에 대해서 평행한 방향으로 연장되는 절연막(15d)과, 절연막(15d)의 양단부 각각에 있어서 반도체 기판(1)의 주표면에 대해서 수직인 방향으로 연장되는 2개의 절연막(15e)에 의해 구성된다.
그 결과, 본 실시 형태의 캐패시터의 제조 방법에 의하면 제1∼3 캐패시터와 마찬가지로, 반도체 기판(1)의 주표면에 대략 평행한 방향으로 캐패시터를 크게 형성하지 않고도, 캐패시터 하부 전극과 캐패시터 유전체막이 접촉하는 면적을 크게할 수 있다. 그 결과, 반도체 기판(1)의 주표면에 평행한 방향으로 캐패시터 면적을 크게 하지 않고도, 캐패시터 용량을 증가시킬 수 있다.
또한, 캐패시터 상부 전극에 상당하는 도전성막(15c)은 캐패시터 유전체막에 상당하는 절연막(15d) 및 절연막(15e)이 형성하는 오목부내에 형성되어 있다. 이에 따라, 종래 캐패시터와 비교하여 캐패시터 용량을 증대하면서도 캐패시터 높이를 줄일 수 있다. 그 결과, 캐패시터에 대응하는 더미 패턴인 배선층(65)의 높이를 작게 할 수 있다. 따라서, 캐패시터에 대응하는 더미 패턴을 구성하는 재료의 사용량을 저감할 수 있다.
그 결과, 본 실시 형태의 캐패시터의 제조 방법에 의하면 반도체 기판의 주표면에 평행한 방향으로 캐패시터를 크게 형성하지 않고도, 캐패시터 정전 용량을 크게할 수 있는 효과와, 캐패시터에 대응하는 더미 패턴을 구성하는 재료의 사용량을 저감할 수 있는 효과 모두를 얻을 수 있는 반도체 장치를 제조할 수 있다.
<제4 실시 형태>
다음에 도 28 ∼도 33을 이용하여 본 발명의 제4 실시 형태의 반도체 장치 및 그 제조 방법을 설명한다. 우선, 도 28을 이용하여 본 실시 형태의 반도체 장치의 구조를 설명한다.
본 실시 형태의 반도체 장치에 있어서는, 층간 절연막(13)이 형성될 때까지의 구조는 제1∼3실시 형태의 반도체 장치의 구조와 완전히 동일하다. 도 28에 도시한 바와 같이, 본 실시 형태의 반도체 장치에 있어서는, 층간 절연막(13)을 상하 방향으로 관통하는 비아 플러그(14)가 형성된다. 비아 플러그(14)의 상측에는 복수의 홈을 갖는 도전성막(15a)이 형성된다. 복수의 홈은 지면에 수직인 방향으로 연장되어 있고, 도전성막(15a)에 의해 캐패시터 하부 전극이 구성되어 있다.
또한, 층간 절연막(13)의 상부 표면, 배선층(65)의 상부 표면 및 도전성막(15a)이 형성하는 복수의 홈 표면 각각을 따르도록 절연막(15b)이 형성되어 있다. 이 같은 절연막(15b)에 의해 패캐시터 유전체막이 구성되어 있다.
또한, 절연막(15b)이 형성하는 복수의 홈 각각의 내부에는 도전성막(15f), 도전성막(15g), 도전성막(15h)이 형성되어 있다. 도전성막(15f), 도전성막(15g) 및 도전성막(15h)에 의해 캐패시터 상부 전극이 구성되어 있다.
또한, 절연막(15b)상에 형성된 층간 절연막(16)에는 도전성막(15f, 15g, 15h)각각에 접속한 비아 플러그(17c, 17b, 17a)가 형성되어 있다. 이 같은 비아 플러그(17c, 17b, 17a)의 상면에는 배선층(18)이 접속되어 있다. 또한 배선층(18)과 배선층(68)은 반도체 기판(1)의 주표면으로부터의 높이가 동일하다.
상기와 같은 본 실시 형태의 반도체 장치에 의하면, 캐패시터 하부 전극을 구성하는 도전성막(15a)의 표면에 의해 복수의 홈이 형성된다. 이에 따라, 반도체 기판(1)의 주표면에 평행한 방향으로 캐패시터 하부 전극을 크게 형성하지 않고도, 캐패시터 하부 전극을 구성하는 도전성막(15)과 캐패시터 유전체막을 구성하는 절연막(15b)이 접촉하는 면적을 크게 할 수 있다.
따라서, 본 실시 형태의 반도체 장치에 의하면 반도체 기판(1)에 평행한 방향으로 캐패시터를 크게 형성하지 않고도 캐패시터 용량을 증가시킬 수 있다.
또한, 캐패시터 상부 전극에 상당하는 도전성막(15f, 15g, 15h) 각각은 캐패시터 유전체막에 상당하는 절연막(b)이 형성하는 복수의 오목부 각각의 내에 형성되어 있다. 이에 따라, 종래 캐패시터와 비교하여 캐패시터 용량을 크게하면서, 캐패시터의 높이를 작게 할 수 있다. 그 결과, 캐패시터에 대응하는 더미 패턴인 배선층(65)의 높이를 작게 할 수 있다. 따라서, 캐패시터에 대응하는 더미 패턴을 구성하는 재료의 사용량을 저감할 수 있다.
그 결과, 본 실시 형태의 반도체 장치에 의하면 반도체 기판의 주표면에 평행한 방향으로 캐패시터를 크게 형성하지 않고도, 캐패시터의 정전 용량을 크게할 수 있는 효과와, 캐패시터에 대응하는 더미 패턴을 구성하는 재료의 사용량을 저감할 수 있는 효과 모두를 얻을 수 있다.
또한, 제1∼제3 실시 형태의 반도체 장치보다도 캐패시터의 정전 용량을 더욱 크게 할 수 있다.
다음에, 본 실시 형태의 반도체 장치의 제조 방법을 도 29 ∼도 33을 이용하여 설명한다. 본 실시 형태의 반도체 장치의 제조 방법에 있어서는 층간 절연막(13)에 비아 플러그(14)가 형성될 때까지는 제1 실시 형태∼제3 실시 형태의 반도체 장치의 제조 방법과 완전히 동일하다.
본 실시 형태의 반도체 장치의 제조 방법에 있어서는, 도 29에 도시한 바와 같이, 층간 절연막(13)에 상하 방향으로 관통하는 비아 플러그(14)가 형성된다. 비아 플러그(14)의 상부 표면에 접촉하도록 도전성막(15)이 형성됨과 동시에, 도전성막(15)과 동일층에 배선층(65)이 형성된다.
다음으로, 층간 절연막(13)의 상부 표면 및 배선층(65)의 상부 표면을 덮으면서, 도전성막(15)의 양단부 각각으로부터 소정 거리의 위치 각각 보다도 외측인 영역을 덮는 레지스트막(255)이 형성된다. 또한, 도전성막(15)의 상표면상의 중앙 부 근방에는 2개의 고립된 레지스트막(255)이 형성된다.
다음으로, 도 29에 도시한 상태에서 레지스트막(255)을 마스크로 하여 도전성막(15)이 에칭된다. 이에 따라, 도 30에 도시한 바와 같은 구조가 얻어진다. 도 30에 도시한 도전성막(15a)에 의해 캐패시터 하부 전극이 구성되어 있다. 이 같은 도 30에 도시한 구조에 있어서는, 도전성막(15a)의 형상이 빗살형상으로 되어 있다. 캐패시터 하부 전극으로서의 도전성막(15a)은 지면에 수직 방향으로 연장되는 3개의 홈을 가진다. 즉, 캐패시터 하부 전극을 구성하는 도전성막(15a)은 반도체 기판(1)의 주표면에 대해서 수직인 방향으로 연장되는 4개의 측벽부와, 그 4개의 측벽부의 하부측에서 반도체 기판(1)의 주표면에 대해서 평행하게 연장되고, 4개의 측벽부의 하단이 일체적으로 형성된 저면부가 형성되어 있다.
다음으로, 도 31에 도시한 바와 같이, 층간 절연막(13)의 상부 표면, 배선층(65)의 상부 표면 및 도전성막(15a)의 표면을 따르도록 절연막(15b)이 일정 두께로 형성된다. 다음으로, 도 32에 도시한 바와 같이, 절연막(15b)의 표면을 덮도록 도전성막(550)이 형성된다. 이 때, 도전성막(550)은 절연막(15b)의 표면이 형성하는 복수의 오목부 각각을 매립하도록 형성된다.
다음으로, 도전성막(550)이 에칭됨에 따라 절연막(15b)의 상부 표면이 노출된다. 이에 따라, 도 33에 도시한 바와 같은 구조가 얻어진다. 도 33에 도시한 구조에 있어서는, 절연막(15b)의 상부 표면과 절연막(15b)의 표면이 형성하는 오목부에 매립된 도전성막(15f, 15g, 15h) 각각의 상부 표면은 반도체 기판(1)의 주표면으로부터의 높이가 동일하다.
다음으로, 캐패시터 상부 전극을 구성하는 도전성막(15f, 15g, 15h) 각각에 접속하는 비아 플러그(17c, 17b, 17a)가 층간 절연막(16)에 형성된다. 그 후, 비아 플러그(17c, 17b, 17a)의 상면에 접속하는 배선층(18)이 형성됨과 동시에, 배선층(18)과 동일층에 배선층(68)이 형성됨으로써, 도 28에 도시하는 바와 같은 구조가 얻어진다.
상기와 같은 본 실시 형태의 반도체 장치의 제조 방법에 의하면 도 33에 도시한 바와 같이, 캐패시터 상부 전극에 상당하는 도전성막(15f, 15g, 15h)은 캐패시터 유전체막에 상당하는 절연막(15b)이 형성하는 오목부내에 형성된다. 이로 인하여, 종래의 캐패시터와 비교하여 캐패시터 용량을 크게하면서 캐패시터의 높이를 작게할 수 있다. 그 결과, 캐패시터에 대응하는 더미 패턴인 배선층(65)의 높이를 작게할 수 있다. 따라서, 캐패시터에 대응하는 더미 패턴을 구성하는 재료의 사용량을 저감할 수 있다.
또한, 캐패시터의 하부 전극을 구성하는 도전성막(15)과 캐패시터 유전체막을 구성하는 절연막(15b)이 접촉하는 면적은 종래의 캐패시터 보다도 커지게 된다. 따라서, 본 실시 형태의 반도체 장치의 제조 방법에 의하면, 반도체 기판(1)의 주표면에 평행한 방향으로 캐패시터를 크게 형성하지 않고도, 캐패시터의 정전 용량을 증가시킬 수 있다.
그 결과 본 실시 형태의 반도체 장치의 제조 방법에 의하면, 반도체 기판의주표면에 평행한 방향으로 캐패시터를 크게 형성하지 않고도, 캐패시터의 정전 용량을 크게 할 수 있는 효과와, 캐패시터에 대응하는 더미 패턴을 구성하는 재료의 사용량을 저감할 수 있는 효과 모두를 얻을 수 있는 반도체 장치를 제조할 수 있다.
또한, 본 실시 형태의 캐패시터의 제조 방법에는 제1 실시 형태의 캐패시터의 제조 방법과 같은 제조 방법이 이용된다. 그러나, 본 실시 형태의 캐패시터를 제2 실시 형태 또는 제3 실시 형태의 캐패시터의 제조 방법과 같은 제조 방법에 의해 형성하더라도 전술한 효과를 얻을 수 있다.
<제5 실시 형태>
제5 실시 형태의 반도체 장치 및 그 제조 방법을 도 34 ∼도 42를 이용하여 설명한다.
우선, 도 34를 이용하여 제5 실시 형태의 반도체 장치의 구조를 설명한다. 본 실시 형태의 반도체 장치에 있어서는 제1∼제4 실시 형태의 반도체 장치의 구조와 같은 구조이다. 그러나, 본 실시 형태의 반도체 장치는 층간 절연막(13)의 상부 근방에 캐패시터가 형성되어 있지 않은 것이 제1∼제4 실시 형태의 반도체 장치의 구조와 다르다.
따라서, 층간 절연막(13)의 상부 근방에 형성된 도전성막(15)과 배선층(65)은 모두 동일층 구조이다. 이에 따라, 본 실시 형태의 반도체 장치의 구조에 의하면, 종래 기술에 있어서 도시한 캐패시터에 대응하는 더미 패턴이 2층 구조인 반도체 장치와 비교하여, 더미 패턴의 높이를 줄일 수 있다.
또한, 본 실시 형태의 반도체 장치에 있어서는, 캐패시터가 소자 분리 절연막(2a)에 형성된 오목부에 매립되어 있는 것이 제1∼제4 실시 형태의 반도체 장치의 구조와 다르다.
본 실시 형태의 반도체 장치는 소자 분리 절연막(2a)에 형성된 오목부의 표면을 따르도록, 도전성막(20a)이 형성되어 있다. 도전성막(20a)에 의해 캐패시터 하부 전극이 구성되어 있다. 따라서, 캐패시터 하부 전극은 반도체 기판(1)의 주표면에 대해서 수직인 방향으로 연장되는 부분 및 반도체 기판(1)의 주표면에 대해서 평행한 방향으로 연장되는 부분을 갖고 있다.
또한, 도전성막(20a)이 형성하는 오목부의 저면을 따르도록 절연막(20d)이 형성되어 있다. 도전성막(20a)이 형성하는 오목부의 2개의 내측면 각각을 따르도록 2개의 절연막(20e)이 형성되어 있다. 절연막(20d)과 2개의 절연막(20e)에 의해 캐패시터 유전체막이 구성되어 있다.
또한, 절연막(20d) 및 2개의 절연막(20e)이 형성하는 오목부에 도전성막(20c)이 매립되어 있다. 이 같은 도전성막(20c)에 의해 캐패시터 상부 전극이 구성되어 있다. 또한, 도전성막(20c)의 상부 표면에 접함과 동시에, 소스/드레인 영역(3)의 싱부 표면에 접하는 배선층(300)이 형성되어 있다. 또한, 캐패시터 상부 전극을 구성하는 도전성막(20c)의 상부 표면에는 비아 플러그(88)가 접속되어 있다. 이 같은 비아 플러그(88)의 배선층(9)에 접속되어 있다.
또한, 상기 설명한 본 실시 형태의 반도체 장치의 특징 부분의 구조 이외의 구조에 대해서는 제1∼제4 실시 형태에서 도 1, 도 11, 도 21 및 도 28을 이용하여도시한 구조와 완전히 동일한 구조이다.
상기 구조의 본 실시 형태의 반도체 장치에 의하면, 캐패시터가 소자 분리 절연막(2a)내에 매립되어 있다. 이로 인하여 캐패시터에 대응하는 더미 패턴을 형성할 필요가 없다. 즉, 1층의 배선층(15)에 대응하는 1층의 더미 패턴인 배선층(65)만을 형성함으로써, 후공정에서의 CMP후의 층간 절연막(16)의 상부 표면의 평탄화를 실현할 수 있다. 그 결과, 캐패시터에 대응하는 더미 패턴을 구성하는 재료의 사용량을 저감할 수 있다.
또한, 캐패시터 유전체막은 반도체 기판(1)의 주표면에 대해서 수직인 방향으로 연장되는 부분 및 반도체 기판(1)의 주표면에 대해서 평행한 방향으로 연장되는 부분을 갖고 있다.
따라서, 제1∼제4 실시 형태의 반도체 장치와 마찬가지로 반도체 기판의 주표면에 평행한 방향으로 캐패시터의 상부 전극 및 하부 전극을 크게 형성하지 않고도, 캐패시터의 용량을 증가시킬 수 있다.
그 결과, 본 실시 형태의 반도체 장치의 제조 방법에 의하면, 반도체 기판의 주표면에 평행한 방향으로 캐패시터를 크게 형성하지 않고도, 캐패시터의 정전 용량을 크게 할 수 있는 효과와, 캐패시터에 대응하는 더미 패턴을 구성하는 재료의 사용량을 저감할 수 있는 효과 모두를 얻을 수 있는 반도체 장치를 제조할 수 있다.
다음에 도 35∼도 42를 이용하여 제5 실시 형태의 반도체 장치의 제조 방법을 설명한다. 제5 실시 형태의 반도체 장치의 제조 방법에 의하면, 우선 반도체기판(1)의 주표면으로부터 소정 깊이에 걸쳐서 소자 형성 영역을 형성하기 위한 소자 분리 절연막(2)이 형성된다.
다음으로, 소자 형성 영역의 반도체 기판(1)의 주표면으로부터 소정 깊이에 걸쳐서 소스/드레인 영역(3) 및 소스/드레인 영역(53)이 형성된다. 또한, 소스/드레인 영역(3)들 사이에 끼인 영역의 상부에는 게이트 절연막(4)이 형성된다. 또한, 게이트 절연막(4)상에는 게이트 전극(5)이 형성된다. 또한, 게이트 절연막(4) 및 게이트 전극(5)의 측벽에는 측벽 절연막(6)이 형성된다.
또한, 소스/드레인 영역(53)들 사이에 끼인 영역의 상부에는 게이트 절연막(54)이 형성된다. 다음으로, 게이트 절연막(54) 및 게이트 전극(55)의 측벽에는 측벽 절연막(56) 이 형성된다.
다음으로, 소자 분리 절연막(2), 소스/드레인 영역(3, 53), 측벽 절연막(6, 56) 및 게이트 전극(5, 55)을 일체적으로 덮도록 레지스트막(256)이 형성된다. 단, 레지스트막(256)은 도전성막(20)의 상부 표면의 일부 영역에서 개구되어 있다. 그 후, 레지스트막(256)의 개구부에서 노출되는 소자 분리 절연막(2)이 에칭된다. 이에 따라, 소자 분리 절연막(2a)이 형성된다. 이 같은 소자 분리 절연막(2a)에 도전성막(200)이 매립된다. 그 결과, 도 35에 도시한 구조가 얻어진다.
이 같은 레지스트막(256)을 마스크로 하여 도 36에서 화살표로 나타낸 방향으로 도전성막(20)에 대해서 이온 주입이 이루어진다. 이 같은 이온 주입에서는 산소 이온(200)이 주입된다. 도전성막(20)의 산소 이온이 편석하는 부분은 금속 산화막 또는 실리콘 산화막등으로 변화한다.
다음으로, 레지스트막(256)이 제거된다. 이에 따라 도 37에 도시한 바와 같이, 도전성막(20)의 내부에는 절연막(20d)이 형성된다. 이 같은 절연막(20d)은 도전성막(20)과는 구별 가능한 막으로 되어 있다. 또한, 도전성막(20)으로는 예를 들면 구리, 또는 알루미늄등의 금속 또는 다결정 실리콘막이 이용되어진다.
또한, 앞서 설명한 이온 주입 공정에 있어서는, 산소 이온의 농도 피크가 도전성막(20)의 주표면으로부터 소정 깊이의 위치(도전성막(20)의 상하 방향의 대략 중앙부)에 형성되도록 도우즈량 및 주입 에너지가 결정되어 진다. 따라서, 도 37에 도시한 바와 같이 이온 주입후의 절연막(20b)은 도전성막(20d)의 주표면으로부터 소정 깊이의 위치에만 연장되어 있도록 형성된다.
다음으로, 도 38에 도시한 바와 같이 도전성막(20)의 양단부 각각으로부터 소정 거리를 둔 위치 각각 보다도 외측인 영역을 덮는 레지스트막(257)이 형성된다. 또한, 레지스트막(257)은 절연막(20b)의 양단 각각으로부터 소정 거리를 둔 위치 각각 보다도 내측인 영역을 덮는다.
그 후, 레지스트막(257)을 마스크로 하여 도전성막(200)이, 절연막(20d)의 표면이 노출될 때까지 에칭된다. 이에 따라, 도 39에 도시한 바와 같은 구조가 얻어진다. 즉, 캐패시터 하부 전극을 구성하는 도전성막(20a)과 캐패시터 상부 전극을 구성하는 도전성막(20c)이 형성된다.
다음으로, 도 40에 도시한 바와 같이 반도체 기판(1)의 주표면을 일체적으로 덮는 절연막(650)이 형성된다. 이 같은 절연막(650)은 도전성막(20c)과 도전성막(20a)과의 사이에 형성된 오목부를 매립하도록 형성된다.
다음으로, 도 40에 도시한 절연막(650)이 에칭됨으로써 게이트 전극(5, 55)의 상부 표면 및 소스/드레인 영역(3, 53)의 상부 표면이 노출된다. 이에 따라서 도 41에 도시하는 바와 같은 구조가 얻어진다.
도 41에 도시한 바와 같은 구조에 있어서는, 도전성막(20a)과 도전성막(20c)과의 사이에 2개의 절연막(20e)이 매립되어 있다. 이 같은 절연막(20d) 및 2개의 절연막(20e)에 의해 캐패시터 유전체막이 구성된다.
다음으로, 도 42에 도시한 바와 같이, 도전성막(20a)의 상부 표면의 일부와, 소스/드레인 영역(3)의 상부 표면을 접속하도록 배선층(300)이 형성된다. 이 같은 배선층(300)에 의해 캐패시터와 트랜지스터가 전기적으로 접속된다.
상기와 같은 본 실시 형태의 반도체 장치의 제조 방법에 의하면, 반도체 기판(1)의 주표면에 대해서 평행한 방향으로 연장되는 부분과, 반도체 기판(1)의 주표면에 대해서 수직인 방향으로 연장되는 부분을 가지도록 캐패시터 하부 전극을 구성하는 도전성막(20a)이 형성된다. 따라서, 반도체 기판(1)의 주표면에 평행한 방향으로 캐패시터를 크게 형성하지 않고도, 캐패시터의 정전 용량을 증가시킬 수 있다.
또한, 상기와 같은 실시 형태의 반도체 장치의 제조 방법에 의하면, 캐패시터를 소자 분리 절연막(2a)내에 매립하도록 형성할 수 있다. 이로 인하여, 캐패시터에 대응하는 더미 패턴을 형성할 필요가 없다. 따라서, 1층의 배선층(15)에 대응하는 1층의 더미 패턴인 배선층(65)만을 형성함으로써, 후공정에서의 CMP후의 층간 절연막(16)의 상부 표면의 평탄화를 실현할 수 있다. 그 결과, 캐패시터에 대응하는 더미 패턴을 구성하는 재료의 사용량을 저감할 수 있다.
그 결과 본 실시 형태의 반도체 장치의 제조 방법에 의하면, 반도체 기판의 주표면에 평행한 방향으로 캐패시터를 크게 형성하지 않고도, 캐패시터의 정전 용량을 크게 할 수 있는 효과와, 캐패시터에 대응하는 더미 패턴을 구성하는 재료의 사용량을 저감할 수 있는 효과 모두를 얻을 수 있는 반도체 장치를 제조할 수 있다.
또한, 본 실시 형태의 반도체 장치의 제조 방법에 있어서는 제3 실시 형태의 캐패시터의 제조 방법과 같은 제조 방법을 이용하여 캐패시터가 형성된다. 그러나, 본 실시 형태의 캐패시터의 제조 방법으로서 제1 실시 형태 또는 제2 실시 형태의 제조 방법을 이용하더라도 전술한 효과와 같은 효과를 얻을 수 있다.
또한, 본 실시 형태의 캐패시터 상부 전극으로는 일체 구조의 도전성막이 이용되지만, 제4 실시 형태의 캐패시터 상부 전극과 마찬가지로 복수로 분리된 캐패시터 상부 전극을 이용하여도 된다. 이에 따라, 제4 실시 형태의 반도체 장치와 마찬가지로 캐패시터의 정전 용량을 보다 증가시킬 수 있다.
또한, 상기 제1∼제5 실시 형태의 반도체 장치에 있어서, 캐패시터 상부 전극 또는 캐패시터 하부 전극으로는 불순물을 포함하는 다결정 실리콘, 구리막, 알루미늄막, 구리/알루미늄 합금막, 또는 구리/알루미늄 합금과 실리콘과의 합금막이 이용된다.
캐패시터 상부 전극 또는 캐패시터 하부 전극은 CVD(Chemical Vapor Deposition)법, 도금, 또는 스퍼터법등을 이용하여 형성된다.
또한, 캐패시터 유전체막으로는 실리콘 산화막, 실리콘 질화막, Ta2O5(산화 탄탈)막, 또는 BST(티탄산 바륨 스톤튬)막이 이용된다.
또한, 상기 제1∼제5 실시 형태의 반도체 장치의 캐패시터는 MIM(Metal Insulator Metal) 캐패시터이다. 또한, 컨택트 플러그 또는 배선층으로는 텅스텐 또는 티탄등의 금속, 및 불순물을 포함하는 다결정 실리콘막등이 이용된다. 또한, 층간 절연막으로는 CVD법 또는 스퍼터법에 의해 퇴적된 실리콘 산화막 또는 실리콘 질화막이 이용된다.
이상 설명한 바와 같이 본 발명에 의하면, 반도체 기판의 주표면에 평행한 방향으로 큰 면적을 점유하지 않고도, 정전 용량을 증가시킬 수 있게됨과 동시에, 더미 패턴을 구성하는 재료의 사용량을 저감할 수 있는 캐패시터를 갖는 반도체 장치를 얻을 수 있다.

Claims (3)

  1. 반도체 기판과,
    상기 반도체 기판의 주표면과 평행한 상부 표면을 갖고, 그 상부 표면으로부터 소정 깊이에 걸쳐 형성된 제1 오목부와, 상기 상부 표면으로부터 소정 깊이에 걸쳐 형성된 제2 오목부를 갖는 층간 절연막과,
    상기 제1 오목부에 충전되어, 상기 상부 표면과 연속하는 상부 표면을 갖는 제1 도전성막과,
    상기 제2 오목부의 표면을 따르도록 형성된 캐패시터 하부 전극과,
    상기 캐패시터 하부 전극이 형성하는 오목부의 표면을 따르도록 형성된 캐패시터 유전체막과,
    상기 캐패시터 유전체막이 형성하는 오목부내에 형성된 캐패시터 상부 전극을 구비한 반도체 장치.
  2. 제1항에 있어서,
    상기 캐패시터 하부 전극이 형성하는 오목부는, 복수의 홈부를 이용하여 형성되고,
    상기 캐패시터 유전체막은, 상기 복수의 홈부의 표면 각각을 따르도록 형성되고,
    상기 캐패시터 상부 전극은, 복수로 분리된 상태에서 상기 캐패시터 유전체막이 형성하는 복수의 오목부 각각의 내측에 형성된 반도체 장치.
  3. 반도체 기판에 형성된 영역으로서, 트랜지스터가 형성된 소자 형성 영역과,
    상기 소자 형성 영역을 둘러싸면서, 상부 표면으로부터 소정 깊이에 걸쳐 형성된 오목부를 갖는 소자 분리 절연막과,
    상기 오목부내에 형성되어, 상기 트랜지스터의 소스/드레인 영역에 전기적으로 접속된 캐패시터를 구비한 반도체 장치.
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