JPS61184852A - 集積回路パツケ−ジ - Google Patents
集積回路パツケ−ジInfo
- Publication number
- JPS61184852A JPS61184852A JP60024775A JP2477585A JPS61184852A JP S61184852 A JPS61184852 A JP S61184852A JP 60024775 A JP60024775 A JP 60024775A JP 2477585 A JP2477585 A JP 2477585A JP S61184852 A JPS61184852 A JP S61184852A
- Authority
- JP
- Japan
- Prior art keywords
- conductor pattern
- signal conductor
- package
- line
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49838—Geometry or layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Geometry (AREA)
- Waveguides (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、集積回路（以下ＩＣと略称する）チップを収
容するのに用いるパッケージに関し、特に高速、高周波
領域のＩＣの実現に適したＩＣパッケージに関する。
容するのに用いるパッケージに関し、特に高速、高周波
領域のＩＣの実現に適したＩＣパッケージに関する。
（従来の技術）
半導体パッケージの構造は大きく分けると、セラミック
、メタル、ガラス、プラスチックの構造による４種類に
分類される。しかし、能動素子がトランジスタからＩＣ
，ＬＳＩ、さらには超ＬＳＩへと進展していく中で、パ
ッケージ構造の変化も激しくその構造も単なる上述の４
構造では分類できず、各種の材料や構造が入り組んだ複
雑なものになりつつある。しかし、形状から分類すると
トランジスタ外形型パッケージ（Ｔｏ型）、５ｉｎｇｌ
ｅ−Ｉｎ−Ｌｉｎｅパッケージ（ＳＩＰ型）、１）ｕａ
ｌ−Ｉｎ−Ｌｉｎｅパッケージ（ＤＩＰ型）、フラット
バックタイプパッケージ、テープキャリアタイプパッケ
ージに大別される。
、メタル、ガラス、プラスチックの構造による４種類に
分類される。しかし、能動素子がトランジスタからＩＣ
，ＬＳＩ、さらには超ＬＳＩへと進展していく中で、パ
ッケージ構造の変化も激しくその構造も単なる上述の４
構造では分類できず、各種の材料や構造が入り組んだ複
雑なものになりつつある。しかし、形状から分類すると
トランジスタ外形型パッケージ（Ｔｏ型）、５ｉｎｇｌ
ｅ−Ｉｎ−Ｌｉｎｅパッケージ（ＳＩＰ型）、１）ｕａ
ｌ−Ｉｎ−Ｌｉｎｅパッケージ（ＤＩＰ型）、フラット
バックタイプパッケージ、テープキャリアタイプパッケ
ージに大別される。
ＴＯ型パッケージは、トランジスタと同一のメタル型ハ
ーメチックパッケージに多数のリードを付けたものであ
り、メタルキャップ溶接強度が強い、封入雰囲気の制御
も簡単に行なえる等の特徴を持っている。しかし現在で
は、パッケージが高価になる、多数リードが出たパッケ
ージでは基板上への搭載が複雑である等の点からあまり
使用きれなくなる傾向にある。
ーメチックパッケージに多数のリードを付けたものであ
り、メタルキャップ溶接強度が強い、封入雰囲気の制御
も簡単に行なえる等の特徴を持っている。しかし現在で
は、パッケージが高価になる、多数リードが出たパッケ
ージでは基板上への搭載が複雑である等の点からあまり
使用きれなくなる傾向にある。
ＳＩＰＩＣパッケージパッケージの片側番ζリードが配
列きれたものであり、ＤＩＰ型パッケージはパッケージ
の両側にリードが配列されたものである。ＳＩＰ型及び
ＤＩＰ型パッケージは、チップのマウント、ポンディン
グの連続自動化や大量バッチ処理等が可能になるため、
量産に適しており、材料面を含め安価なパッケージを得
る事ができる。最近では、民生用ばかりではなく通信工
業用ＩＣ，ＬＳＩの分野でもかなり使用されている。た
だし、ＳＩＰ型及びＤＩＰ型パッケージは、リードフレ
ームを使用しているために内部リードの長さが長くなり
、制作や取り扱いが困難、電気的高周波特性を劣化させ
る等の欠点があった。
列きれたものであり、ＤＩＰ型パッケージはパッケージ
の両側にリードが配列されたものである。ＳＩＰ型及び
ＤＩＰ型パッケージは、チップのマウント、ポンディン
グの連続自動化や大量バッチ処理等が可能になるため、
量産に適しており、材料面を含め安価なパッケージを得
る事ができる。最近では、民生用ばかりではなく通信工
業用ＩＣ，ＬＳＩの分野でもかなり使用されている。た
だし、ＳＩＰ型及びＤＩＰ型パッケージは、リードフレ
ームを使用しているために内部リードの長さが長くなり
、制作や取り扱いが困難、電気的高周波特性を劣化させ
る等の欠点があった。
テープキャリアタイプパッケージは、チップをポリイミ
ドテープに連続的に組み込み、樹脂でコード口た上で個
々に切りはなしたものであり、回路基板の導体面に平面
付けされる。
ドテープに連続的に組み込み、樹脂でコード口た上で個
々に切りはなしたものであり、回路基板の導体面に平面
付けされる。
フラットパックタイプパッケージは、両側または四方向
に端子を出した小形パッケージであり、回路基板の孔に
挿入せず導体パターン上に直接平面付けするタイプであ
る。Ｓ工Ｐ＋ＤＩＰタイプと異なり、実装面積が従来の
同ピン数のＤＩＰに比べて１／２以下である。また四方
向にリードが出ている事から内部リードの長さが短くな
るため、インダクタンスやキャパシタンス等の寄生素子
効果を軽減する事ができる等の特長をもち、帯域数百Ｍ
Ｈｚ程度の各種高周波回路に適用されている。一方、電
気回路の動作領域は年々高速化、広帯域化する傾向にあ
り、例えば、数ＧＨ２の帯域を持った増幅器、数Ｇｂ／
ｓの高速で動作するディジタル回路等が必要となってい
る。これに応じてＩＣ化技術も年々と進み、例えばガリ
ウムヒ素電界効果トランジスタを用いた、ガリウムヒ素
ＩＣでの高速ディジタルＩＣ，高周波アナログＩＣが実
現されつつある。したがって、このような高速ＩＣに適
合したＩＣパッケージの必要性が高まっているが、従来
のＩＣパッケージではこのような高速ＩＣの能力を十分
に発揮させるのはきわめて困難であった。
に端子を出した小形パッケージであり、回路基板の孔に
挿入せず導体パターン上に直接平面付けするタイプであ
る。Ｓ工Ｐ＋ＤＩＰタイプと異なり、実装面積が従来の
同ピン数のＤＩＰに比べて１／２以下である。また四方
向にリードが出ている事から内部リードの長さが短くな
るため、インダクタンスやキャパシタンス等の寄生素子
効果を軽減する事ができる等の特長をもち、帯域数百Ｍ
Ｈｚ程度の各種高周波回路に適用されている。一方、電
気回路の動作領域は年々高速化、広帯域化する傾向にあ
り、例えば、数ＧＨ２の帯域を持った増幅器、数Ｇｂ／
ｓの高速で動作するディジタル回路等が必要となってい
る。これに応じてＩＣ化技術も年々と進み、例えばガリ
ウムヒ素電界効果トランジスタを用いた、ガリウムヒ素
ＩＣでの高速ディジタルＩＣ，高周波アナログＩＣが実
現されつつある。したがって、このような高速ＩＣに適
合したＩＣパッケージの必要性が高まっているが、従来
のＩＣパッケージではこのような高速ＩＣの能力を十分
に発揮させるのはきわめて困難であった。
第４図は、比較的高速動作に適した従来のフラットパッ
クタイプパッケージの平面図、第５図は第４図のフラッ
トパックタイプパッケージの断面図であり、ＩＣチップ
を搭載した例を示しているが、ここではこのようなパッ
ケージに高速ＩＣを搭載し高速回路に用いる場合を例に
とり、従来技術の限界を説明する（参考文献として例え
ば、誠文堂新光社出版の“最新ＩＣ技術入門”がある、
） 第４図において、１０１はリードであり通常はリードに
金メッキが施きれている。１０２はパッケージ本体であ
り、セラミック製である。１０３は信号導体パターンで
あり、リード１０１とは電気的に導通となっている。こ
の信号導体パターン１０３の幅は一例として約４００−
のものがあり、印刷配線技術を用いて形成きれており、
表面は金メッキが施されている。信号導体パターン１０
３の長さが可能な限り短くなる構造となっている。１０
４は、ＩＣチップの搭載用金ランド部であり、信号導体
パターン１０３と同様に印刷配線パターンで形成きれて
おり、表面は金メッキが施されている。
クタイプパッケージの平面図、第５図は第４図のフラッ
トパックタイプパッケージの断面図であり、ＩＣチップ
を搭載した例を示しているが、ここではこのようなパッ
ケージに高速ＩＣを搭載し高速回路に用いる場合を例に
とり、従来技術の限界を説明する（参考文献として例え
ば、誠文堂新光社出版の“最新ＩＣ技術入門”がある、
） 第４図において、１０１はリードであり通常はリードに
金メッキが施きれている。１０２はパッケージ本体であ
り、セラミック製である。１０３は信号導体パターンで
あり、リード１０１とは電気的に導通となっている。こ
の信号導体パターン１０３の幅は一例として約４００−
のものがあり、印刷配線技術を用いて形成きれており、
表面は金メッキが施されている。信号導体パターン１０
３の長さが可能な限り短くなる構造となっている。１０
４は、ＩＣチップの搭載用金ランド部であり、信号導体
パターン１０３と同様に印刷配線パターンで形成きれて
おり、表面は金メッキが施されている。
第５図は、第４図のパッケージの断面図であり、同図に
おいては１０１はリード、１０２はパッケージ本体、１
０３は信号導体パターン、１０４はＩＣＣチップ搭載用
クランド部ある。
おいては１０１はリード、１０２はパッケージ本体、１
０３は信号導体パターン、１０４はＩＣＣチップ搭載用
クランド部ある。
１０５は放熱用スタッドであり、ＩＣＣチップ搭載用ク
ランド１０４と導通している。この放熱用スタッド１０
５によりＩＣチップ１０６で発生する熱は、実装される
回路基板を通じて放散される。ＩＣチップ１０６は、例
えば、ＧａＡｓ −Ｉ Ｃチップである。１０７はＩＣ
チップ１０６と信号導体パターン１０３とを接続するボ
ンディングワイヤである。１０Ｂがパッケージキャップ
であり、パッケージ本体１０２には金属ハンダ又はガラ
スハンダで封着してある。
ランド１０４と導通している。この放熱用スタッド１０
５によりＩＣチップ１０６で発生する熱は、実装される
回路基板を通じて放散される。ＩＣチップ１０６は、例
えば、ＧａＡｓ −Ｉ Ｃチップである。１０７はＩＣ
チップ１０６と信号導体パターン１０３とを接続するボ
ンディングワイヤである。１０Ｂがパッケージキャップ
であり、パッケージ本体１０２には金属ハンダ又はガラ
スハンダで封着してある。
（発明が解決しようとする問題点）
第４図及び第５図に示した従来の構造のＩＣパッケージ
では、信号導体パターン１０３を極力短くして、寄生素
子効果を軽減するようにしているが、動作速度（周波数
）が高くなるに従ってこの寄生素子の影響が無視できな
くなり、信号導体パターンが分布定数線路構造でないか
ら、特性インピーダンスが周波数と共に変動する。そこ
で、高周波・高速ＩＣチップ用パッケージとして用いた
とき、入出力端において他の回路とインピーダンス整合
をとって信号伝送を行なうことが不可能であった。
では、信号導体パターン１０３を極力短くして、寄生素
子効果を軽減するようにしているが、動作速度（周波数
）が高くなるに従ってこの寄生素子の影響が無視できな
くなり、信号導体パターンが分布定数線路構造でないか
ら、特性インピーダンスが周波数と共に変動する。そこ
で、高周波・高速ＩＣチップ用パッケージとして用いた
とき、入出力端において他の回路とインピーダンス整合
をとって信号伝送を行なうことが不可能であった。
また、回路基板上にＩＣパッケージを搭載したとき、パ
ッケージ内の信号導体パターンが分布定数線路となった
と仮定すると、パッケージ内部に形成されている信号導
体パターンは、はぼ９０°に曲げられている部分がある
から、信号導体パターンの縁から信号導体と平行に外部
に向かう電界成分が、曲がり部分で方向を転じるのでＥ
波（Ｔｒａｎｓ−ｖｅｒｓｅ Ｅｌｅｃｔｒｉｃ）を生
じ、分布容量Ｃが増加し、その部分のｇが低くなる。そ
こで、信号導体パターンの位置によって特性インピーダ
ンスＺ、が変わり一定でなくなり、このＥ波は隣接線路
にも影響を及ぼす。
ッケージ内の信号導体パターンが分布定数線路となった
と仮定すると、パッケージ内部に形成されている信号導
体パターンは、はぼ９０°に曲げられている部分がある
から、信号導体パターンの縁から信号導体と平行に外部
に向かう電界成分が、曲がり部分で方向を転じるのでＥ
波（Ｔｒａｎｓ−ｖｅｒｓｅ Ｅｌｅｃｔｒｉｃ）を生
じ、分布容量Ｃが増加し、その部分のｇが低くなる。そ
こで、信号導体パターンの位置によって特性インピーダ
ンスＺ、が変わり一定でなくなり、このＥ波は隣接線路
にも影響を及ぼす。
更には、パッケージの形状が四角形であり入出力端は対
向する辺に設けられているから、信号導体パターン長が
均等でなく信号伝播時間に相違を生じる。また同様の理
由により、回路基板にＩＣパッケージを実装する場合、
回路基板上の配線の自由度が低い。
向する辺に設けられているから、信号導体パターン長が
均等でなく信号伝播時間に相違を生じる。また同様の理
由により、回路基板にＩＣパッケージを実装する場合、
回路基板上の配線の自由度が低い。
従って、従来のＩＣパッケージは、ＩＣの動作速度に制
限を与える。たとえば、動作速度ＩＧｂ／Ｓ以上といっ
た高速ＩＣに用いると、ＩＣは良好に動作しない。
限を与える。たとえば、動作速度ＩＧｂ／Ｓ以上といっ
た高速ＩＣに用いると、ＩＣは良好に動作しない。
そこで、本発明の目的は、信号導体パターンの特性イン
ビーダスが広い周波数範囲にわたって安定であり、信号
導体パターン相互の信号伝播時間が一定であるＩＣパッ
ケージの提供にある。
ビーダスが広い周波数範囲にわたって安定であり、信号
導体パターン相互の信号伝播時間が一定であるＩＣパッ
ケージの提供にある。
（問題点を解決するための手段）
前述の問題点を解決するために本発明が提供する手段は
、誘電体基板に複数本の信号導体パターンが配設してあ
る集積回路パッケージであって、前記誘電体基板が円形
状であり、前記信号導電パターンは前記誘電体基板の表
面上にその誘電体基板の中心部から外周方向へ放射状か
つ直線状に配設してあり、前記誘電体基板の裏面全体に
接地導体パターンが設けてあり、前記信号導体パターン
の線路幅が前記中心部に向かって連続的に細くしてあり
、前記誘電体基板の厚さは前記信号導体パターンの幅の
変化に比例して前記中心部に向かって連続的に薄くして
あることを特徴とする。
、誘電体基板に複数本の信号導体パターンが配設してあ
る集積回路パッケージであって、前記誘電体基板が円形
状であり、前記信号導電パターンは前記誘電体基板の表
面上にその誘電体基板の中心部から外周方向へ放射状か
つ直線状に配設してあり、前記誘電体基板の裏面全体に
接地導体パターンが設けてあり、前記信号導体パターン
の線路幅が前記中心部に向かって連続的に細くしてあり
、前記誘電体基板の厚さは前記信号導体パターンの幅の
変化に比例して前記中心部に向かって連続的に薄くして
あることを特徴とする。
（発明の原理）
本発明においては、以下に述べる原理に基づき、本発明
の目的を達成している。
の目的を達成している。
第１にＩＣパッケージを誘電体基板表面に配置された信
号導体パターンと誘電体基板の裏面全体に配置された接
地導体パターンとによるマイクロストリップ線路構造と
し、特に信号導体パターンの線路幅をＩＣチップ搭載部
（パッケージの中心部に向かって連続的に細くすると共
に、ＩＣパッケージの誘電体基板の厚さを同様に薄くす
る事により、信号導体パターンを一定の特性インピーダ
ンスを持つ分布定数線路とする。
号導体パターンと誘電体基板の裏面全体に配置された接
地導体パターンとによるマイクロストリップ線路構造と
し、特に信号導体パターンの線路幅をＩＣチップ搭載部
（パッケージの中心部に向かって連続的に細くすると共
に、ＩＣパッケージの誘電体基板の厚さを同様に薄くす
る事により、信号導体パターンを一定の特性インピーダ
ンスを持つ分布定数線路とする。
第２に、ＩＣパッケージの形状を円形状にし、信号導体
パターンを外周方向に対して放射状でかつ直線状の配置
とすることにより、全ての信号導体パターン長を等しく
して信号導体パターン相互の信号伝播時間を一定にする
と共に、Ｅ波の発生を防止し、さらには実装上の自由度
を増加せしめる。
パターンを外周方向に対して放射状でかつ直線状の配置
とすることにより、全ての信号導体パターン長を等しく
して信号導体パターン相互の信号伝播時間を一定にする
と共に、Ｅ波の発生を防止し、さらには実装上の自由度
を増加せしめる。
このようなＩＣパッケージでは、誘電体基板の裏面全体
に設けた接地導体パターンと電気的に導通した放熱用ス
タッドを設けて、回路基板への搭載及び回路基板上の接
地導体との接続にこの放熱用スタッドを用いることによ
り、高周波での接地が完全に行える。
に設けた接地導体パターンと電気的に導通した放熱用ス
タッドを設けて、回路基板への搭載及び回路基板上の接
地導体との接続にこの放熱用スタッドを用いることによ
り、高周波での接地が完全に行える。
また、このＩＣパッケージでは、誘電体基板の厚さが誘
電体基板の裏面を基準面として、信号導体パターンの幅
の変化に比例して中心部に向かって連続的に薄くシであ
るから、ＩＣチップを搭載したときにパッケージのキャ
ップとＩＣチップとの間隔が十分に確保でき、高周波に
おける寄生容量が軽減され、ＩＣチップの誤動作が肪止
できる。
電体基板の裏面を基準面として、信号導体パターンの幅
の変化に比例して中心部に向かって連続的に薄くシであ
るから、ＩＣチップを搭載したときにパッケージのキャ
ップとＩＣチップとの間隔が十分に確保でき、高周波に
おける寄生容量が軽減され、ＩＣチップの誤動作が肪止
できる。
このＩＣパッケージでは、実装する回路基板上の信号線
路と本パッケージの信号導体パターンとをリードなしに
直接接続することにより、寄生素子の効果を著しく軽減
できる。
路と本パッケージの信号導体パターンとをリードなしに
直接接続することにより、寄生素子の効果を著しく軽減
できる。
（実施例）
以下に本発明の実施例を挙げ、実施例の図面を参照して
本発明の詳細な説明を行なう。
本発明の詳細な説明を行なう。
第１図は本発明の一実施例の平面図、第２図はこの実施
例の第１図ｘ−ｘ’面断面図である。これらの図におい
て、１は接地導体パターン、２は導体パターン、５は裏
面の放熱用スタッド、６はＩＣチップ、７はボンディン
グワイヤ、８はパッケージキャップである。
例の第１図ｘ−ｘ’面断面図である。これらの図におい
て、１は接地導体パターン、２は導体パターン、５は裏
面の放熱用スタッド、６はＩＣチップ、７はボンディン
グワイヤ、８はパッケージキャップである。
信号導体パターン３は、パッケージ本体２の中心部から
半径方向に伸びる放射状の直線導体ノくターンとして配
置することにより、全ての導体／＜ターンの信号伝播時
間が等しくなるように形成されている。更に直線の導体
パターンとして形成することにより、線路の曲がり部分
で生じるような電界成分におけるＥ波の発生がなく、電
界成分が一様な信号導体パターンを形成することができ
、さらには、各信号導体パターンの信号伝播時間が一定
となる。また信号導体パターン３は、パ・７ケ一ジ本体
２の誘電体基板の裏面全体に接地導体パターン１を配置
することによりマイクロストリ・７ブ形分布定数線路を
構成する。
半径方向に伸びる放射状の直線導体ノくターンとして配
置することにより、全ての導体／＜ターンの信号伝播時
間が等しくなるように形成されている。更に直線の導体
パターンとして形成することにより、線路の曲がり部分
で生じるような電界成分におけるＥ波の発生がなく、電
界成分が一様な信号導体パターンを形成することができ
、さらには、各信号導体パターンの信号伝播時間が一定
となる。また信号導体パターン３は、パ・７ケ一ジ本体
２の誘電体基板の裏面全体に接地導体パターン１を配置
することによりマイクロストリ・７ブ形分布定数線路を
構成する。
第１図の導体パターンにおいて、Ａ−Ｂ間の信号導体パ
ターンは線路幅がＷから連続的に細くなるように形成さ
れている。いま、ある点における線路幅Ｗに対して線路
長ΔＰを考えると、その線路の特性インピーダンス２は
ｚ＝八へなる式で表わされる。この式から、線路インピ
ーダンス２が一定であるためには、単位長当りのキャパ
シタン誘電率、Ｈ二基板厚）の関係式において、Ｃを一
定とするためにはε、Δ！が一定であるから、線路幅Ｗ
と基板厚Ｈとの比Ｗ／Ｈを一定にすればよい。
ターンは線路幅がＷから連続的に細くなるように形成さ
れている。いま、ある点における線路幅Ｗに対して線路
長ΔＰを考えると、その線路の特性インピーダンス２は
ｚ＝八へなる式で表わされる。この式から、線路インピ
ーダンス２が一定であるためには、単位長当りのキャパ
シタン誘電率、Ｈ二基板厚）の関係式において、Ｃを一
定とするためにはε、Δ！が一定であるから、線路幅Ｗ
と基板厚Ｈとの比Ｗ／Ｈを一定にすればよい。
本実施例では、Ｗ／）Ｉを一定にして信号導体パターン
３の特性インピーダンスが、周波数の広い帯域で安定で
あり、半径方向のどの位置でも一定になるようにしてあ
る。
３の特性インピーダンスが、周波数の広い帯域で安定で
あり、半径方向のどの位置でも一定になるようにしてあ
る。
パッケージ本体２には、通常のセラミック材を用いるが
、本実施例では、マイクロストリップ形の分布定数線路
を形成するので、このセラミック材の厚きが線路の特性
インピーダンスの値に影響を与える。したがって、この
厚さは線路の所要特性インピーダンス値、機械的強度等
を考慮して適切な値に定める必要がある。
、本実施例では、マイクロストリップ形の分布定数線路
を形成するので、このセラミック材の厚きが線路の特性
インピーダンスの値に影響を与える。したがって、この
厚さは線路の所要特性インピーダンス値、機械的強度等
を考慮して適切な値に定める必要がある。
ＩＣチップ６は、通常パッケージの裏側中央部分に取り
付けられた放熱用スタッド５上に搭載する。この放熱用
スタッド５は、パッケージ本体２小東ノ１仝イ太Ｌ７毛
喰惚引イいス怖輛道伏パ〃−ン１と電気的に導通してい
る。このＩＣチ・７ブ６と信号導体パターン３との接続
は、ボンディングワイヤ７により行なわれる。信号導体
パターン３は、前述のようにパッケージ本体（誘電体基
板）２と接地導体パターン１とによってマイクロストリ
・ノブ形分布定数線路化されている。
付けられた放熱用スタッド５上に搭載する。この放熱用
スタッド５は、パッケージ本体２小東ノ１仝イ太Ｌ７毛
喰惚引イいス怖輛道伏パ〃−ン１と電気的に導通してい
る。このＩＣチ・７ブ６と信号導体パターン３との接続
は、ボンディングワイヤ７により行なわれる。信号導体
パターン３は、前述のようにパッケージ本体（誘電体基
板）２と接地導体パターン１とによってマイクロストリ
・ノブ形分布定数線路化されている。
第１図および第２図におけるＡ−Ｂ間の信号導体パター
ンは連続的に線路幅を小さくしてあり、この区間ではパ
ッケージ本体２の誘電体基板の厚さＨを線路幅に比例し
て薄くしてあるから、線路の特性インピーダンスは一定
値に保たれる。このような構造にすることにより、一定
の特性インピーダンスを保ったままで線幅を可能な限り
細くすることができ、小さな形状のＩＣチップ６のごく
近端まで良好な信号伝送特性を持った信号導体／くター
ンを形成することができる。さらに、このようにＩＣチ
ップ６のごく近端まで信号導体／く夕〜ン３を形成でき
るから、ボンディングワイヤ７の要害が短縮される。一
方、このような形状の信号導体パターン３は外部回路と
の信号接続部においては、幅を充分広く形成できるから
、たとえばノ１ンダ付は等による外部回路との接続が容
易かつ強固に行なえる。さらには、この実施例の信号導
体パターン３は、従来のフラットパックタイプの信号導
体パターン１０３に比べＩＣパッケージの小形化を容易
にする。
ンは連続的に線路幅を小さくしてあり、この区間ではパ
ッケージ本体２の誘電体基板の厚さＨを線路幅に比例し
て薄くしてあるから、線路の特性インピーダンスは一定
値に保たれる。このような構造にすることにより、一定
の特性インピーダンスを保ったままで線幅を可能な限り
細くすることができ、小さな形状のＩＣチップ６のごく
近端まで良好な信号伝送特性を持った信号導体／くター
ンを形成することができる。さらに、このようにＩＣチ
ップ６のごく近端まで信号導体／く夕〜ン３を形成でき
るから、ボンディングワイヤ７の要害が短縮される。一
方、このような形状の信号導体パターン３は外部回路と
の信号接続部においては、幅を充分広く形成できるから
、たとえばノ１ンダ付は等による外部回路との接続が容
易かつ強固に行なえる。さらには、この実施例の信号導
体パターン３は、従来のフラットパックタイプの信号導
体パターン１０３に比べＩＣパッケージの小形化を容易
にする。
また、本実施例のＩＣパッケージ本体２は、その基板厚
が連続的に変化しているが、放熱用スタッド５との接着
面は平坦であるから、放熱用スタッド５との接萱は容易
に行なえる。放熱用スタ・７ド５は、熱伝導性の優れた
金属材料、例えば無酸素銅等を用いて形成される。
が連続的に変化しているが、放熱用スタッド５との接着
面は平坦であるから、放熱用スタッド５との接萱は容易
に行なえる。放熱用スタ・７ド５は、熱伝導性の優れた
金属材料、例えば無酸素銅等を用いて形成される。
本実施例を回路基板に搭載するには、回路基板上の信号
導体パターンと実施例の信号導体パターン３とをハンダ
イ寸けあるいはボンディングワイヤによって直接接続す
ればよい。なおこのとき回路基板上の特性インピーダン
スが、実施例の信号導体パターン３の特性インピーダン
ス２と同じになるように、回路基板上のパターンを設計
する。実施例の接地導体パターン１と回路基板の設置パ
ターンとの接続は、放熱用スタッド５を回路基板上の接
地パターンにハンダ付けする事で行なわれ、これにより
高周波的にも充分な接地が行なわれる。これらによって
、インダクタンスやキャパシタンス等の寄生素子効果を
ほとんど受けることなく、’ＩＣチップ６と回路基板上
のパターンとを接続することができる。さらに本実施例
では、本体２は円形であり２号導体パターン３は放射状
に設けられているから、回路基板上での搭載、信号線の
接続が容易に行なえる。また、回路基板の設計において
も自由度が増大する。
導体パターンと実施例の信号導体パターン３とをハンダ
イ寸けあるいはボンディングワイヤによって直接接続す
ればよい。なおこのとき回路基板上の特性インピーダン
スが、実施例の信号導体パターン３の特性インピーダン
ス２と同じになるように、回路基板上のパターンを設計
する。実施例の接地導体パターン１と回路基板の設置パ
ターンとの接続は、放熱用スタッド５を回路基板上の接
地パターンにハンダ付けする事で行なわれ、これにより
高周波的にも充分な接地が行なわれる。これらによって
、インダクタンスやキャパシタンス等の寄生素子効果を
ほとんど受けることなく、’ＩＣチップ６と回路基板上
のパターンとを接続することができる。さらに本実施例
では、本体２は円形であり２号導体パターン３は放射状
に設けられているから、回路基板上での搭載、信号線の
接続が容易に行なえる。また、回路基板の設計において
も自由度が増大する。
パッケージキャップ８（第１図はパッケージキャップ８
を除いて描いである）は、たとえばセラミック材を用い
て形成し、パッケージ本体２への封萱はガラスハンダ等
の４Ｆ導電材料を用いて行なう。本実施例ではパッケー
ジ上面外縁に比べてＩＣチップ搭載部が低い位置にある
から、パッケージキャップ８をパッケージ本体２へ装着
してもパッケージキャップ８とＩＣチップ６との間隔は
充分に確保できるから、高周波領域においてパッケージ
キャップ８がＩＣチップ６の動作に影響を及ぼす事はな
い。
を除いて描いである）は、たとえばセラミック材を用い
て形成し、パッケージ本体２への封萱はガラスハンダ等
の４Ｆ導電材料を用いて行なう。本実施例ではパッケー
ジ上面外縁に比べてＩＣチップ搭載部が低い位置にある
から、パッケージキャップ８をパッケージ本体２へ装着
してもパッケージキャップ８とＩＣチップ６との間隔は
充分に確保できるから、高周波領域においてパッケージ
キャップ８がＩＣチップ６の動作に影響を及ぼす事はな
い。
これまでの説明においては、外部回路との接続用リード
フレームを用いないパッケージの実施例について説明を
行なったが、本発明の範囲はこれに限るものではなく、
外部回路との接続を容易にあるいは強固に行なうために
は、たとえば第３図に本発明の別の実施例として平面図
で示すようなり一ド１１を備えた態様であってもよい。
フレームを用いないパッケージの実施例について説明を
行なったが、本発明の範囲はこれに限るものではなく、
外部回路との接続を容易にあるいは強固に行なうために
は、たとえば第３図に本発明の別の実施例として平面図
で示すようなり一ド１１を備えた態様であってもよい。
また、第１図実施例ではパッケージ本体２の材料の一例
としてセラミック材を用いたが、本発明はこれに限るも
のではなく、例えばベリリヤ材、プラスチック材を用い
てもよい。
としてセラミック材を用いたが、本発明はこれに限るも
のではなく、例えばベリリヤ材、プラスチック材を用い
てもよい。
（発明の効果）
以上述べた如く、本発明によれば、信号導体パターンの
特性インピーダンスが広い周波数範囲にわたって安定で
あり、信号導体パターン相互の信号伝播時間が一定であ
るＩＣパッケージが提供できる。そこで、従来のＩＣパ
ッケージで生じていたようなインピーダンスの不整合が
実質的になくなり、寄生素子の効果が著しく減少するの
で、たとえば動作速度Ｉ Ｇｂ１５以上のＩＣチップを
搭載して動作させることが可能どなる。きらに、本発明
のＩＣパッケージはパッケージ本体とパ・ｙケージキャ
ップと信号導体パターンと接地導体パターンで構成でき
るから、製造が容易であり比較的安価である。また、パ
ッケージの大きさの小型化も容易となり高密度実装が可
能になる。
特性インピーダンスが広い周波数範囲にわたって安定で
あり、信号導体パターン相互の信号伝播時間が一定であ
るＩＣパッケージが提供できる。そこで、従来のＩＣパ
ッケージで生じていたようなインピーダンスの不整合が
実質的になくなり、寄生素子の効果が著しく減少するの
で、たとえば動作速度Ｉ Ｇｂ１５以上のＩＣチップを
搭載して動作させることが可能どなる。きらに、本発明
のＩＣパッケージはパッケージ本体とパ・ｙケージキャ
ップと信号導体パターンと接地導体パターンで構成でき
るから、製造が容易であり比較的安価である。また、パ
ッケージの大きさの小型化も容易となり高密度実装が可
能になる。
第１図は本発明の一実施例の平面図、第′２図は第１図
実施例のｘ−ｘ’矢視断面図、第３図は本発明の別の実
施例の平面図、第４図は従来のＩＣパッケージの平面図
、第５図は第４図ＩＣパッケージの断面図である。 １・・・接地導体パターン、２，１０２・・・パッケー
ジ本体、３，１０３・・・信号導体パターン、５゜１０
５・・・放熱用スタッド、６，１０６・・・ＩＣチ・ノ
ブ、７，１０７・・・ボンディングワイヤ、８゜１０８
・・・キャップ、１１，１０１・・・リード、１０４・
・・ＩＣチップ搭載用金ランド部。 代理人弁理士 本 庄 伸 介 第１図 第２図 第３図 第４図 第５図
実施例のｘ−ｘ’矢視断面図、第３図は本発明の別の実
施例の平面図、第４図は従来のＩＣパッケージの平面図
、第５図は第４図ＩＣパッケージの断面図である。 １・・・接地導体パターン、２，１０２・・・パッケー
ジ本体、３，１０３・・・信号導体パターン、５゜１０
５・・・放熱用スタッド、６，１０６・・・ＩＣチ・ノ
ブ、７，１０７・・・ボンディングワイヤ、８゜１０８
・・・キャップ、１１，１０１・・・リード、１０４・
・・ＩＣチップ搭載用金ランド部。 代理人弁理士 本 庄 伸 介 第１図 第２図 第３図 第４図 第５図
Claims (1)
- 誘電体基板に複数本の信号導体パターンが配設してあ
る集積回路パッケージにおいて、前記誘電体基板が円形
状であり、前記信号導電パターンは前記誘電体基板の表
面上にその誘電体基板の中心部から外周方向へ放射状か
つ直線状に配設してあり、前記誘電体基板の裏面全体に
接地導体パターンが設けてあり、前記信号導体パターン
の線路幅が前記中心部に向かって連続的に細くしてあり
、前記誘電体基板の厚さは前記信号導体パターンの幅の
変化に比例して前記中心部に向かって連続的に薄くして
あることを特徴とする集積回路パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60024775A JPS61184852A (ja) | 1985-02-12 | 1985-02-12 | 集積回路パツケ−ジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60024775A JPS61184852A (ja) | 1985-02-12 | 1985-02-12 | 集積回路パツケ−ジ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61184852A true JPS61184852A (ja) | 1986-08-18 |
Family
ID=12147546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60024775A Pending JPS61184852A (ja) | 1985-02-12 | 1985-02-12 | 集積回路パツケ−ジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61184852A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63257306A (ja) * | 1987-04-15 | 1988-10-25 | Toshiba Corp | 半導体集積回路パツケ−ジ |
| JPH04351102A (ja) * | 1991-05-29 | 1992-12-04 | Nec Corp | マイクロストリップ線路 |
-
1985
- 1985-02-12 JP JP60024775A patent/JPS61184852A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63257306A (ja) * | 1987-04-15 | 1988-10-25 | Toshiba Corp | 半導体集積回路パツケ−ジ |
| JPH04351102A (ja) * | 1991-05-29 | 1992-12-04 | Nec Corp | マイクロストリップ線路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5235208A (en) | Package for microwave integrated circuit | |
| US5495125A (en) | Molded semiconductor device | |
| US5557144A (en) | Plastic packages for microwave frequency applications | |
| JPH04137655A (ja) | Ｉｃパッケージ | |
| EP1675178A2 (en) | Connection arrangement for micro lead frame plastic packages | |
| US8436450B2 (en) | Differential internally matched wire-bond interface | |
| US5852391A (en) | Microwave/millimeter-wave functional module package | |
| JPH0629428A (ja) | 半導体装置 | |
| US5889319A (en) | RF power package with a dual ground | |
| US5532906A (en) | Wiring substrate | |
| JPS61184852A (ja) | 集積回路パツケ−ジ | |
| US7042102B2 (en) | Semiconductor device | |
| JPH0121564Y2 (ja) | ||
| JPS6348129Y2 (ja) | ||
| JPH0334911Y2 (ja) | ||
| JPH02198158A (ja) | 半導体装置 | |
| JPH0126109Y2 (ja) | ||
| JPH10107200A (ja) | 半導体集積回路装置 | |
| JPWO2020115830A1 (ja) | 半導体装置及びアンテナ装置 | |
| JPH0427170Y2 (ja) | ||
| JPH066512Y2 (ja) | 集積回路パツケ−ジ | |
| JP2004153179A (ja) | 半導体装置および電子装置 | |
| JP4127589B2 (ja) | 高周波半導体装置用パッケージおよび高周波半導体装置 | |
| JPS61234549A (ja) | Ｉｃチツプ用パツケ−ジ | |
| JPS61108152A (ja) | Ｉｃチツプ用パツケ−ジ |