JPH071844Y2 - 集積回路パツケ−ジ - Google Patents
集積回路パツケ−ジInfo
- Publication number
- JPH071844Y2 JPH071844Y2 JP1985179319U JP17931985U JPH071844Y2 JP H071844 Y2 JPH071844 Y2 JP H071844Y2 JP 1985179319 U JP1985179319 U JP 1985179319U JP 17931985 U JP17931985 U JP 17931985U JP H071844 Y2 JPH071844 Y2 JP H071844Y2
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- external
- package
- wiring
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Lead Frames For Integrated Circuits (AREA)
Description
【考案の詳細な説明】 〔産業上の利用分野〕 本考案は集積回路パッケージ、特に高速すなわち高周波
の信号を処理する集積回路チップを搭載した集積回路パ
ッケージに関する。
の信号を処理する集積回路チップを搭載した集積回路パ
ッケージに関する。
従来、回路集積度が高く従って端子数が多い集積回路チ
ップを搭載するためのパッケージとして、フラットパッ
ケージあるいはチップキャリアパッケージなどが、広く
使われている。これらのパッケージでは、リードや電極
パッドなどの外部接続用の端子を所定のピッチで周辺部
に設けた基板内に、チップの端子電極を外部接続用端子
に導くための配線を形成しておき、チップの各端子電極
を基板の配線にワイヤボンディング法あるいはワイヤレ
スボンディング法で接続してある。
ップを搭載するためのパッケージとして、フラットパッ
ケージあるいはチップキャリアパッケージなどが、広く
使われている。これらのパッケージでは、リードや電極
パッドなどの外部接続用の端子を所定のピッチで周辺部
に設けた基板内に、チップの端子電極を外部接続用端子
に導くための配線を形成しておき、チップの各端子電極
を基板の配線にワイヤボンディング法あるいはワイヤレ
スボンディング法で接続してある。
上述した従来の集積回路パッケージを高速信号の処理に
使用した場合、パッケージの外部接続用端子とチップの
端子電極との間に介在する基板内配線の影響で高周波領
域の伝送特性が劣化し信号の波形歪を生じるという問題
点がある。
使用した場合、パッケージの外部接続用端子とチップの
端子電極との間に介在する基板内配線の影響で高周波領
域の伝送特性が劣化し信号の波形歪を生じるという問題
点がある。
第５図は従来の集積回路パッケージを示す上面図であ
る。第５図においてパッケージ１に搭載されたチップ２
上の入力端子へ、伝送路４に接続される外部端子３を介
して、外部より信号を入力する場合，伝送路の特性イン
ピーダンスに等しい抵抗値を持つ終端抵抗５を伝送路４
の最も外部端子３に近い場所に設置する。多数の外部端
子を有し形状の大きい集積回路パッケージの場合、パッ
ケージ内配線６は、パッケージ形状に比例して長くな
る。
る。第５図においてパッケージ１に搭載されたチップ２
上の入力端子へ、伝送路４に接続される外部端子３を介
して、外部より信号を入力する場合，伝送路の特性イン
ピーダンスに等しい抵抗値を持つ終端抵抗５を伝送路４
の最も外部端子３に近い場所に設置する。多数の外部端
子を有し形状の大きい集積回路パッケージの場合、パッ
ケージ内配線６は、パッケージ形状に比例して長くな
る。
一方チップ２の入力端子よりチップ内回路を見込んだイ
ンピーダンスは一般に終端抵抗Ｒに比べて高インピーダ
ンスである為、終端抵抗５からチップ２上の入力端子ま
での外部端子３、パッケージ内配線パターン６、内部端
子７、および内部端子７とチップ２上の入力端子を接続
する為のワイヤ８で形成される部分が、伝送路４とは異
なる特性インピーダンスを有し、更に終端開放に近い状
態で終端抵抗の後に設けられることになる。この為、伝
送路４に入力する信号は波形歪の生じた状態でチップ２
に与えられることになる。
ンピーダンスは一般に終端抵抗Ｒに比べて高インピーダ
ンスである為、終端抵抗５からチップ２上の入力端子ま
での外部端子３、パッケージ内配線パターン６、内部端
子７、および内部端子７とチップ２上の入力端子を接続
する為のワイヤ８で形成される部分が、伝送路４とは異
なる特性インピーダンスを有し、更に終端開放に近い状
態で終端抵抗の後に設けられることになる。この為、伝
送路４に入力する信号は波形歪の生じた状態でチップ２
に与えられることになる。
本考案の目的は、上述の問題点を解決し高速信号を外部
接続用端子からチップ端子まで導くための配線でのイン
ピーダンス整合に起因する波形歪が発生しないようにし
た集積回路パッケージを提供することにある。
接続用端子からチップ端子まで導くための配線でのイン
ピーダンス整合に起因する波形歪が発生しないようにし
た集積回路パッケージを提供することにある。
本考案のパッケージは、外部接続用の外部端子と，基板
上の所定箇所に搭載された集積回路チップ上の入力端子
へ接続する内部端子と，外部端子および内部端子相互間
を接続する配線パターンとを有する集積回路パッケージ
において、 １つの前記入力端子に接続される１つの前記内部端子に
一端を接続し且つ他端を１つの前記外部端子に接続する
第１の配線パターンと，もう１つの前記外部端子に一端
を接続し且つ他端に接続される前記内部端子を前記第１
の配線パターンと共有する第２の配線パターンとから成
る配線対を有し、前記第１および第２の配線パターンの
特性インピーダンスを両者に接続する２つの外部端子の
一方へ外部接続すべき抵抗値と等しくしたものである。
上の所定箇所に搭載された集積回路チップ上の入力端子
へ接続する内部端子と，外部端子および内部端子相互間
を接続する配線パターンとを有する集積回路パッケージ
において、 １つの前記入力端子に接続される１つの前記内部端子に
一端を接続し且つ他端を１つの前記外部端子に接続する
第１の配線パターンと，もう１つの前記外部端子に一端
を接続し且つ他端に接続される前記内部端子を前記第１
の配線パターンと共有する第２の配線パターンとから成
る配線対を有し、前記第１および第２の配線パターンの
特性インピーダンスを両者に接続する２つの外部端子の
一方へ外部接続すべき抵抗値と等しくしたものである。
次に、本考案について図面を参照して説明する。
第１図（ａ）および（ｂ）はそれぞれ本考案の一実施例
を示す斜視図および側面図である。パッケージ１の周辺
部に設けてある電極４は、外部接続用の電極パッドであ
る。この電極パッドの代りに、外部接続用のリードを設
けても良い。パッケージ１の中央部に搭載した集積回路
のチップ２の端子電極は、チップ２の周囲に近接して設
けた接続用の電極７にワイヤ３で接続してある（一部の
み図示）。電極４および７の間は、積層基板内に配設し
た配線パターンで接続してある。なお、チップ２の接続
は、ワイヤボンディングの代りに、ワイヤレスボンディ
ングで行なっても良い。
を示す斜視図および側面図である。パッケージ１の周辺
部に設けてある電極４は、外部接続用の電極パッドであ
る。この電極パッドの代りに、外部接続用のリードを設
けても良い。パッケージ１の中央部に搭載した集積回路
のチップ２の端子電極は、チップ２の周囲に近接して設
けた接続用の電極７にワイヤ３で接続してある（一部の
み図示）。電極４および７の間は、積層基板内に配設し
た配線パターンで接続してある。なお、チップ２の接続
は、ワイヤボンディングの代りに、ワイヤレスボンディ
ングで行なっても良い。
部分的に破断図示した箇所は、外部からの入力信号をチ
ップ２の回路素子の入力端に導くための基板内配線の部
分を示す。電極4aは入力信号を与えるための電極であ
り、配線5aにより端子７に接続してある。電極７は、ワ
イヤ３によりチップ２の回路素子の入力端に接続されて
いる。この電極７は更に、配線5bにより電極4bに接続し
てある。電極4bは、外部の抵抗Ｒを終端接続するための
電極である。配線5aおよび5bはそれぞれ、下方にセラミ
ックから成る絶縁層10を介在させ接地用の導体膜６を設
けて、マイクロストリップを形成している。この二本の
マイクロストリップの特性インピーダンスは、互いに等
しい値に設定してある。パッケージ１をマザーボード
（あるいはプリント配線板）に実装して外部回路に接続
する場合に、導体膜６に接続してある電極４を接地接続
し、終端用の電極4bをマイクロストリップの特性インピ
ーダンスに等しい値の抵抗Ｒで終端する。
ップ２の回路素子の入力端に導くための基板内配線の部
分を示す。電極4aは入力信号を与えるための電極であ
り、配線5aにより端子７に接続してある。電極７は、ワ
イヤ３によりチップ２の回路素子の入力端に接続されて
いる。この電極７は更に、配線5bにより電極4bに接続し
てある。電極4bは、外部の抵抗Ｒを終端接続するための
電極である。配線5aおよび5bはそれぞれ、下方にセラミ
ックから成る絶縁層10を介在させ接地用の導体膜６を設
けて、マイクロストリップを形成している。この二本の
マイクロストリップの特性インピーダンスは、互いに等
しい値に設定してある。パッケージ１をマザーボード
（あるいはプリント配線板）に実装して外部回路に接続
する場合に、導体膜６に接続してある電極４を接地接続
し、終端用の電極4bをマイクロストリップの特性インピ
ーダンスに等しい値の抵抗Ｒで終端する。
このように外部回路との接続を行なえば、電極７の箇所
から配線5bの方を見たインピーダンスの値は、抵抗Ｒす
なわちマイクロストリップの特性インピーダンスに等し
くなる。また、配線5aは、電極７に接続している方の一
端が特性インピーダンスに等しい抵抗で等価的に終端さ
れることになる。電極７からチップ２の回路素子の入力
端までの配線長は、入力信号の高周波成分の波長に対し
無視できる程度に、短くすることができる。従って、例
えば外部の信号源から端子4aまでの信号路にも抵抗Ｒす
なわち配線5aおよび5bで形成したマイクロストリップの
特性インピーダンスに等しい特性インピーダンスの線路
（同軸ケーブルあるいはマイクロストリップなど）を用
いることにより、外部の信号源からパッケージ１内の端
子７までの間でインピーダンス整合した信号伝送が可能
になり、抵抗終端用の配線5bが無い従来のパッケージで
は不可避な、パッケージ内の配線でのインピーダンス不
整合に起因する信号の波形歪の発生を、解消できる。
から配線5bの方を見たインピーダンスの値は、抵抗Ｒす
なわちマイクロストリップの特性インピーダンスに等し
くなる。また、配線5aは、電極７に接続している方の一
端が特性インピーダンスに等しい抵抗で等価的に終端さ
れることになる。電極７からチップ２の回路素子の入力
端までの配線長は、入力信号の高周波成分の波長に対し
無視できる程度に、短くすることができる。従って、例
えば外部の信号源から端子4aまでの信号路にも抵抗Ｒす
なわち配線5aおよび5bで形成したマイクロストリップの
特性インピーダンスに等しい特性インピーダンスの線路
（同軸ケーブルあるいはマイクロストリップなど）を用
いることにより、外部の信号源からパッケージ１内の端
子７までの間でインピーダンス整合した信号伝送が可能
になり、抵抗終端用の配線5bが無い従来のパッケージで
は不可避な、パッケージ内の配線でのインピーダンス不
整合に起因する信号の波形歪の発生を、解消できる。
第２図および第３図はそれぞれ、本実施例中の配線5aお
よび5bの他の構成例を示す上面図および側面図である。
よび5bの他の構成例を示す上面図および側面図である。
配線5aおよび5bは、第１図（ａ）に示すようにパッケー
ジ１の同一側面部で隣合った電極4aおよび4bに接続する
必要は無く、外部回路の配置条件に応じて、第２図に示
すごとくパッケージ１の相異なる二つの側面部に導くよ
う形成しても良く、同様な効果を得ることができるのは
明らかである。
ジ１の同一側面部で隣合った電極4aおよび4bに接続する
必要は無く、外部回路の配置条件に応じて、第２図に示
すごとくパッケージ１の相異なる二つの側面部に導くよ
う形成しても良く、同様な効果を得ることができるのは
明らかである。
また配線5aおよび5bは、第１図（ｂ）に示すように積層
基板内の同一面上に設ける必要は無く、基板内の配線パ
ターンを配置し易くするため、第３図に示すごとく共通
の導体膜６に対し相異なる側にそれぞれ、絶縁層10およ
び11を介在させてマイクロストリップを形成しても良
く、同様な効果を得ることができるのは明らかである。
基板内の同一面上に設ける必要は無く、基板内の配線パ
ターンを配置し易くするため、第３図に示すごとく共通
の導体膜６に対し相異なる側にそれぞれ、絶縁層10およ
び11を介在させてマイクロストリップを形成しても良
く、同様な効果を得ることができるのは明らかである。
第４図は本考案のパッケージの使用例を示す上面図であ
る。同図において、ｎ個の集積回路パッケージ１ないし
ｎに同一信号を伝送路11を介して、供給したい場合、本
考案による配線パターンに接続される外部端子に伝送路
21ないしn1を接続し、ｎ番目のパッケージｎに、伝送路
の特性インピーに等しい抵抗値の抵抗Ｒを接続すれば、
インピーダンス整合の取れた状態で信号を供給すること
が可能となる。
る。同図において、ｎ個の集積回路パッケージ１ないし
ｎに同一信号を伝送路11を介して、供給したい場合、本
考案による配線パターンに接続される外部端子に伝送路
21ないしn1を接続し、ｎ番目のパッケージｎに、伝送路
の特性インピーに等しい抵抗値の抵抗Ｒを接続すれば、
インピーダンス整合の取れた状態で信号を供給すること
が可能となる。
以上説明したように本考案には、高速信号を外部接続用
端子からチップ端子まで導くための配線でのインピーダ
ンス不整合に起因する波形歪が発生しないようにした集
積回路パッケージを実現できるという効果がある。
端子からチップ端子まで導くための配線でのインピーダ
ンス不整合に起因する波形歪が発生しないようにした集
積回路パッケージを実現できるという効果がある。
第１図（ａ）は本考案の実施例を示す斜視図、第１図
（ｂ）および第３図は本考案の実施例を示す側面図、第
２図は本考案の実施例を示す上面図、第４図は本考案の
パッケージの使用例を示す上面図、第５図は従来の集積
回路パッケージを示す上面図である。 １〜ｎ……パッケージ、２……チップ、３……ワイヤ、
4,4a,4b,7……電極、5a,5b……配線、６……導体膜、1
0,11……絶縁層、Ｒ……抵抗。
（ｂ）および第３図は本考案の実施例を示す側面図、第
２図は本考案の実施例を示す上面図、第４図は本考案の
パッケージの使用例を示す上面図、第５図は従来の集積
回路パッケージを示す上面図である。 １〜ｎ……パッケージ、２……チップ、３……ワイヤ、
4,4a,4b,7……電極、5a,5b……配線、６……導体膜、1
0,11……絶縁層、Ｒ……抵抗。
Claims (1)
- 【請求項１】外部接続用の外部端子群と、基板上の所定
箇所に搭載された集積回路チップ上の入力端子に接続す
る内部端子群と、外部端子および内部端子相互間を接続
する配線パターンとを有する集積回路パッケージにおい
て、 １つの前記入力端子に接続される１つの前記内部端子に
一端を接続し且つ他端を１つの前記外部端子に接続した
第１の配線パターンと、もう１つの前記外部端子に一端
を接続し且つ他端に接続される前記内部端子を前記第１
の配線パターンと共有する第２の配線パターンとから成
る配線対を有し、前記第１および第２の配線パターンの
特性インピーダンスが該配線対に接続した２つの前記外
部端子の一方へ外部接続すべき抵抗値に等しいことを特
徴とする集積パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985179319U JPH071844Y2 (ja) | 1985-11-20 | 1985-11-20 | 集積回路パツケ−ジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985179319U JPH071844Y2 (ja) | 1985-11-20 | 1985-11-20 | 集積回路パツケ−ジ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6287455U JPS6287455U (ja) | 1987-06-04 |
| JPH071844Y2 true JPH071844Y2 (ja) | 1995-01-18 |
Family
ID=31122271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1985179319U Expired - Lifetime JPH071844Y2 (ja) | 1985-11-20 | 1985-11-20 | 集積回路パツケ−ジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH071844Y2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5685405A (en) * | 1979-12-12 | 1981-07-11 | Seiya Ogawa | Flocking device |
| JPS5932898B2 (ja) * | 1980-12-11 | 1984-08-11 | 富士通株式会社 | 高密度実装構造 |
-
1985
- 1985-11-20 JP JP1985179319U patent/JPH071844Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6287455U (ja) | 1987-06-04 |
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