JPH0613437A - 半導体装置 - Google Patents
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- JPH0613437A JPH0613437A JP4193371A JP19337192A JPH0613437A JP H0613437 A JPH0613437 A JP H0613437A JP 4193371 A JP4193371 A JP 4193371A JP 19337192 A JP19337192 A JP 19337192A JP H0613437 A JPH0613437 A JP H0613437A
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】 マイクロストリップライン構造のパッド間接
続部材によって、半導体チップ−配線基板間を接続する
ようにして高周波特性の改善を図る。 【構成】 層間絶縁膜12を介してグランド配線13と
信号配線14が形成されている半導体チップ1を、誘電
体膜26を介してグランド配線22と信号配線23が形
成されている配線基板2の凹部内にマウントし、樹脂フ
ィルム31の表・裏に信号配線33とグランド配線32
が形成されているパッド間接続部材3を用いて、半導体
チップ1−配線基板2間を接続する。
続部材によって、半導体チップ−配線基板間を接続する
ようにして高周波特性の改善を図る。 【構成】 層間絶縁膜12を介してグランド配線13と
信号配線14が形成されている半導体チップ1を、誘電
体膜26を介してグランド配線22と信号配線23が形
成されている配線基板2の凹部内にマウントし、樹脂フ
ィルム31の表・裏に信号配線33とグランド配線32
が形成されているパッド間接続部材3を用いて、半導体
チップ1−配線基板2間を接続する。
Description
【0001】
【産業上の利用分野】本発明は、半導体装置に関し、特
に高い高周波特性を必要とする用途に用いられる半導体
装置に関する。
に高い高周波特性を必要とする用途に用いられる半導体
装置に関する。
【0002】
【従来の技術】図3の(a)は、従来の高周波用半導体
装置の斜視図であり、図3の(b)は、その部分拡大図
である。従来の半導体装置は、図3の(a)に示される
ように、半導体チップ4と、半導体チップを凹部内に収
容する配線基板5と、半導体チップ4と配線基板5間を
接続するボンディングワイヤ6とにより構成されてい
た。
装置の斜視図であり、図3の(b)は、その部分拡大図
である。従来の半導体装置は、図3の(a)に示される
ように、半導体チップ4と、半導体チップを凹部内に収
容する配線基板5と、半導体チップ4と配線基板5間を
接続するボンディングワイヤ6とにより構成されてい
た。
【0003】半導体チップ4は、半導体基板41と、上
層配線を下層配線から絶縁するための層間絶縁膜42
と、上層配線としてのグランド配線43および信号配線
44と、これらの配線の端部に設けられたグランドパッ
ド45および信号パッド46と、表面を保護するための
カバー膜47等から構成されている。
層配線を下層配線から絶縁するための層間絶縁膜42
と、上層配線としてのグランド配線43および信号配線
44と、これらの配線の端部に設けられたグランドパッ
ド45および信号パッド46と、表面を保護するための
カバー膜47等から構成されている。
【0004】配線基板5は、半導体チップ4を収容する
部分に凹部を有する絶縁基板51と、半導体チップ4と
の電気的接続をとるためのグランドパッド54および信
号パッド55等のパッドと、前記パッドで受け取った電
気的信号を他の半導体チップまたは配線基板の外部へ伝
送するためのグランドストリップライン52および信号
ストリップライン53等のストリップライン等により構
成されている。
部分に凹部を有する絶縁基板51と、半導体チップ4と
の電気的接続をとるためのグランドパッド54および信
号パッド55等のパッドと、前記パッドで受け取った電
気的信号を他の半導体チップまたは配線基板の外部へ伝
送するためのグランドストリップライン52および信号
ストリップライン53等のストリップライン等により構
成されている。
【0005】
【発明が解決しようとする課題】上述した従来の半導体
装置では、半導体チップ内の配線とボンディングワイヤ
との間およびボンディングワイヤと配線基板上のストリ
ップラインとの間でインピーダンスの整合がとられてい
なかったので、高周波における特性劣化が著しかった。
装置では、半導体チップ内の配線とボンディングワイヤ
との間およびボンディングワイヤと配線基板上のストリ
ップラインとの間でインピーダンスの整合がとられてい
なかったので、高周波における特性劣化が著しかった。
【0006】
【課題を解決するための手段】本発明の半導体装置は、
周辺部にグランドパッドと信号パッドとが階段状に形成
されている半導体チップと、前記半導体チップの厚さ分
の深さを有する凹部内に前記半導体チップを収容し、前
記半導体チップのグランドパッドと信号パッドに対向し
てこれらとほぼ同じ高さにグランドパッドと信号パッド
とが階段状に形成されている配線基板と、絶縁性フィル
ムの一方の面に、半導体チップ側のグランドパッドと配
線基板側のグランドパッドとを接続するグランド配線が
形成され、該絶縁性フィルムの他方の面に、半導体チッ
プ側の信号パッドと配線基板側の信号パッドとを接続す
るストリップ配線が形成されているパッド間接続部材
と、を具備している。
周辺部にグランドパッドと信号パッドとが階段状に形成
されている半導体チップと、前記半導体チップの厚さ分
の深さを有する凹部内に前記半導体チップを収容し、前
記半導体チップのグランドパッドと信号パッドに対向し
てこれらとほぼ同じ高さにグランドパッドと信号パッド
とが階段状に形成されている配線基板と、絶縁性フィル
ムの一方の面に、半導体チップ側のグランドパッドと配
線基板側のグランドパッドとを接続するグランド配線が
形成され、該絶縁性フィルムの他方の面に、半導体チッ
プ側の信号パッドと配線基板側の信号パッドとを接続す
るストリップ配線が形成されているパッド間接続部材
と、を具備している。
【0007】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図1の(a)は、本発明の第1の実施例を
示す斜視図であり、図1の(b)は、その部分拡大図で
ある。図1の(a)に示されるように、本実施例の半導
体装置は、半導体チップ1と、半導体チップ1が搭載さ
れる配線基板2と、半導体チップ1と配線基板2との間
を接続するパッド間接続部材3により構成される。
て説明する。図1の(a)は、本発明の第1の実施例を
示す斜視図であり、図1の(b)は、その部分拡大図で
ある。図1の(a)に示されるように、本実施例の半導
体装置は、半導体チップ1と、半導体チップ1が搭載さ
れる配線基板2と、半導体チップ1と配線基板2との間
を接続するパッド間接続部材3により構成される。
【0008】半導体チップ1は、所定の素子が形成され
ている半導体基板11上に層間絶縁膜12を挟んでグラ
ンド配線13と信号配線14を設け、その上に表面を保
護するカバー膜17を設けたものである。グランド配線
13と信号配線14の端部にはそれぞれグランドパッド
15と信号パッド16が設けられ、その部分からは層間
絶縁膜とカバー膜が除去されている。
ている半導体基板11上に層間絶縁膜12を挟んでグラ
ンド配線13と信号配線14を設け、その上に表面を保
護するカバー膜17を設けたものである。グランド配線
13と信号配線14の端部にはそれぞれグランドパッド
15と信号パッド16が設けられ、その部分からは層間
絶縁膜とカバー膜が除去されている。
【0009】配線基板2は、半導体チップ1の搭載個所
にチップの厚さ分の凹部を有する絶縁基板21と、該絶
縁基板上に形成されたグランド配線22と、その上を覆
う誘電体膜26と、誘電体膜上に設けられたマイクロス
トリップライン構造の信号配線23と、により構成され
ている。グランド配線22と信号配線23との端部には
グランドパッド24と信号パッド25とが設けられ、こ
れらのパッドは、半導体チップ1を絶縁基板21の凹部
に搭載したときに半導体チップ1のパッド15、16と
対向するように配置されている。
にチップの厚さ分の凹部を有する絶縁基板21と、該絶
縁基板上に形成されたグランド配線22と、その上を覆
う誘電体膜26と、誘電体膜上に設けられたマイクロス
トリップライン構造の信号配線23と、により構成され
ている。グランド配線22と信号配線23との端部には
グランドパッド24と信号パッド25とが設けられ、こ
れらのパッドは、半導体チップ1を絶縁基板21の凹部
に搭載したときに半導体チップ1のパッド15、16と
対向するように配置されている。
【0010】パッド間接続部材3は、誘電体膜としての
樹脂フィルム31の一方の面にグランド配線32を設
け、他方の面に信号配線33を設けたものである。グラ
ンド配線32は、樹脂フィルム31と同一の形状に形成
され、また信号配線33はストリップライン状に形成さ
れ、その両端は、カンチレバー状に樹脂フィルム31か
ら突出している。それぞれの配線32、33の両端端部
には、半導体チップ1および配線基板2の各パッドへの
接続のためにバンプ34が形成されている。
樹脂フィルム31の一方の面にグランド配線32を設
け、他方の面に信号配線33を設けたものである。グラ
ンド配線32は、樹脂フィルム31と同一の形状に形成
され、また信号配線33はストリップライン状に形成さ
れ、その両端は、カンチレバー状に樹脂フィルム31か
ら突出している。それぞれの配線32、33の両端端部
には、半導体チップ1および配線基板2の各パッドへの
接続のためにバンプ34が形成されている。
【0011】配線基板2の信号配線23と、パッド間接
続部材3の信号配線33の特性インピーダンスは、半導
体チップ1の信号配線14のそれに揃えられる。いま、
誘電体膜26または樹脂フィルム31の厚さおよび誘電
率をh、εr とし、信号配線23または33の導体幅を
Wとしたとき、これらの信号配線の特性インピーダンス
Z0 は次式で与えられる(NECデータブック 「マイ
クロ波デバイス」 1988/1989 P.681〜 「マイクロ
・ストリップラインの設計と製作」)。 Z0 =377/[(W/h)・√εr {1+(1.735εr 0.0724)・ (W/h)-0.836}] 上式により、特性インピーダンスを50Ωに設定しよう
とするとき、誘電率が例えばεr =3.5であれば、W
/h=1.5が求められる。
続部材3の信号配線33の特性インピーダンスは、半導
体チップ1の信号配線14のそれに揃えられる。いま、
誘電体膜26または樹脂フィルム31の厚さおよび誘電
率をh、εr とし、信号配線23または33の導体幅を
Wとしたとき、これらの信号配線の特性インピーダンス
Z0 は次式で与えられる(NECデータブック 「マイ
クロ波デバイス」 1988/1989 P.681〜 「マイクロ
・ストリップラインの設計と製作」)。 Z0 =377/[(W/h)・√εr {1+(1.735εr 0.0724)・ (W/h)-0.836}] 上式により、特性インピーダンスを50Ωに設定しよう
とするとき、誘電率が例えばεr =3.5であれば、W
/h=1.5が求められる。
【0012】本実施例の半導体装置を組み立てるには、
まず半導体チップ1を、そのグランド配線13、信号配
線14が配線基板2のグランド配線22と信号配線23
とに対向するように、配線基板の凹部内にマウントす
る。このとき、グランド配線同士および信号配線同士は
同一平面上に位置している。次に、パッド間接続部材3
を半導体チップ1−配線基板2間の接続個所に配置し、
バンプ34を溶着することにより、半導体チップ−配線
基板間の接続を達成する。
まず半導体チップ1を、そのグランド配線13、信号配
線14が配線基板2のグランド配線22と信号配線23
とに対向するように、配線基板の凹部内にマウントす
る。このとき、グランド配線同士および信号配線同士は
同一平面上に位置している。次に、パッド間接続部材3
を半導体チップ1−配線基板2間の接続個所に配置し、
バンプ34を溶着することにより、半導体チップ−配線
基板間の接続を達成する。
【0013】図2の(a)は、本発明の第2の実施例に
用いられるパッド間接続部材の上面図であり、図2の
(b)は、その下面図である。本実施例のパッド間接続
部材3は、先の実施例のパッド間接続部材を複数個樹脂
フィルムによってリング状に連結したものである。本実
施例によれば、半導体チップの全てのパッドを一括して
接続することができる。
用いられるパッド間接続部材の上面図であり、図2の
(b)は、その下面図である。本実施例のパッド間接続
部材3は、先の実施例のパッド間接続部材を複数個樹脂
フィルムによってリング状に連結したものである。本実
施例によれば、半導体チップの全てのパッドを一括して
接続することができる。
【0014】以上、好ましい実施例について説明した
が、本発明はこれら実施例に限定されるものではなく、
各種の変更が可能である。例えば、グランド配線を上層
に、信号配線を下層に配置することができる。
が、本発明はこれら実施例に限定されるものではなく、
各種の変更が可能である。例えば、グランド配線を上層
に、信号配線を下層に配置することができる。
【0015】
【発明の効果】以上説明したように、本発明の半導体装
置は、マイクロストリップライン構造の配線形態を保持
したまま、半導体チップと配線基板間を接続したもので
あるので、本発明によれば、半導体チップと配線基板と
の接続部分でのインピーダンス不整合を最小限に抑える
ことができ、これにより減衰、波形歪みを抑制して、半
導体装置の高周波特性を改善することができる。
置は、マイクロストリップライン構造の配線形態を保持
したまま、半導体チップと配線基板間を接続したもので
あるので、本発明によれば、半導体チップと配線基板と
の接続部分でのインピーダンス不整合を最小限に抑える
ことができ、これにより減衰、波形歪みを抑制して、半
導体装置の高周波特性を改善することができる。
【図1】 本発明の第1の実施例を示す斜視図。
【図2】 本発明の第2の実施例に用いられるパッド間
接続部材の上面図と下面図。
接続部材の上面図と下面図。
【図3】 従来例の斜視図。
1、4…半導体チップ、 11、41…半導体基板、
12、42…層間絶縁膜、 13、43…グラン
ド配線、 14、44…信号配線、 15、45…
グランドパッド、 16、46…信号パッド、 1
7、47…カバー膜、 2、5…配線基板、 2
1、51…絶縁基板、 22…グランド配線、 5
2…グランドストリップライン、 23…信号配線、
53…信号ストリップライン、 24、54…グ
ランドパッド、 25、55…信号パッド、 26
…誘電体膜、 3…パッド間接続部材、 31…樹
脂フィルム、 32…グランド配線、 33…信号
配線、 34…バンプ、6…ボンディングワイヤ。
12、42…層間絶縁膜、 13、43…グラン
ド配線、 14、44…信号配線、 15、45…
グランドパッド、 16、46…信号パッド、 1
7、47…カバー膜、 2、5…配線基板、 2
1、51…絶縁基板、 22…グランド配線、 5
2…グランドストリップライン、 23…信号配線、
53…信号ストリップライン、 24、54…グ
ランドパッド、 25、55…信号パッド、 26
…誘電体膜、 3…パッド間接続部材、 31…樹
脂フィルム、 32…グランド配線、 33…信号
配線、 34…バンプ、6…ボンディングワイヤ。
Claims (1)
- 【請求項1】 周辺部にグランドパッドと信号パッドと
が階段状に形成されている半導体チップと、 前記半導体チップの厚さ分の深さを有する凹部内に前記
半導体チップを収容し、前記半導体チップのグランドパ
ッドと信号パッドに対向してこれらとほぼ同じ高さにグ
ランドパッドと信号パッドとが階段状に形成されている
配線基板と、 絶縁性フィルムの一方の面に、半導体チップ側のグラン
ドパッドと配線基板側のグランドパッドとを接続するグ
ランド配線が形成され、該絶縁性フィルムの他方の面
に、半導体チップ側の信号パッドと配線基板側の信号パ
ッドとを接続するストリップ配線が形成されているパッ
ド間接続部材と、 を具備する半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4193371A JPH0613437A (ja) | 1992-06-26 | 1992-06-26 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4193371A JPH0613437A (ja) | 1992-06-26 | 1992-06-26 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0613437A true JPH0613437A (ja) | 1994-01-21 |
Family
ID=16306805
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4193371A Pending JPH0613437A (ja) | 1992-06-26 | 1992-06-26 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0613437A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012089935A (ja) * | 2010-10-15 | 2012-05-10 | Nec Engineering Ltd | 高周波モジュール接続構造 |
JP2015176980A (ja) * | 2014-03-14 | 2015-10-05 | 株式会社東芝 | 高周波パッケージ、高周波ユニット及び高周波ユニットの製造方法 |
-
1992
- 1992-06-26 JP JP4193371A patent/JPH0613437A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012089935A (ja) * | 2010-10-15 | 2012-05-10 | Nec Engineering Ltd | 高周波モジュール接続構造 |
JP2015176980A (ja) * | 2014-03-14 | 2015-10-05 | 株式会社東芝 | 高周波パッケージ、高周波ユニット及び高周波ユニットの製造方法 |
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