JPS5932898B2 - 高密度実装構造 - Google Patents
高密度実装構造Info
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- JPS5932898B2 JPS5932898B2 JP55174851A JP17485180A JPS5932898B2 JP S5932898 B2 JPS5932898 B2 JP S5932898B2 JP 55174851 A JP55174851 A JP 55174851A JP 17485180 A JP17485180 A JP 17485180A JP S5932898 B2 JPS5932898 B2 JP S5932898B2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/4917—Crossed wires
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- General Physics & Mathematics (AREA)
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- Production Of Multi-Layered Print Wiring Board (AREA)
Description
【発明の詳細な説明】
本発明は、電子計算機等で使用される集積回路を実装す
る多層構造の配線基板、特にその高密度実装構造に関す
る。
る多層構造の配線基板、特にその高密度実装構造に関す
る。
大型電子計算機の配線基板には、配線長短縮のために論
理チップを高密度に実装できる機能、並びに計算機の開
発段階で生ずる論理設計変更に速やかに対処できる機能
が特に要求される。
理チップを高密度に実装できる機能、並びに計算機の開
発段階で生ずる論理設計変更に速やかに対処できる機能
が特に要求される。
かかる配線基板に実装される代表的な素子には、論理演
算主体となるＥＣＬ（ＥｍｉｔｔｅｒＣｏｕｐｌｅｄＬ
ｏｇｉｃ）回路等の論理素子と、直接論理演算には関与
しないが線路の反射防止上不可欠な終端抵抗素子がある
。第１図は論理素子の一例としてＥＣＬ回路を示したも
ので、ａは回路図、ｂはその回路記号である。
算主体となるＥＣＬ（ＥｍｉｔｔｅｒＣｏｕｐｌｅｄＬ
ｏｇｉｃ）回路等の論理素子と、直接論理演算には関与
しないが線路の反射防止上不可欠な終端抵抗素子がある
。第１図は論理素子の一例としてＥＣＬ回路を示したも
ので、ａは回路図、ｂはその回路記号である。
この論理素子１は信号入力端子２、３と信号出力端子４
、５と電源端子６、１、８を有し、これら電源端子はそ
れぞれＶｃｃ、Ｖｅｅ、Ｖｂｂなる直流電圧源に接続さ
れる。この様な論理素子１を例えはシリコン単結晶基板
に１個または複数個形成したものが論理チップと呼ばれ
る。そして、一般には論理チップ上で、論理素子の信号
端子間配線がなされ、さらに該信号端子は必要に応じて
論理チップの外部に引き出される。これが論理チップの
・ 信号端子と呼ばれる。論理チップの信号端子間は通
常配線基板の内部配線パターンにより接続され、更に該
信号端子は必要に応じて配線基板の外部に引き出される
。これが配線基板の外部信号端子と呼ばれる。第２図は
終端抵抗素子の一例を示すもので、１１は抵抗体、１２
は線路への接続端子（信号端子）である。
、５と電源端子６、１、８を有し、これら電源端子はそ
れぞれＶｃｃ、Ｖｅｅ、Ｖｂｂなる直流電圧源に接続さ
れる。この様な論理素子１を例えはシリコン単結晶基板
に１個または複数個形成したものが論理チップと呼ばれ
る。そして、一般には論理チップ上で、論理素子の信号
端子間配線がなされ、さらに該信号端子は必要に応じて
論理チップの外部に引き出される。これが論理チップの
・ 信号端子と呼ばれる。論理チップの信号端子間は通
常配線基板の内部配線パターンにより接続され、更に該
信号端子は必要に応じて配線基板の外部に引き出される
。これが配線基板の外部信号端子と呼ばれる。第２図は
終端抵抗素子の一例を示すもので、１１は抵抗体、１２
は線路への接続端子（信号端子）である。
抵抗体１１は配線基板の内部配線パターンの特性インピ
ーダンスに整合する値に選ばれる。電源端子１３は適当
な直流電圧源Ｖｔｔに接続される。一般には、シリコン
基板またはセラミツク基板等の土に１個または複数個の
終端抵抗素子が形成され、これが終端抵抗チツプとして
使用される。また終端抵抗素子を配線基板面上に配線基
板と一体化して直接形成することも可能である。第３図
は配線基板上の論理チツプ間配線の一例を示すもので、
論理チツプ２１〜２３の信号端子２４〜３０および配線
基板の外部信号端子３１，３２間の論理機能を行なう配
線３３〜３６の一端に、それぞれ終端抵抗素子３７〜３
９の信号端子４０〜４２が付加配線４３〜４５により接
続されている。第４図はこれを配線接続形態だけ変えて
論理設計変更したもので、第３図の配線３４，３５が新
たな配線３４′，３５′に変更されている。このような
論理設計変更に際し配線基板を新規に作り直すことは経
済的にも時間的にも無駄が多いため通常土述したように
配線基板の一部改造という手段がとられる。かかる論理
設計変更可能な従来の実装構造の具体例を第５図に示す
。
ーダンスに整合する値に選ばれる。電源端子１３は適当
な直流電圧源Ｖｔｔに接続される。一般には、シリコン
基板またはセラミツク基板等の土に１個または複数個の
終端抵抗素子が形成され、これが終端抵抗チツプとして
使用される。また終端抵抗素子を配線基板面上に配線基
板と一体化して直接形成することも可能である。第３図
は配線基板上の論理チツプ間配線の一例を示すもので、
論理チツプ２１〜２３の信号端子２４〜３０および配線
基板の外部信号端子３１，３２間の論理機能を行なう配
線３３〜３６の一端に、それぞれ終端抵抗素子３７〜３
９の信号端子４０〜４２が付加配線４３〜４５により接
続されている。第４図はこれを配線接続形態だけ変えて
論理設計変更したもので、第３図の配線３４，３５が新
たな配線３４′，３５′に変更されている。このような
論理設計変更に際し配線基板を新規に作り直すことは経
済的にも時間的にも無駄が多いため通常土述したように
配線基板の一部改造という手段がとられる。かかる論理
設計変更可能な従来の実装構造の具体例を第５図に示す
。
同図ａは配線基板５１の表面を示す平面図、ｂは一部透
視した側面図、Ｃは裏面を示す底面図である。この実装
構造体では、多層に内部配線パターン（Ａ，ｃでは破線
、ｂでは記号６３で示す）を施した配線基板５１の表面
側に論理チツプ２１〜２３＄３よび終端抵抗チツプ５２
，５３が搭載される。論理チツプ２１の信号端子２４、
終端抵抗チツプ５２の信号端子５４は、それぞれスルー
ホール５５，５６により配線基板５１の裏面に形成され
た配線材のボンデイング可能なパツド５７，５８に接続
される。そして更にその延長上にあつて同じく裏面に設
けられた切断可能な配線パターン５９，６０を経由した
後に、スルーホール６１，６２を介して内部配線パター
ン６３に接続される。論理チツプ２１の電源端子６４，
６５、終端抵抗チツプ５２の電源端子６６はそれぞれス
ルーホール６７，６８，６９によつて内部電源配線層（
図示しない）に接続される。以下、同様な配線接続によ
つて、第３図の論理チツプ間配線が配線基板５１の上で
行なわれる。この実装構造では、論理設計変更によつて
各チツプの信号端子間の接続方法に変更が生じた場合に
は、関連する信号端子の先にある切断可能な配線パター
ンを切断することにより、信号端子と内部配線パターン
との電気的接続を断ち、次に絶縁被覆された配線材を所
望のボンデイング可能なパツドにボンデイング接続する
ことで、必要なチツプの信号端子間の新たな結線を完了
する。たとえば第４図の配線接続に対処するためには、
切断可能な配線パターン７０〜７５をＸ印で切断し（６
箇所）、且つ絶縁被覆された配線材７６〜８０を追加す
る（５本）。
視した側面図、Ｃは裏面を示す底面図である。この実装
構造体では、多層に内部配線パターン（Ａ，ｃでは破線
、ｂでは記号６３で示す）を施した配線基板５１の表面
側に論理チツプ２１〜２３＄３よび終端抵抗チツプ５２
，５３が搭載される。論理チツプ２１の信号端子２４、
終端抵抗チツプ５２の信号端子５４は、それぞれスルー
ホール５５，５６により配線基板５１の裏面に形成され
た配線材のボンデイング可能なパツド５７，５８に接続
される。そして更にその延長上にあつて同じく裏面に設
けられた切断可能な配線パターン５９，６０を経由した
後に、スルーホール６１，６２を介して内部配線パター
ン６３に接続される。論理チツプ２１の電源端子６４，
６５、終端抵抗チツプ５２の電源端子６６はそれぞれス
ルーホール６７，６８，６９によつて内部電源配線層（
図示しない）に接続される。以下、同様な配線接続によ
つて、第３図の論理チツプ間配線が配線基板５１の上で
行なわれる。この実装構造では、論理設計変更によつて
各チツプの信号端子間の接続方法に変更が生じた場合に
は、関連する信号端子の先にある切断可能な配線パター
ンを切断することにより、信号端子と内部配線パターン
との電気的接続を断ち、次に絶縁被覆された配線材を所
望のボンデイング可能なパツドにボンデイング接続する
ことで、必要なチツプの信号端子間の新たな結線を完了
する。たとえば第４図の配線接続に対処するためには、
切断可能な配線パターン７０〜７５をＸ印で切断し（６
箇所）、且つ絶縁被覆された配線材７６〜８０を追加す
る（５本）。
しかしながら、この実装構造には次の欠点１〜４がある
。１論理チツプと終端抵抗チツプとが配線基板の同一面
側に搭載されるために、必然的に隣接する論理チツプ間
の距離が大きくなり、配線長短縮の目的に合致しない。
。１論理チツプと終端抵抗チツプとが配線基板の同一面
側に搭載されるために、必然的に隣接する論理チツプ間
の距離が大きくなり、配線長短縮の目的に合致しない。
２終端抵抗チツプに付随する占有面積を極力小さくする
必要があるので、充分な数の終端抵抗素子を用意するこ
とが困難である。
必要があるので、充分な数の終端抵抗素子を用意するこ
とが困難である。
即ち、通常は配線基板土の論理チツプの信号端子総数と
終端抵抗素子総数との比は、上記の欠点１から生ずる制
約も考慮して、概略３対１程度に選ばれる。このため場
合によつては局部的に終端抵抗素子が不足し、長大な配
線による接続を余議なくされたり、最悪の場合には設計
変更に対処できなくなることも起り得る。３終端抵抗素
子１個につき配線基板において少くとも２個のスルーホ
ール（内１個は基板貫？と、相当の長さの内部配線パタ
ーンが浪費される。
終端抵抗素子総数との比は、上記の欠点１から生ずる制
約も考慮して、概略３対１程度に選ばれる。このため場
合によつては局部的に終端抵抗素子が不足し、長大な配
線による接続を余議なくされたり、最悪の場合には設計
変更に対処できなくなることも起り得る。３終端抵抗素
子１個につき配線基板において少くとも２個のスルーホ
ール（内１個は基板貫？と、相当の長さの内部配線パタ
ーンが浪費される。
４終端抵抗素子への配線が内部配線パターンでなされる
ので、改造段階で無駄なパターン切断７５と配線材８０
追加が避けられない。
ので、改造段階で無駄なパターン切断７５と配線材８０
追加が避けられない。
本発明は、上記４つの問題点を全て解決する新規な高密
度実装構造を提供するもので、その特徴とするところは
多層に内部配線パターンを施した配線基板の表面側には
複数個の論理チツプを搭載し、且つ裏面側には該論理チ
ツプの各信号端子に１対１で対応する様に複数個の終端
抵抗素子を搭載してなる点にある。
度実装構造を提供するもので、その特徴とするところは
多層に内部配線パターンを施した配線基板の表面側には
複数個の論理チツプを搭載し、且つ裏面側には該論理チ
ツプの各信号端子に１対１で対応する様に複数個の終端
抵抗素子を搭載してなる点にある。
以下第６図の実施例を参照しながら本発明を詳細に説明
する。
する。
同図ａは配線基板９１の表面を示す平面図、ｂは一部透
視した側面図、Ｃは裏面を示す底面図である。本発明の
実装構造では、多層に内部配線パターン（Ａ，ｃでは破
線、ｂでは９７で示す）を施した配線基板９１の表面側
には論理チツプ２１，２２，２３が搭載され、終端抵抗
素子９２，・・・・・・はその裏面に設けられる。終端
抵抗素子９２，・・・・・・は配線基板９１の裏面にお
いて該基板と一体化して形成されるのが好ましいが、終
端抵抗素子単体または終端抵抗チツプを裏面に搭載して
もよい。ここでは基板９１と一体化した場合について説
明する。なお、第６図は第５図に対応して論理チツプ２
１，２２，２３を３個搭載している。論理チツプ２１（
他も同様）の信号端子２４はスルーホール９３により配
線基板裏面に形成された配線材のボンデイングのできる
第１のパツド９４に導かれる。
視した側面図、Ｃは裏面を示す底面図である。本発明の
実装構造では、多層に内部配線パターン（Ａ，ｃでは破
線、ｂでは９７で示す）を施した配線基板９１の表面側
には論理チツプ２１，２２，２３が搭載され、終端抵抗
素子９２，・・・・・・はその裏面に設けられる。終端
抵抗素子９２，・・・・・・は配線基板９１の裏面にお
いて該基板と一体化して形成されるのが好ましいが、終
端抵抗素子単体または終端抵抗チツプを裏面に搭載して
もよい。ここでは基板９１と一体化した場合について説
明する。なお、第６図は第５図に対応して論理チツプ２
１，２２，２３を３個搭載している。論理チツプ２１（
他も同様）の信号端子２４はスルーホール９３により配
線基板裏面に形成された配線材のボンデイングのできる
第１のパツド９４に導かれる。
該パツド９４は更にその延長土にあつて同じく裏面に設
けられた切断可能な第１の配線パターン９５を経由した
後にスルーホール９６により内部配線パターン９７に導
かれる。終端抵抗素子９２は第１のパツド９４と１対１
に対応して設けられ、望ましくはその近傍に形成される
。終端抵抗素子９２の信号端子９８は、裏面に設けられ
配線材のボンデイングのできる第２のパツド９９に接続
され、更にその延長土にあつて同じく裏面に設けられた
切断可能な第２の配線パターン１００を経由した後に第
１のパツド９４に接続される。論理チツプ２１の電源端
子６４，６５および終端抵抗素子の電源端子１０１は、
それぞれスルーホール１０２，１０３，１０４によつて
内部電源配線層（図示しない）に接続される。
けられた切断可能な第１の配線パターン９５を経由した
後にスルーホール９６により内部配線パターン９７に導
かれる。終端抵抗素子９２は第１のパツド９４と１対１
に対応して設けられ、望ましくはその近傍に形成される
。終端抵抗素子９２の信号端子９８は、裏面に設けられ
配線材のボンデイングのできる第２のパツド９９に接続
され、更にその延長土にあつて同じく裏面に設けられた
切断可能な第２の配線パターン１００を経由した後に第
１のパツド９４に接続される。論理チツプ２１の電源端
子６４，６５および終端抵抗素子の電源端子１０１は、
それぞれスルーホール１０２，１０３，１０４によつて
内部電源配線層（図示しない）に接続される。
以下同様な配線接続によつて第３図の論理チツプ間配線
が配線基板９１の土で行なわれる。なお実際の使用に先
立ち不要な終端抵抗素子は第２の配線パターン１０５〜
１０８を切断して切り離しておく。第２の配線パターン
は必要に応じて選択的に設けてもよい。本発明の実装構
造では、論理設計変更により論理チツプの信号端子間の
接続方法に変更が生じた場合には、関連する信号端子の
先にある切断可能な第１の配線パターンを切断すること
により、また終端抵抗素子を除く必要のある場合は第２
の配線パターンを切断することにより、信号端子と内部
配線パターンとの電気的接続を断ち、次に絶縁被覆され
た配線材を所望のボンデイング可能な第１あるいは第２
のパツドにボンデイング接続することで必要なチツプの
信号端子間の新たな結線を完了する。
が配線基板９１の土で行なわれる。なお実際の使用に先
立ち不要な終端抵抗素子は第２の配線パターン１０５〜
１０８を切断して切り離しておく。第２の配線パターン
は必要に応じて選択的に設けてもよい。本発明の実装構
造では、論理設計変更により論理チツプの信号端子間の
接続方法に変更が生じた場合には、関連する信号端子の
先にある切断可能な第１の配線パターンを切断すること
により、また終端抵抗素子を除く必要のある場合は第２
の配線パターンを切断することにより、信号端子と内部
配線パターンとの電気的接続を断ち、次に絶縁被覆され
た配線材を所望のボンデイング可能な第１あるいは第２
のパツドにボンデイング接続することで必要なチツプの
信号端子間の新たな結線を完了する。
たとえば第４図の配線接続に対処するには切断可能な第
１の配線パターン１０９〜１１２及び第２の配線パター
ン１１３を×印で切断し（５箇所）、絶縁被覆された配
線材１１４〜１１７を追加する（４本）。尚、論理素子
はＥＣＬ等のシリコン素子に限らず、砒化ガリウム（Ｇ
ａＡｓ）素子、ジヨセフソン素子の場合にも適用できる
。
１の配線パターン１０９〜１１２及び第２の配線パター
ン１１３を×印で切断し（５箇所）、絶縁被覆された配
線材１１４〜１１７を追加する（４本）。尚、論理素子
はＥＣＬ等のシリコン素子に限らず、砒化ガリウム（Ｇ
ａＡｓ）素子、ジヨセフソン素子の場合にも適用できる
。
また終端抵抗素子は、本例の様に１個の抵抗体を一電源
（接地も含む）に接続するものに限らず、２個の抵抗体
を２電源に接続するテブナン等価型素子等でも良い。論
理チツプおよび終端抵抗チツプは、一般には更にそれぞ
れのパツケージに封入された後に配線基板に搭載される
ことが多いが、本発明ではパツケージの有無は特に問題
としない。また、改造のための配線材は単線に限らず対
線、同軸線でも良い。さらに、終端抵抗素子を基板と一
体化して形成することは、たとえばセラミツク基板土に
抵抗ペーストをパターン印刷し、高温で焼成するなどの
既存の技術で可能である。以上述べた本発明の高密度実
装構造であれば、（イ）論理チツプと終端抵抗素子を基
板の表裏面に分けて設けるので、論理チツプ間距離およ
び配線長が短縮され、前記欠点１が解決される。
（接地も含む）に接続するものに限らず、２個の抵抗体
を２電源に接続するテブナン等価型素子等でも良い。論
理チツプおよび終端抵抗チツプは、一般には更にそれぞ
れのパツケージに封入された後に配線基板に搭載される
ことが多いが、本発明ではパツケージの有無は特に問題
としない。また、改造のための配線材は単線に限らず対
線、同軸線でも良い。さらに、終端抵抗素子を基板と一
体化して形成することは、たとえばセラミツク基板土に
抵抗ペーストをパターン印刷し、高温で焼成するなどの
既存の技術で可能である。以上述べた本発明の高密度実
装構造であれば、（イ）論理チツプと終端抵抗素子を基
板の表裏面に分けて設けるので、論理チツプ間距離およ
び配線長が短縮され、前記欠点１が解決される。
（口）終端抵抗素子と論理チツプの信号端子の組合せを
１対１に固定し、予め決められた配線パターンで接続す
る様にしたので、終端抵抗素子が不足することなく、し
かも終端抵抗素子への配線長が短縮される（前記欠点２
が解決される）。（ハ）終端抵抗素子への信号配線のた
めに、配線基板のスルーホールおよび内部配線パターン
を全く使用しないので前記欠点３が解決される。また内
部配線パターンは論理機能を行うための配線にのみ使用
されるので、配線化率が向上する。さらに改造時の配線
パターンの切断箇所および配線材の追加本数が減少する
ので、前記欠点４が改善される。
１対１に固定し、予め決められた配線パターンで接続す
る様にしたので、終端抵抗素子が不足することなく、し
かも終端抵抗素子への配線長が短縮される（前記欠点２
が解決される）。（ハ）終端抵抗素子への信号配線のた
めに、配線基板のスルーホールおよび内部配線パターン
を全く使用しないので前記欠点３が解決される。また内
部配線パターンは論理機能を行うための配線にのみ使用
されるので、配線化率が向上する。さらに改造時の配線
パターンの切断箇所および配線材の追加本数が減少する
ので、前記欠点４が改善される。
第１図は論理素子の説明図、第２図は終端抵抗素子の説
明図、第３図および第４図は結線変更による論理設計変
更の説明図、第５図ａ−ｃは従来の実装構造の一例を示
す上面図、側面図および底面図、第６図ａ−ｃは本発明
の一実施例を示す上面図、側面図および底面図である。 図中、２１〜２３は論理チツプ、２４はその信号端子、
９１は配線基板、９２は終端抵抗素子、９８はその信号
端子、９３，９６はスルーホール、９４は第１のパツド
、９５は第１の配線パターン、９７は内部配線パターン
、９９は第２のパツド、１００は第２の配線パターンで
ある。
明図、第３図および第４図は結線変更による論理設計変
更の説明図、第５図ａ−ｃは従来の実装構造の一例を示
す上面図、側面図および底面図、第６図ａ−ｃは本発明
の一実施例を示す上面図、側面図および底面図である。 図中、２１〜２３は論理チツプ、２４はその信号端子、
９１は配線基板、９２は終端抵抗素子、９８はその信号
端子、９３，９６はスルーホール、９４は第１のパツド
、９５は第１の配線パターン、９７は内部配線パターン
、９９は第２のパツド、１００は第２の配線パターンで
ある。
Claims (1)
- 【特許請求の範囲】 １ 多層に内部配線パターンを施した配線基板の表面側
には複数個の論理チップを搭載し、且つ裏面側には該論
理チップの各信号端子に１対１で対応する様に複数個の
終端抵抗素子を搭載してなることを特徴とする高密度実
装構造。 ２ 論理チップの信号端子をスルーホールを介して配線
基板裏面に設けられた配線材のボンディング可能な第１
のパッドに接続し、更に該パッドをその延長上にあつて
同じく該基板裏面に設けられた切断可能な第１の配線パ
ターンおよびスルーホールを経由して内部配線パターン
に接続しまた該第１のパッドに対応して各１個ずつ設け
られた終端抵抗素子の信号端子を、該基板裏面に設けら
れた配線材のボンディング可能な第２のパッドに接続し
、更に該第２のパッドをその延長上にあつて同じく該基
板裏面に設けられた切断可能な第２の配線パターンを経
由して該第１のパッドに接続してなる終端抵抗素子部が
、前記論理チップの各信号端子に１対１で対応して設け
られ、所定の設計パターンに応じて、前記第１、第２の
パッド間の接続及び前記第１、第２の配線パターンの切
断が行なわれてなることを特徴とする、特許請求の範囲
第１項記載の高密度実装構造。 ３ 終端抵抗素子を配線基板の裏面に該配線基板と一体
化して形成してなることを特徴とする、特許請求の範囲
第１項または第２項記載の高密度実装構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55174851A JPS5932898B2 (ja) | 1980-12-11 | 1980-12-11 | 高密度実装構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55174851A JPS5932898B2 (ja) | 1980-12-11 | 1980-12-11 | 高密度実装構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5797660A JPS5797660A (en) | 1982-06-17 |
| JPS5932898B2 true JPS5932898B2 (ja) | 1984-08-11 |
Family
ID=15985754
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55174851A Expired JPS5932898B2 (ja) | 1980-12-11 | 1980-12-11 | 高密度実装構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5932898B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH071845Y2 (ja) * | 1985-11-20 | 1995-01-18 | 日本電気株式会社 | 集積回路パツケ−ジ |
| JPH071844Y2 (ja) * | 1985-11-20 | 1995-01-18 | 日本電気株式会社 | 集積回路パツケ−ジ |
| JP2812358B2 (ja) * | 1996-03-18 | 1998-10-22 | 日本電気株式会社 | Ｌｓｉパッケージおよびｌｓｉパッケージ製造方法 |
-
1980
- 1980-12-11 JP JP55174851A patent/JPS5932898B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5797660A (en) | 1982-06-17 |
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