JP2712100B2 - 多層配線基板 - Google Patents
多層配線基板Info
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- JP2712100B2 JP2712100B2 JP62256653A JP25665387A JP2712100B2 JP 2712100 B2 JP2712100 B2 JP 2712100B2 JP 62256653 A JP62256653 A JP 62256653A JP 25665387 A JP25665387 A JP 25665387A JP 2712100 B2 JP2712100 B2 JP 2712100B2
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15192—Resurf arrangement of the internal vias
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- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
- H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
-
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- H01—ELECTRIC ELEMENTS
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19107—Disposition of discrete passive components off-chip wires
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は多層配線基板に係り、特に、配線変更などの
技術変更（Engineering Change、以下、ECと略称する）
に好適な多層配線基板に関する。 〔従来の技術〕 従来、半導体デバイス間の配線変更を行う手段とし
て、特開昭56−7457号公報に記載のように、多層セラミ
ック基板の第１主表面たる部品搭載面にECパッドを設
け、半導体デバイス間の配線は該ECパッドを経由して行
うとゝもに、該ECパッドの中間部を切断可能にし、配線
変更は上記中間部を切断し、ディスクリート線をECパッ
ドに接続する方式がある。 また他の手段としては、特開昭50−77865号公報に記
載のように、電気部品を搭載する第１主表面からスルー
ホールを介して入出力ピンの配置された第２主表面に接
続を導き、ディスクリート線接続用ボンディングパッド
を経て内部配線パターン接続用スルーホールに接続する
ようにしておいて、配線変更はボンディングパッドと内
部配線パターン接続用スルーホール間を切断し、ボディ
ングパッドにディスクリート線を接続する方式がであ
る。 更には、特開昭62−88346号公報に記載のように、入
出力ピンの配置された第２主表面の入出力ピン接続パッ
ドと配線基板内配線ネット間に、入出力ピン用ECパッド
を入出力ピン接続パッドの近傍に設け、入出力ピン接続
パッドからスルーホールを第１主表面に延ばし、その端
部にディスクリート線接続用パッドを設けた方式があ
る。 〔発明が解決しようとする問題点〕 上記従来技術において、電気部品を搭載する第１主表
面にECパッドを設け、、半導体デバイス間の配線をECパ
ッド経由で行う方式と、第１主表面からスルーホールを
介して第２主表面に接続を導びき、ディスクリート線接
続用ボンディングパッドを経て内部配線パターン接続用
スルーホールに接続する方式は、前者がディスクリート
布線が電気部品搭載面であるのに対し、後者はその反対
面である差はあるが、いずれも単に配線変更が可能であ
る域を脱していない。 これに対し、入出力ピンの配置された第２主表面の入
出力ピン接続パッドと配線基板内配線ネット間に入出力
ピン用ECパッドを設ける方式は、配線変更などの技術変
更を、各電気部品間、電気部品と入出力パッド間の全て
にわたって可能であるが、常には使用しないスルーホー
ルを全ての信号用入出力ピン毎に設ける為、配線容量の
減少、浮遊容量の増加をまねく問題がある。 本発明の目的は、第１主表面上の電気部品と、第２主
表面に設けたI/Oピン間相互のあらゆる配線変更や基板
補修等の技術変更を、更に上位の配線媒体に対し互換性
を保ったまゝ実施出来る多層配線基板を提供することに
ある。 更に本発明の目的は、このような技術変更を可能にす
る為に必要なEC用スルーホールやこのスルーホールの存
在による浮遊容量の増大を最小限に押え、且つ、第２主
表面の入出力ピンを効率よく配置できる多層配線基板を
提供することにある。 〔問題点を解決するための手段〕 上記目的は、複数の電気部品を搭載する第１主表面に
電気部品用ECパッドの他に浮きパッドを設け、同じく複
数の入出力ピンを備えた第２主表面に入出力ピン用ECパ
ッドの他に浮きパッドを、入出力ピンの列の間に複数の
入出力ピンに対して一つ設け、更に第１主表面と第２主
表面のこれら浮きパッド間を結ぶ浮きスルーホールを設
けることにより達成される。 〔作用〕 多層配線基板の第１主表面上では、電気部品用ECパッ
ドとディスクリート線を用いて配線変更を行い、これと
同様にして、第２主表面上においても、入出力ピンECパ
ッドとディスクリート線により配線変更を行う。更に、
第１主表面上の電気部品用ECパッドと浮きパッドをディ
スクリート線で接続し、また、第２主表面上の入出力ピ
ン用ECパッドと浮きパッドをディスクリート線で接続
し、これら両浮きパッド間を浮きスルーホールを用いて
接続する。 これによれば、第１主表面上の電気部品と第２主表面
上の入出力ピン間のあらゆる配線変更や補修が、上位の
配線媒体に対して互換性を保ったまゝ実施できる。従っ
て、多層配線基板の配線変更や補修が迅速に最小限の工
数で実施できる。更に、浮きパッドと浮きスルーホール
は必要を見込んで最小限設けておけば良いので、多層配
線基板の配線容量の減少が少なく、かつ、浮遊容量の発
生を最小限に押えることが出来る。また、第２主表面の
浮きパッドは複数の入出力ピンに対して一つ、その列間
に設けられるにすぎないため、配置スペース量は少なく
て済み、入出力ピンを効率よく配置でき、ディスクリー
ト線の付設も容易である。 〔実施例〕 以下、本発明の一実施例を第１図乃至第３図により説
明する。 第１図は本発明の多層配線基板の一実施例の縦断面図
を示す。第１図において、100は多層配線基板であり、
１は基板100の第１の主表面12に載置された半導体デバ
イス、２はデバイス１を基板100の配線ネットに接続す
るための微小半田ボールである。基板100の第１の主表
面12には、デバイス１の周囲に、第２図にその一部を示
すように、多数のECパッド３が設けられている。これら
のECパッド３は、必要ならば、例えば部分７においてレ
ーザ光ビームによって電気的に切断可能である。基板10
0の第２の主表面12′には、第３図にその一部を示すよ
うに、入出力ピン接続用パッド10、これに接続された入
出力ピン８、パッド10に接続された内部配線接続用パッ
ド９およびパッド10とパッド９の中間にECパッドの一種
であるディスクリート線接続用パッド３′が設けられて
いる。第２の主表面12′上のこれらパッド３′,9,10の
間の部分は、必要ならば、レーザ光ビームによって電気
的に切断可能である。さらに、基板100の第１及び第２
の主表面12,12′にはディスクリート線接続用浮きパッ
ド5,5′が設けられている。第３図に示すように、第２
の主表面の浮きパッド５′は、列状に配置された入出力
ピン接続用パッド10の列間に、複数の入出力ピン接続用
パッド10に対して一つ設けられている。第１の主表面12
の浮きパッド５と第２の主表面12′の浮きパッド５′と
はスルーホール６によって接続されている。 こゝで、基板100内の配線ネットが部分11において断
線した場合について説明する。断線したこのネットの第
１の主表面12上の端子であるパッド３のパターンを部分
７において分断し、分断された先端部13と浮きパッド５
とをディスクリート線４で接続する（第２図）。一方、
この断線したネットの第２の主表面12′上の端子８を部
分７′においてパッド９から切離し、この切離されたパ
ッド３′を、それと最も近い位置に配置されている浮き
パッド５′とディスクリート線４′で接続する（第３
図）。これにより浮きスルーホール６を通して、上記断
線ネットの導通が回復される。この多層配線基板100
と、上位の配線媒体とのインタフェースは同一であり、
互換性が保たれる。 〔発明の効果〕 以上の説明から明らかなように、本発明によれば、多
層配線基板に生じ得る配線ネットのあらゆるオープン、
ショートの補修および考え得る全ての技術変更が可能と
なり、しかも上位配線媒体とのインタフェースは同一と
なり、互換性が保たれる。更に、これらの作業に必要な
パッド及び浮きスルーホールは、必要に応じて最小限設
けておれば良いので、多層配線基板の配線容量の減少
や、浮遊容量の不必要な増加を最小限に押えることが出
来る。また、入出力ピンが配設される第２の主表面で
は、浮きパッドは複数の入出力ピン用パッドに対して一
つ、その列間に設けられているため、浮きパッドを設け
るためのスペースが少なくてすみ、入出力ピン用パッド
とともに入出力ピンを効率的に配置できる。更には、第
２の主表面は入出力ピンが他の基板に接続されるため、
入出力ピン用パッドとディスクリート線との重なりを避
ける必要があるが、浮きパッドは入出力ピンの列間に設
けられているため、ディスクリート線のこのような付設
が容易に行える。
技術変更（Engineering Change、以下、ECと略称する）
に好適な多層配線基板に関する。 〔従来の技術〕 従来、半導体デバイス間の配線変更を行う手段とし
て、特開昭56−7457号公報に記載のように、多層セラミ
ック基板の第１主表面たる部品搭載面にECパッドを設
け、半導体デバイス間の配線は該ECパッドを経由して行
うとゝもに、該ECパッドの中間部を切断可能にし、配線
変更は上記中間部を切断し、ディスクリート線をECパッ
ドに接続する方式がある。 また他の手段としては、特開昭50−77865号公報に記
載のように、電気部品を搭載する第１主表面からスルー
ホールを介して入出力ピンの配置された第２主表面に接
続を導き、ディスクリート線接続用ボンディングパッド
を経て内部配線パターン接続用スルーホールに接続する
ようにしておいて、配線変更はボンディングパッドと内
部配線パターン接続用スルーホール間を切断し、ボディ
ングパッドにディスクリート線を接続する方式がであ
る。 更には、特開昭62−88346号公報に記載のように、入
出力ピンの配置された第２主表面の入出力ピン接続パッ
ドと配線基板内配線ネット間に、入出力ピン用ECパッド
を入出力ピン接続パッドの近傍に設け、入出力ピン接続
パッドからスルーホールを第１主表面に延ばし、その端
部にディスクリート線接続用パッドを設けた方式があ
る。 〔発明が解決しようとする問題点〕 上記従来技術において、電気部品を搭載する第１主表
面にECパッドを設け、、半導体デバイス間の配線をECパ
ッド経由で行う方式と、第１主表面からスルーホールを
介して第２主表面に接続を導びき、ディスクリート線接
続用ボンディングパッドを経て内部配線パターン接続用
スルーホールに接続する方式は、前者がディスクリート
布線が電気部品搭載面であるのに対し、後者はその反対
面である差はあるが、いずれも単に配線変更が可能であ
る域を脱していない。 これに対し、入出力ピンの配置された第２主表面の入
出力ピン接続パッドと配線基板内配線ネット間に入出力
ピン用ECパッドを設ける方式は、配線変更などの技術変
更を、各電気部品間、電気部品と入出力パッド間の全て
にわたって可能であるが、常には使用しないスルーホー
ルを全ての信号用入出力ピン毎に設ける為、配線容量の
減少、浮遊容量の増加をまねく問題がある。 本発明の目的は、第１主表面上の電気部品と、第２主
表面に設けたI/Oピン間相互のあらゆる配線変更や基板
補修等の技術変更を、更に上位の配線媒体に対し互換性
を保ったまゝ実施出来る多層配線基板を提供することに
ある。 更に本発明の目的は、このような技術変更を可能にす
る為に必要なEC用スルーホールやこのスルーホールの存
在による浮遊容量の増大を最小限に押え、且つ、第２主
表面の入出力ピンを効率よく配置できる多層配線基板を
提供することにある。 〔問題点を解決するための手段〕 上記目的は、複数の電気部品を搭載する第１主表面に
電気部品用ECパッドの他に浮きパッドを設け、同じく複
数の入出力ピンを備えた第２主表面に入出力ピン用ECパ
ッドの他に浮きパッドを、入出力ピンの列の間に複数の
入出力ピンに対して一つ設け、更に第１主表面と第２主
表面のこれら浮きパッド間を結ぶ浮きスルーホールを設
けることにより達成される。 〔作用〕 多層配線基板の第１主表面上では、電気部品用ECパッ
ドとディスクリート線を用いて配線変更を行い、これと
同様にして、第２主表面上においても、入出力ピンECパ
ッドとディスクリート線により配線変更を行う。更に、
第１主表面上の電気部品用ECパッドと浮きパッドをディ
スクリート線で接続し、また、第２主表面上の入出力ピ
ン用ECパッドと浮きパッドをディスクリート線で接続
し、これら両浮きパッド間を浮きスルーホールを用いて
接続する。 これによれば、第１主表面上の電気部品と第２主表面
上の入出力ピン間のあらゆる配線変更や補修が、上位の
配線媒体に対して互換性を保ったまゝ実施できる。従っ
て、多層配線基板の配線変更や補修が迅速に最小限の工
数で実施できる。更に、浮きパッドと浮きスルーホール
は必要を見込んで最小限設けておけば良いので、多層配
線基板の配線容量の減少が少なく、かつ、浮遊容量の発
生を最小限に押えることが出来る。また、第２主表面の
浮きパッドは複数の入出力ピンに対して一つ、その列間
に設けられるにすぎないため、配置スペース量は少なく
て済み、入出力ピンを効率よく配置でき、ディスクリー
ト線の付設も容易である。 〔実施例〕 以下、本発明の一実施例を第１図乃至第３図により説
明する。 第１図は本発明の多層配線基板の一実施例の縦断面図
を示す。第１図において、100は多層配線基板であり、
１は基板100の第１の主表面12に載置された半導体デバ
イス、２はデバイス１を基板100の配線ネットに接続す
るための微小半田ボールである。基板100の第１の主表
面12には、デバイス１の周囲に、第２図にその一部を示
すように、多数のECパッド３が設けられている。これら
のECパッド３は、必要ならば、例えば部分７においてレ
ーザ光ビームによって電気的に切断可能である。基板10
0の第２の主表面12′には、第３図にその一部を示すよ
うに、入出力ピン接続用パッド10、これに接続された入
出力ピン８、パッド10に接続された内部配線接続用パッ
ド９およびパッド10とパッド９の中間にECパッドの一種
であるディスクリート線接続用パッド３′が設けられて
いる。第２の主表面12′上のこれらパッド３′,9,10の
間の部分は、必要ならば、レーザ光ビームによって電気
的に切断可能である。さらに、基板100の第１及び第２
の主表面12,12′にはディスクリート線接続用浮きパッ
ド5,5′が設けられている。第３図に示すように、第２
の主表面の浮きパッド５′は、列状に配置された入出力
ピン接続用パッド10の列間に、複数の入出力ピン接続用
パッド10に対して一つ設けられている。第１の主表面12
の浮きパッド５と第２の主表面12′の浮きパッド５′と
はスルーホール６によって接続されている。 こゝで、基板100内の配線ネットが部分11において断
線した場合について説明する。断線したこのネットの第
１の主表面12上の端子であるパッド３のパターンを部分
７において分断し、分断された先端部13と浮きパッド５
とをディスクリート線４で接続する（第２図）。一方、
この断線したネットの第２の主表面12′上の端子８を部
分７′においてパッド９から切離し、この切離されたパ
ッド３′を、それと最も近い位置に配置されている浮き
パッド５′とディスクリート線４′で接続する（第３
図）。これにより浮きスルーホール６を通して、上記断
線ネットの導通が回復される。この多層配線基板100
と、上位の配線媒体とのインタフェースは同一であり、
互換性が保たれる。 〔発明の効果〕 以上の説明から明らかなように、本発明によれば、多
層配線基板に生じ得る配線ネットのあらゆるオープン、
ショートの補修および考え得る全ての技術変更が可能と
なり、しかも上位配線媒体とのインタフェースは同一と
なり、互換性が保たれる。更に、これらの作業に必要な
パッド及び浮きスルーホールは、必要に応じて最小限設
けておれば良いので、多層配線基板の配線容量の減少
や、浮遊容量の不必要な増加を最小限に押えることが出
来る。また、入出力ピンが配設される第２の主表面で
は、浮きパッドは複数の入出力ピン用パッドに対して一
つ、その列間に設けられているため、浮きパッドを設け
るためのスペースが少なくてすみ、入出力ピン用パッド
とともに入出力ピンを効率的に配置できる。更には、第
２の主表面は入出力ピンが他の基板に接続されるため、
入出力ピン用パッドとディスクリート線との重なりを避
ける必要があるが、浮きパッドは入出力ピンの列間に設
けられているため、ディスクリート線のこのような付設
が容易に行える。
【図面の簡単な説明】
第１図は本発明の多層配線基板の一実施例の縦断面図、
第２図は多層配線基板の第１主表面上のECパッド及び配
線変更の様子を示す図、第３図は多層配線基板の第２主
表面上のECパッド及び配線変更の様子を示す図である。 ３……電気部品ECパッド、4,4′…ディスクリート線、
5,5…浮きパッド、６…浮きスルーホール、3,9…入出力
ピン用ECパッド。
第２図は多層配線基板の第１主表面上のECパッド及び配
線変更の様子を示す図、第３図は多層配線基板の第２主
表面上のECパッド及び配線変更の様子を示す図である。 ３……電気部品ECパッド、4,4′…ディスクリート線、
5,5…浮きパッド、６…浮きスルーホール、3,9…入出力
ピン用ECパッド。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 竹中 隆次
神奈川県秦野市堀山下１番地 株式会社
日立製作所神奈川工場
(72)発明者 今田 晴彦
東京都小平市上水本町1479番地 日立マ
イクロコンピュータエンジニアリング株
式会社内
(56)参考文献 特開 昭61−19160（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 １．第１主表面に電気部品が搭載され、第２主表面に複
数の入出力ピンが設けられた多層配線基板において、 前記第１主表面に、前記電気部品に接続される複数の電
気部品用技術変更パッドと、前記電気部品用技術変更パ
ッドと第１ディスクリート線を介して接続するための複
数の第１浮きパッドとを設け、 前記第２主表面に、複数の列状に配置された入出力ピン
接続用パッドと、各々の前記入出力ピン接続用パッドご
とに当該入出力ピン接続用パッドと電気的に切断可能に
接続された内部配線接続用パッドと、前記入出力ピン接
続用パッドの列の間に複数の入出力ピン接続用パッドに
対して一つ配置された第２浮きパッドとを設け、 前記第１主表面の第１浮きパッドと前記第２主表面の第
２浮きパッド間をスルーホールで接続し、 前記内部配線接続用パッドと電気的に切り離された前記
入出力ピン接続用パッドを、該入出力ピン接続用パッド
の近い位置に配置されている前記第２浮きパッドに第２
ディスクリート線を介して接続することを特徴とする多
層配線基板。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/918,918 US4706165A (en) | 1985-10-15 | 1986-10-15 | Multilayer circuit board |
| US918,918 | 1986-10-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63107056A JPS63107056A (ja) | 1988-05-12 |
| JP2712100B2 true JP2712100B2 (ja) | 1998-02-10 |
Family
ID=25441169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62256653A Expired - Fee Related JP2712100B2 (ja) | 1986-10-15 | 1987-10-12 | 多層配線基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2712100B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03113852U (ja) * | 1990-03-09 | 1991-11-21 | ||
| US5155577A (en) * | 1991-01-07 | 1992-10-13 | International Business Machines Corporation | Integrated circuit carriers and a method for making engineering changes in said carriers |
| US6449170B1 (en) * | 2000-08-30 | 2002-09-10 | Advanced Micro Devices, Inc. | Integrated circuit package incorporating camouflaged programmable elements |
| US8692136B2 (en) | 2010-07-13 | 2014-04-08 | Samsung Electro-Mechanics Co., Ltd. | Method of repairing probe card and probe board using the same |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4546413A (en) * | 1984-06-29 | 1985-10-08 | International Business Machines Corporation | Engineering change facility on both major surfaces of chip module |
-
1987
- 1987-10-12 JP JP62256653A patent/JP2712100B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63107056A (ja) | 1988-05-12 |
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