JPH021148A - 半導体チップパッケージ - Google Patents
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- JPH021148A JPH021148A JP63266288A JP26628888A JPH021148A JP H021148 A JPH021148 A JP H021148A JP 63266288 A JP63266288 A JP 63266288A JP 26628888 A JP26628888 A JP 26628888A JP H021148 A JPH021148 A JP H021148A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体チップパッケージに関し、さらに詳し
くは、半導体チップを、例えば、プリント配線基板等の
次のレベルのパッケージにインターフェースするための
パッケージに関する。
くは、半導体チップを、例えば、プリント配線基板等の
次のレベルのパッケージにインターフェースするための
パッケージに関する。
半導体チップを設計するとき、そのチップを、例えば、
プリント配線基板等の次のレベルのパッケージにインタ
ーフェースするためのパッケージで、そのチップに合う
入手可能なものは、一般にはない。したがって、入手可
能なものは、文字通り何千種におよぶ単一目的の半導体
チップパッケージであり、４０ピンの設計のものでさえ
、入手可能なものとしては６０−８０もの種類がある。
プリント配線基板等の次のレベルのパッケージにインタ
ーフェースするためのパッケージで、そのチップに合う
入手可能なものは、一般にはない。したがって、入手可
能なものは、文字通り何千種におよぶ単一目的の半導体
チップパッケージであり、４０ピンの設計のものでさえ
、入手可能なものとしては６０−８０もの種類がある。
個々の新しいチップの設計に合う専用パッケージを製作
するのはコスト高となる。特に、２００〜３００個のパ
ッドを有し、各々が信号、電源、あるいはグランドのた
めパッケージとの接続を必要とするチップの場合にはそ
うである。
するのはコスト高となる。特に、２００〜３００個のパ
ッドを有し、各々が信号、電源、あるいはグランドのた
めパッケージとの接続を必要とするチップの場合にはそ
うである。
既存のパッケージに対してチップが適切に設計されてい
ない場合には、ワイアボンドによる接続、または、熱活
性化ボンディング（ｔ ｈ ｅ ｒｍａｆｌｙ ａｃ
ｔｉｖａｔｅｄ ｂｏｎｄｉｎｇ）による接続（以下
ＴＡＢという）、はできない。
ない場合には、ワイアボンドによる接続、または、熱活
性化ボンディング（ｔ ｈ ｅ ｒｍａｆｌｙ ａｃ
ｔｉｖａｔｅｄ ｂｏｎｄｉｎｇ）による接続（以下
ＴＡＢという）、はできない。
換言すれば、チップパッケージ上の対応する信号、電源
あるいはグランドパッドへのチップ端部がらの直接接続
が可能なようにチップがレイアウトされていない場合に
は、専用のパッケージを設計、製作せねばならない。そ
うすると現在のコストでチップパッケージあたり３０，
０００〜８０゜０００ドルかかり、パッケージの代表的
なコストは４５，０００ドルになる。
あるいはグランドパッドへのチップ端部がらの直接接続
が可能なようにチップがレイアウトされていない場合に
は、専用のパッケージを設計、製作せねばならない。そ
うすると現在のコストでチップパッケージあたり３０，
０００〜８０゜０００ドルかかり、パッケージの代表的
なコストは４５，０００ドルになる。
信号、電源あるいはグランドのいずれをも扱えるように
半導体チップパッケージ上にパッドを設ける際の重要な
問題は、信号路としては使わない電源路やグランド路に
対して、特別な設計上の考慮を払わなければならないと
いうことである。半導体チップパッケージにおいて、パ
ッケージ内の信号路が比較的高い抵抗値とインダクタン
ス値、例えば、全抵抗が１オームのオーダー、インダク
タンスが２ナノヘンリー／ ｃｍのオーダーを有すると
いうのは異常なことではない。
半導体チップパッケージ上にパッドを設ける際の重要な
問題は、信号路としては使わない電源路やグランド路に
対して、特別な設計上の考慮を払わなければならないと
いうことである。半導体チップパッケージにおいて、パ
ッケージ内の信号路が比較的高い抵抗値とインダクタン
ス値、例えば、全抵抗が１オームのオーダー、インダク
タンスが２ナノヘンリー／ ｃｍのオーダーを有すると
いうのは異常なことではない。
このような信号路の値はチップの設計者にとって通常許
容される。しかし、大抵のチップ設計者は電源およびグ
ランドパッドとこれに対応する次のレベルのパッケージ
の電源あるいはグランドの接続部との間の接続路の抵抗
とインダクタンスについては比較的小さいのを欲する。
容される。しかし、大抵のチップ設計者は電源およびグ
ランドパッドとこれに対応する次のレベルのパッケージ
の電源あるいはグランドの接続部との間の接続路の抵抗
とインダクタンスについては比較的小さいのを欲する。
例えば、半導体チップパッケージの仕様の多くは０．１
オームより小さい抵抗値を要求し、電源あるいはグラン
ド路のインダクタンス値はピコヘンリーの範囲のものが
よく望まれる。したがって、チップパッケージ内の信号
路としてそもそも設計された導電路を電源あるいはグラ
ンド接続部として単に用いるということは通常許されな
い。
オームより小さい抵抗値を要求し、電源あるいはグラン
ド路のインダクタンス値はピコヘンリーの範囲のものが
よく望まれる。したがって、チップパッケージ内の信号
路としてそもそも設計された導電路を電源あるいはグラ
ンド接続部として単に用いるということは通常許されな
い。
これらの問題は、本発明を用いる半導体チップパッケー
ジにより解決される。本発明によれば、パッケージ上の
各パッドは信号、電源あるいはグランドのいずれとして
も機能する。さらに、この選択は好ましい実施例におい
ては、それぞれ１００ミリオームより小さい抵抗（３５
〜５０ミリオーム）と１ナノヘンリーより小さいインダ
クタンスを有する典型的な電源路およびグランド路を実
現しつつ達成された。
ジにより解決される。本発明によれば、パッケージ上の
各パッドは信号、電源あるいはグランドのいずれとして
も機能する。さらに、この選択は好ましい実施例におい
ては、それぞれ１００ミリオームより小さい抵抗（３５
〜５０ミリオーム）と１ナノヘンリーより小さいインダ
クタンスを有する典型的な電源路およびグランド路を実
現しつつ達成された。
［発明の概要］
本発明の半導体チップパッケージはパッケージの表面に
複数のプログラマブルパッドと複数の信号コネクタを有
し、各々のパッドは半導体チップと接続可能とされてい
る。さらにこのパッケージは複数の信号接続部を有し、
各信号接続部は各々のプログラマブルパッドとこれに対
応する各々の信号コネクタ間の導電路を提供する。複数
の専用電源コネクタないしグランドコネクタもまたパッ
ケージの表面に設けられる。パッケージ内の導電路は任
意のプログラマブルパッドを電源あるいはグランドコネ
クタに接続する手段を提供する。そのように接続し得る
任意のパッドはまた対応する信号コネクタに接続し得る
。
複数のプログラマブルパッドと複数の信号コネクタを有
し、各々のパッドは半導体チップと接続可能とされてい
る。さらにこのパッケージは複数の信号接続部を有し、
各信号接続部は各々のプログラマブルパッドとこれに対
応する各々の信号コネクタ間の導電路を提供する。複数
の専用電源コネクタないしグランドコネクタもまたパッ
ケージの表面に設けられる。パッケージ内の導電路は任
意のプログラマブルパッドを電源あるいはグランドコネ
クタに接続する手段を提供する。そのように接続し得る
任意のパッドはまた対応する信号コネクタに接続し得る
。
ここに示す半導体チップパッケージは２６９個のピング
リッドアレイパッケージである。しかし、ここに示す発
明の概念はピングリッドアレイ以外のもの、例えば、チ
ップキャリアにも、また、他のビン数のものにも、勿論
、適用可能なものである。
リッドアレイパッケージである。しかし、ここに示す発
明の概念はピングリッドアレイ以外のもの、例えば、チ
ップキャリアにも、また、他のビン数のものにも、勿論
、適用可能なものである。
ひとつの実施例を第１図から第１２図に示す。
第１図はパッケージの最上層部、第１２図は最下層部を
示し、最下層部には２６９個のパッド２１が示され、こ
れらは次のレベルのパッケージ、例えば、プリント配線
基板のごとき他のデバイスへ接続するための２６９個の
ピン２２（第１Ａ図）と接続される。
示し、最下層部には２６９個のパッド２１が示され、こ
れらは次のレベルのパッケージ、例えば、プリント配線
基板のごとき他のデバイスへ接続するための２６９個の
ピン２２（第１Ａ図）と接続される。
第１図および第１Ａ図により説明すると、このパッケー
ジに接続するための信号、電源あるいはグランドパッド
を含む半導体チップまたはグイ（図示せず）は、キャビ
ティ２４内に配置される。
ジに接続するための信号、電源あるいはグランドパッド
を含む半導体チップまたはグイ（図示せず）は、キャビ
ティ２４内に配置される。
チップの信号、電源、グランドパッドは一般的にはワイ
アボンド、または、ＴＡＢにより図に示すようにキャビ
ティ２４の回りの層１上に形成されたプログラマブルパ
ッドと接続される。パッド２６は一般にはボンドパッド
であるが、フリップチップあるいは他の形態でもよい。
アボンド、または、ＴＡＢにより図に示すようにキャビ
ティ２４の回りの層１上に形成されたプログラマブルパ
ッドと接続される。パッド２６は一般にはボンドパッド
であるが、フリップチップあるいは他の形態でもよい。
第１図に示す例では層ｌ上に２５６個のボンドパッドが
あり、これらは以下に説明する如（、電源ないしクラン
ドとして使用可能である。しかしながら、下記に説明す
るように、層ｌ上の２４８個のパッド（各コーナーの２
個すなわち８個のパッドを除いたすべてのパッド）は信
号用としても使用可能である。
あり、これらは以下に説明する如（、電源ないしクラン
ドとして使用可能である。しかしながら、下記に説明す
るように、層ｌ上の２４８個のパッド（各コーナーの２
個すなわち８個のパッドを除いたすべてのパッド）は信
号用としても使用可能である。
したがって、第１図に示す２５６個のパッド２６のうち
２４８個は信号、電源、グランドのいずれとしても使用
可能である。本実施例における２４８個のパッドを信号
、電源、グランドのいずれとして使用するかは第２図に
示す層２の構成によって決められる。これについては後
述する。パッドは信号、電源、グランドのいずれとして
も選択できるようになされているが、ここで示すパッケ
ージの２４８個のパッドはパッケージの表面に形成され
た２４８個の対応するピン、すなわち、コネクタ２２（
第１Ａ図参照）に信号用リードにより接続される。すな
わち、層１のそれぞれのコーナーにあるパッド２６Ａ〜
２６Ｈを除くすべてのパッド２６は、信号路によってビ
ア２８を通して層６．９（第６図および第９図参照）い
ずれかに接続され、さらに、層６．９を介し、さらに、
ビア２８を通してパッケージの表面に形成された２４８
個の対応するコネクタ２２に接続される。
２４８個は信号、電源、グランドのいずれとしても使用
可能である。本実施例における２４８個のパッドを信号
、電源、グランドのいずれとして使用するかは第２図に
示す層２の構成によって決められる。これについては後
述する。パッドは信号、電源、グランドのいずれとして
も選択できるようになされているが、ここで示すパッケ
ージの２４８個のパッドはパッケージの表面に形成され
た２４８個の対応するピン、すなわち、コネクタ２２（
第１Ａ図参照）に信号用リードにより接続される。すな
わち、層１のそれぞれのコーナーにあるパッド２６Ａ〜
２６Ｈを除くすべてのパッド２６は、信号路によってビ
ア２８を通して層６．９（第６図および第９図参照）い
ずれかに接続され、さらに、層６．９を介し、さらに、
ビア２８を通してパッケージの表面に形成された２４８
個の対応するコネクタ２２に接続される。
２６９個から２４８個を引いた２１個は信号用としてで
はな（、電源用またはグランド用として専用される次の
レベルのパッケージへのコネクタ２２である。これらの
コネクタへの、電源、グランドの取り方については後述
する。
はな（、電源用またはグランド用として専用される次の
レベルのパッケージへのコネクタ２２である。これらの
コネクタへの、電源、グランドの取り方については後述
する。
層１の２４８個のパッドから層６．９の信号用リード３
０を通して対応する２４８個のコネクタ２２に至る信号
路は、１オームオーダーの抵抗を有し、２ナノヘンリー
／ ｃｍのインダクタンスを有する。この抵抗値、イン
ダクタンス値は半導体チップとのおよび次のレベルのパ
ッケージコネクタ２２との信号のやりとりには支障のな
い値である。しかし、前述したごとく半導体チップパッ
ドからコネクタ２２への電源、グランドの接続にはさら
に低い抵抗値、インダクタンス値が要求される。大抵の
チップパッケージの仕様は電源やグランドの接続には０
．１オーム以下の抵抗値を要求し、インダクタンス値は
ピコヘンリーのオーダーが望まれる。したがって、層１
のパッド２６とパッケージの底部すなわち別の表面のコ
ネクタ２２との間の電源、グランドの接続を層６．９の
信号路３０を介して行うことは好ましくない。
０を通して対応する２４８個のコネクタ２２に至る信号
路は、１オームオーダーの抵抗を有し、２ナノヘンリー
／ ｃｍのインダクタンスを有する。この抵抗値、イン
ダクタンス値は半導体チップとのおよび次のレベルのパ
ッケージコネクタ２２との信号のやりとりには支障のな
い値である。しかし、前述したごとく半導体チップパッ
ドからコネクタ２２への電源、グランドの接続にはさら
に低い抵抗値、インダクタンス値が要求される。大抵の
チップパッケージの仕様は電源やグランドの接続には０
．１オーム以下の抵抗値を要求し、インダクタンス値は
ピコヘンリーのオーダーが望まれる。したがって、層１
のパッド２６とパッケージの底部すなわち別の表面のコ
ネクタ２２との間の電源、グランドの接続を層６．９の
信号路３０を介して行うことは好ましくない。
２４８個のプログラマブルパッドの選択は、電源および
グランド路の低い抵抗値、インダクタンス値を達成しな
がら以下の構成を接続することによってなされる。すな
わち、 （１）電源、グランドパッド３２（第２図の層２に形成
）、（２）電源、グランドリング３４〜４０（第３図の
層３に形成）、（３）４個の金属層４．８．１０．１１
（第４．８．１０．１１図の層４．８．１０．１１に配
置）、（４）接続ピン、すなわち、コネクタ２２（チッ
プパッケージの底部、すなわち、別の表面に配置）、（
５）各層間のこれらの要素を接続すると７２８、を通し
て達成される。 重要なことは、２４８個のプログラ
マブルパツド２６の中のパッドを信号パッドから電源、
グランドパッドとするために変更する必要があるのむ↓
第２層のみでよいことである。
グランド路の低い抵抗値、インダクタンス値を達成しな
がら以下の構成を接続することによってなされる。すな
わち、 （１）電源、グランドパッド３２（第２図の層２に形成
）、（２）電源、グランドリング３４〜４０（第３図の
層３に形成）、（３）４個の金属層４．８．１０．１１
（第４．８．１０．１１図の層４．８．１０．１１に配
置）、（４）接続ピン、すなわち、コネクタ２２（チッ
プパッケージの底部、すなわち、別の表面に配置）、（
５）各層間のこれらの要素を接続すると７２８、を通し
て達成される。 重要なことは、２４８個のプログラ
マブルパツド２６の中のパッドを信号パッドから電源、
グランドパッドとするために変更する必要があるのむ↓
第２層のみでよいことである。
パッケージの残りの部分は標準のままである。
このひとつの層の変更により完全なカスタム化が可能で
ある。これは従来技術においてはできなかった。
ある。これは従来技術においてはできなかった。
本実施例においては、電源またはグランド接続となる層
１の各パッドにつき、１つの電源またはグランドパッド
３２が第２図に示す層２に形成される。層２の各電源、
グランドパッド３２はビア２８によって層１の対応する
プログラマブルパッド２６に接続され、さらに、別のビ
ア２８により（典型的には数個の別のビア２８による）
直下にある層３の４つの電源、グランドリング３４−４
０の１つに接続される。
１の各パッドにつき、１つの電源またはグランドパッド
３２が第２図に示す層２に形成される。層２の各電源、
グランドパッド３２はビア２８によって層１の対応する
プログラマブルパッド２６に接続され、さらに、別のビ
ア２８により（典型的には数個の別のビア２８による）
直下にある層３の４つの電源、グランドリング３４−４
０の１つに接続される。
層３のリング３４−４０の各々はビアにより、第４．８
．１Ｏ１１１図に示される層４．８、ＩＯ，１１の金属
層４２．４４．４６．４８の１つと接続されている。こ
れら４つの金属層は電源、グランド専用のコネクタ２２
にそれぞれ接続される。
．１Ｏ１１１図に示される層４．８、ＩＯ，１１の金属
層４２．４４．４６．４８の１つと接続されている。こ
れら４つの金属層は電源、グランド専用のコネクタ２２
にそれぞれ接続される。
４つのリング３４−４０と４つの金属層４２−４８より
数の少ない、例えば、１つの電源と１つのグランドで十
分な場合等には一部のみ使用してもよいが、ここに示す
パッケージにおいては、半導体チップ用の２つの電源レ
ベルと２つのグランドレベルを提供すべく４つのリング
と金属層が用いられる。これは、たとえば、ＣＭＬとＴ
ＴＬのように一方が３．３ボルト、他方が５．０ボルト
のレベルを要求するような場合である。
数の少ない、例えば、１つの電源と１つのグランドで十
分な場合等には一部のみ使用してもよいが、ここに示す
パッケージにおいては、半導体チップ用の２つの電源レ
ベルと２つのグランドレベルを提供すべく４つのリング
と金属層が用いられる。これは、たとえば、ＣＭＬとＴ
ＴＬのように一方が３．３ボルト、他方が５．０ボルト
のレベルを要求するような場合である。
したがって、上述した要素を用いて、層ｌの２４８個の
プログラマブルパッド２６を通してパッケージの底部の
電源、グランドコネクタ２２への電源、グランド接続は
、層１の選定されたプログラマブルパッド２６の直下に
ある層２のビア２８から層３の対応するリングの直上の
と７２８まで水平に電源、グランドパッド３２を延ばし
、さらに、この電源、グランドパッド３２から層３の対
応するリングまでビア２８により接続することによりな
される。上述の例おいては、このパッドの延長とビアの
接続とにより、層１の該当プログラマブルパッド２６か
ら、ビア２８を介して層２の電源およびグランドパッド
３２へ、さらに、ビア２８により層３の電源およびグラ
ンドリング３４．３６．３８．４０に、次に、層３の電
源およびグランドリングからビア２８によりその直下の
金属層４２．４４．４６．４８へ、さらにまた、金属層
とビア２８を介して半導体チップの底部に形成された対
応する専用の電源およびグランドピン２２（層１２に示
されるパッド２１を介して）に至るまでの経路を最小の
抵抗およびインダクタンスとなるようにした。層２のパ
ッド３２の比較的大きな面積を電源およびグランドパッ
ド３２として使用すること、および、層３の電源および
グランドリングに対応する金属層を使用することで、比
較的低い抵抗とインダクタンスの電源およびグランド路
が達成される。 したがって、上述した例においては、
それぞれの半導体チップに応じて加工を要するのは第２
図の層２のみである。層２に示す電源およびグランドパ
ッド３２は総数６２である。これらのパッドのうちい（
つかは、ビアが層３のもっとも内側のリング３４と接続
され、他は層３の他の３つのリングの１つに接続される
構成となっている。
プログラマブルパッド２６を通してパッケージの底部の
電源、グランドコネクタ２２への電源、グランド接続は
、層１の選定されたプログラマブルパッド２６の直下に
ある層２のビア２８から層３の対応するリングの直上の
と７２８まで水平に電源、グランドパッド３２を延ばし
、さらに、この電源、グランドパッド３２から層３の対
応するリングまでビア２８により接続することによりな
される。上述の例おいては、このパッドの延長とビアの
接続とにより、層１の該当プログラマブルパッド２６か
ら、ビア２８を介して層２の電源およびグランドパッド
３２へ、さらに、ビア２８により層３の電源およびグラ
ンドリング３４．３６．３８．４０に、次に、層３の電
源およびグランドリングからビア２８によりその直下の
金属層４２．４４．４６．４８へ、さらにまた、金属層
とビア２８を介して半導体チップの底部に形成された対
応する専用の電源およびグランドピン２２（層１２に示
されるパッド２１を介して）に至るまでの経路を最小の
抵抗およびインダクタンスとなるようにした。層２のパ
ッド３２の比較的大きな面積を電源およびグランドパッ
ド３２として使用すること、および、層３の電源および
グランドリングに対応する金属層を使用することで、比
較的低い抵抗とインダクタンスの電源およびグランド路
が達成される。 したがって、上述した例においては、
それぞれの半導体チップに応じて加工を要するのは第２
図の層２のみである。層２に示す電源およびグランドパ
ッド３２は総数６２である。これらのパッドのうちい（
つかは、ビアが層３のもっとも内側のリング３４と接続
され、他は層３の他の３つのリングの１つに接続される
構成となっている。
第５図、第７図に示される層５．７は各金属層の間に適
度な間隔を形成するためのスペーサとしての役割を果た
している。層５．７ともビア２８が上層から延びた形と
なっており、層７ではビアのいくつかが他の形状にも対
応可能なように散在している。
度な間隔を形成するためのスペーサとしての役割を果た
している。層５．７ともビア２８が上層から延びた形と
なっており、層７ではビアのいくつかが他の形状にも対
応可能なように散在している。
上述したごとく層１のそれぞれのコーナーのパッド（２
６Ａ−２６Ｈ）は電源およびグランドとしてのみ使用さ
れる。これらの８つのパッドの各々は層４．８．１０．
１１の４個の電源、グランド層のいづれかに接続され、
それぞれが専用の電源、グランドピンの位置まで接続さ
れている。このようにコーナーのパッドを電源、グラン
ドに接続することは一般的ではあるが、必ずしもこれら
８個のピンを電源、グランド専用として使用しなくても
よい。
６Ａ−２６Ｈ）は電源およびグランドとしてのみ使用さ
れる。これらの８つのパッドの各々は層４．８．１０．
１１の４個の電源、グランド層のいづれかに接続され、
それぞれが専用の電源、グランドピンの位置まで接続さ
れている。このようにコーナーのパッドを電源、グラン
ドに接続することは一般的ではあるが、必ずしもこれら
８個のピンを電源、グランド専用として使用しなくても
よい。
上述の例において、キャビティ２４の底部は第４図に示
すように金属層から形成されており、専用のグランドコ
ネクタに接続されている。
すように金属層から形成されており、専用のグランドコ
ネクタに接続されている。
上述した具体例において示した細部は本発明においては
必ずしも同一である必要はない。たとえば、ビン２２は
接続する対象に応じて異なった型のコネクタでもよい。
必ずしも同一である必要はない。たとえば、ビン２２は
接続する対象に応じて異なった型のコネクタでもよい。
コネクタ２２は表面のどの位置に配置してもよい。また
、層１と層２とを分割せずに結合して、層１のパッド２
６を電源ないしグランドと接続し、層２のパッド３２を
層ｌに形成して同じ機能を果たさせ、ビア２８で各パッ
ド３２を選定された下層のリングと接続するようにして
もよい。層ｌと層２とを実施例で分割したのは、主とし
てチップパッケージの外観をきれいに見せるためで、必
要に応じて様々に形成される層２の電源およびグランド
パッド３２は隠される。しかし、分割、結合いづれも機
能としては同様である。
、層１と層２とを分割せずに結合して、層１のパッド２
６を電源ないしグランドと接続し、層２のパッド３２を
層ｌに形成して同じ機能を果たさせ、ビア２８で各パッ
ド３２を選定された下層のリングと接続するようにして
もよい。層ｌと層２とを実施例で分割したのは、主とし
てチップパッケージの外観をきれいに見せるためで、必
要に応じて様々に形成される層２の電源およびグランド
パッド３２は隠される。しかし、分割、結合いづれも機
能としては同様である。
本発明の他の実施例として次のようなものも重要である
。層２の電源、グランドパッドを使用しない、すなわち
、層２を完全に取り除く。そして、層１と層３とを結合
させて半導体チップパッケージの最上層にプログラマブ
ルパツド２６とリング３４．３６．３８．４０とを設け
る。第１３図に示すこの構造においては、電源、グラン
ドに接続されるチップパッドは直接それぞれの電源、グ
ランドリングに接続される。また、プログラマブルパツ
ド２６の電源、グランドへの接続変更は変更されるべき
プログラマブルパッド２６と所望のリング間の直接接続
だけでよい。これらの接続はワイアボンドあるいは他の
方法で行われる。
。層２の電源、グランドパッドを使用しない、すなわち
、層２を完全に取り除く。そして、層１と層３とを結合
させて半導体チップパッケージの最上層にプログラマブ
ルパツド２６とリング３４．３６．３８．４０とを設け
る。第１３図に示すこの構造においては、電源、グラン
ドに接続されるチップパッドは直接それぞれの電源、グ
ランドリングに接続される。また、プログラマブルパツ
ド２６の電源、グランドへの接続変更は変更されるべき
プログラマブルパッド２６と所望のリング間の直接接続
だけでよい。これらの接続はワイアボンドあるいは他の
方法で行われる。
これらパッケージの変更にはいくつかのプログラマブル
パツドを電源、グランドとして新たに用いる場合、特別
な接続が必要である。
パツドを電源、グランドとして新たに用いる場合、特別
な接続が必要である。
しかしながら、これによれば層２は完全に削除可能であ
る。したがって、後者の場合、層２は必要な（、プログ
ラマブルパツド２６とリング３４−４０は最上層に形成
され、プロトタイプとしては最適である。
る。したがって、後者の場合、層２は必要な（、プログ
ラマブルパツド２６とリング３４−４０は最上層に形成
され、プロトタイプとしては最適である。
図面に示されている他の構成のうち、枠５０はカバーを
載置するためのシールリング５２が配置される部分であ
る。また第１図と第１３図に示される層１には各層間の
デカップリングのための容量を付与するため２つの大き
なレーザーマーキングパッド５６とサイト５４があり、
第１２図に示される層１２には放熱のため中央に通路５
８が形成されている。望ましくは、各層は、たとえば、
０．３８ミリメートルの厚みのセラミック層により絶縁
されているのがよく、各層の対応する部分はビア２８の
みで接続される。
載置するためのシールリング５２が配置される部分であ
る。また第１図と第１３図に示される層１には各層間の
デカップリングのための容量を付与するため２つの大き
なレーザーマーキングパッド５６とサイト５４があり、
第１２図に示される層１２には放熱のため中央に通路５
８が形成されている。望ましくは、各層は、たとえば、
０．３８ミリメートルの厚みのセラミック層により絶縁
されているのがよく、各層の対応する部分はビア２８の
みで接続される。
本発明においては、プログラマブルパツド２６はチップ
パッケージ内の比較的、低抵抗、低インピーダンス経路
を通して電源、グランドと接続され、それぞれのパッド
はさらに対応する信号コネクタと接続することができる
。電源、グランド路は低抵抗、低インダクタンスとなり
、電源、グランドコネクタに繋がる。また、対応する信
号コネクタと電源、または、グランドコネクタとは適当
な電源、または、グランドを得るために相互に接続され
る。
パッケージ内の比較的、低抵抗、低インピーダンス経路
を通して電源、グランドと接続され、それぞれのパッド
はさらに対応する信号コネクタと接続することができる
。電源、グランド路は低抵抗、低インダクタンスとなり
、電源、グランドコネクタに繋がる。また、対応する信
号コネクタと電源、または、グランドコネクタとは適当
な電源、または、グランドを得るために相互に接続され
る。
本発明は上述の実施例に限らず本発明の範囲内で考えら
れるすべての態様を含むものである。
れるすべての態様を含むものである。
以上述べたごとく、本発明の半導体チップパッケージは
汎用性を有する各々のプログラマブルパツドと各々のコ
ネクタとを電気的に接続し得る構成とし、電源およびグ
ランド接続もまたパッケージの表面に構成したので、様
々な種類の半導体チップに対応可能な半導体チップパッ
ケージを提供することができる。
汎用性を有する各々のプログラマブルパツドと各々のコ
ネクタとを電気的に接続し得る構成とし、電源およびグ
ランド接続もまたパッケージの表面に構成したので、様
々な種類の半導体チップに対応可能な半導体チップパッ
ケージを提供することができる。
第１図は本発明の一実施例を構成する第１層の平面図、
第１Ａ図は本発明の一実施例の断面図、第２図から第１
２図は本発明の一実施例を構成する第２層から第１２層
の各平面図、 第１３図は本発明の他の実施例を構成する第１層の平面
図である。 ２１．２６．３２・−−−−−−パッド、２２・−・・
−コネクタ２８・−・・・ビア、３４，３６．３８．４
０− リング４２．４４．４６．４８・−・−・−・
金属層５２・・・−・−シールリング 特許出願人 ハネウエルインコーポレーテッド代理人
弁理士 松下義治 マでの停４Ｃ内容に変更なし） ぶ河ｎ、冷寄−内容に変更なし） 図面の序言（内容に変更なし） ７万○浄１！！（内容に変更なし） 手 続 補 正 書（方式） ％式％ １、事件の表示 昭和６３年特許１１第２６６２８８号 ２、発明の名称 半導体チップパッケージ ３、補正をする者 事件との関係 特許出願人 住 所 アメリカ合衆国ミネソタ州ミネアポリス
ハネウエルプラザ（番地なし） 名称 ハネウェル・インコーホレーテッド４、
代理人 居 所 〒１４４東京都大田区西六郷４丁目２８番
１号平成 １年 ３月 ７日（発送臼） ６．１ｉｎ正の対象 図面 ７、補正の内容
第１Ａ図は本発明の一実施例の断面図、第２図から第１
２図は本発明の一実施例を構成する第２層から第１２層
の各平面図、 第１３図は本発明の他の実施例を構成する第１層の平面
図である。 ２１．２６．３２・−−−−−−パッド、２２・−・・
−コネクタ２８・−・・・ビア、３４，３６．３８．４
０− リング４２．４４．４６．４８・−・−・−・
金属層５２・・・−・−シールリング 特許出願人 ハネウエルインコーポレーテッド代理人
弁理士 松下義治 マでの停４Ｃ内容に変更なし） ぶ河ｎ、冷寄−内容に変更なし） 図面の序言（内容に変更なし） ７万○浄１！！（内容に変更なし） 手 続 補 正 書（方式） ％式％ １、事件の表示 昭和６３年特許１１第２６６２８８号 ２、発明の名称 半導体チップパッケージ ３、補正をする者 事件との関係 特許出願人 住 所 アメリカ合衆国ミネソタ州ミネアポリス
ハネウエルプラザ（番地なし） 名称 ハネウェル・インコーホレーテッド４、
代理人 居 所 〒１４４東京都大田区西六郷４丁目２８番
１号平成 １年 ３月 ７日（発送臼） ６．１ｉｎ正の対象 図面 ７、補正の内容
Claims (6)
- （１）半導体チップパッケージの表面に形成され、それ
ぞれが半導体チップと相互接続可能とされた複数のプロ
グラマブルパッドと、 上記半導体チップパッケージの表面に形成 された複数の信号コネクタと、 個々の上記プログラマブルパッドとこれら のパッドに対応する個々の上記信号コネクタとを接続す
るためパッケージに設けられた複数の接続路と、 上記半導体チップパッケージの表面に形成 された複数の電源、グランドコネクタと、 上記プログラマブルパッドと上記電源、グ ランドコネクタとの接続、および、上記プログラマブル
パッドと上記信号コネクタとの接続を、任意の組み合わ
せで行い得る接続手段と、 を具備する半導体チップパッケージ。 - （２）パッケージの表面に設けられた複数のプログラマ
ブルパッド、 上記パッケージ内に設けられた信号路層に 形成された複数の信号路、 上記プログラマブルパッドと信号路層上の 信号路とを接続する複数の信号路ビア、 上記パッケージの表面に設けられた複数の 信号コネクタ、 上記信号路と信号コネクタとを接続する複 数の信号コネクタビア、 上記パッケージ内の層に設けられた第１お よび第２の電源、グランドリング、 上記パッケージ内の層に設けられ、上記プ ログラマブルパッドと電源、グランドリングとをビアに
よって接続するための複数の電源、グランドパッド、 上記電源、グランドパッドとこれらのパッ ドに対応したプログラマブルパッドとを接続するための
複数の電源、グランドパッドビア、 上記電源、グランドパッドとこれらのパツ ドに対応した電源、グランドリングとを接続するための
複数の電源、グランドリングビア、 上記パッケージ内に設けられた第１および 第２の電源、グランド層、 上記第１の電源、グランドリングと第１の 電源、グランド層とを接続するための第１の電源、グラ
ンド層ビア、 上記第２の電源、グランドリングと第２の 電源、グランド層とを接続するための第２の電源、グラ
ンド層ビア、 上記パッケージの表面に設けられた複数の 電源、グランド専用コネクタ、 上記電源、グランド専用コネクタと第１ま たは第２の電源、グランド層とを接続するための複数の
電源、グランドコネクタビア、 とからなり、上記電源、グランド専用コネクタとプログ
ラマブルパッドとの間の接続路の抵抗、インダクタンス
値は、同じプログラマブルパッドとこれらのパッドに対
応する信号コネクタとの間の接続路の抵抗、インダクタ
ンス値より小さいことを特徴とする半導体チップパッケ
ージ。 - （３）パッケージの表面に設けられた複数のプログラマ
ブルパッド、 上記パッケージ内に設けられた信号路層に 形成された複数の信号路、 上記プログラマブルパッドと信号路層上の 信号路とを接続する複数の信号路ビア、 上記パッケージの表面にもうけられた複数 の信号コネクタ、 上記信号路と信号コネクタとを接続する複 数の信号コネクタビア、 上記パッケージ内に設けられた第１および 第２の電源、グランドリング、 上記パッケージ内に設けられた第１および 第２の電源、グランド層、 上記第１の電源、グランドリングと第１の 電源、グランド層とを接続するための第１の電源、グラ
ンド層ビア、 上記第２の電源、グランドリングと第２の 電源、グランド層とを接続するための第２の電源、グラ
ンド層ビア、 上記パッケージの表面に設けられた複数の 電源、グランド専用コネクタ、 上記電源、グランド専用コネクタと第１ま たは第２の電源、グランド層とを接続するための複数の
電源、グランドコネクタビア、 とからなり、上記電源、グランド専用コネクタとプログ
ラマブルパッドとの間の接続路の抵抗、インダクタンス
値は、同じプログラマブルパッドとこれらのパッドに対
応する信号コネクタとの間の接続路の抵抗、インダクタ
ンス値より小さいことを特徴とする半導体チップパッケ
ージ。 - （４）パッケージの表面に設けられた複数のプログラマ
ブルパッド、 上記パッケージ内に設けられた信号路層に 形成された複数の信号路、 上記プログラマブルパッドと信号路層上の 信号路とを接続する複数の信号路ビア、 上記パッケージの表面に設けられた複数の 信号コネクタ、 上記信号路と信号コネクタとを接続する複 数の信号コネクタビア、 上記パッケージ内の層に設けられた第１、 第２、第３および第４の電源、グランドリング、上記パ
ッケージ内の層に設けられ、上記プ ログラマブルパッドと電源、グランドリングとを接続す
る電源、グランドパッド、 電源、グランドパッドとこれらのパッドに 対応するプログラマブルパッドとを接続する複数の電源
、グランドパッドビア、 上記電源、グランドパッドとこれらのパッ ドに対応した電源、グランドリングとを接続するための
複数の電源、グランドリングビア、 上記パッケージ内に設けられた第１、第２ 、第３および第４の電源、グランド層、 上記第１の電源、グランドリングと第１の 電源、グランド層とを接続するための第１の電源、グラ
ンド層ビア、 上記第２の電源、グランドリングと第２の 電源、グランド層とを接続するための第２の電源、グラ
ンド層ビア、 上記第３の電源、グランドリングと第３の 電源、グランド層とを接続するための第３の電源、グラ
ンド層ビア、 上記第４の電源、グランドリングと第４の 電源、グランド層とを接続するための第４の電源、グラ
ンド層ビア、 上記パッケージの表面に設けられた複数の 電源、グランド専用コネクタ、 上記電源、グランド専用コネクタと第１、 第２、第３、または第４の電源、グランド層とを接続す
るための複数の電源、グランドコネクタビア、 とからなり、上記電源、グランド専用コネクタとプログ
ラマブルパッドとの間の接続路の抵抗、インダクタンス
値は、同じプログラマブルパッドとこれらのパッドに対
応する信号コネクタとの間の接続路の抵抗、インダクタ
ンス値より小さいことを特徴とする半導体チップパッケ
ージ。 - （５）パッケージの表面に設けられた複数のプログラマ
ブルパッド、 上記パッケージ内に設けられた信号路層に 形成された複数の信号路、 上記プログラマブルパッドと信号路層上の 信号路とを接続する複数の信号路ビア、 - （６）上記パッケージの表面に設けられた複数の信号コ
ネクタ、 上記信号路と信号コネクタとを接続する複 数の信号コネクタビア、 上記パッケージの表面に設けられた第１、 第２、第３および第４の電源、グランドリング、上記パ
ッケージ内に設けられた第１、第２ 、第３および第４の電源、グランド層、 上記第１の電源、グランドリングと第１の 電源、グランド層とを接続するための第１の電源、グラ
ンド層ビア、 上記第２の電源、グランドリングと第２の 電源、グランド層とを接続するための第２の電源、グラ
ンド層ビア、 上記第３の電源、グランドリングと第３の 電源、グランド層とを接続するための第３の電源、グラ
ンド層ビア、 上記第４の電源、グランドリングと第４の 電源、グランド層とを接続するための第４の電源、グラ
ンド層ビア、 上記パッケージの表面に設けられた複数の 電源、グランド専用コネクタ、 上記電源、グランド専用コネクタと第１、 第２、第３、または第４の電源、グランド層とを接続す
るための複数の電源、グランドコネクタビア、 とからなり、上記電源、グランド専用コネクタとプログ
ラマブルパッドとの間の接続路の抵抗、インダクタンス
値は、同じプログラマブルパッドとこれらのパッドに対
応する信号コネクタとの間の接続路の抵抗、インダクタ
ンス値より小さいことを特徴とする半導体チップパッケ
ージ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11285187A | 1987-10-23 | 1987-10-23 | |
| US112851 | 1987-10-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH021148A true JPH021148A (ja) | 1990-01-05 |
| JP2584298B2 JP2584298B2 (ja) | 1997-02-26 |
Family
ID=22346175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63266288A Expired - Lifetime JP2584298B2 (ja) | 1987-10-23 | 1988-10-24 | 半導体チップパッケージ |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP0312975B1 (ja) |
| JP (1) | JP2584298B2 (ja) |
| KR (1) | KR970006535B1 (ja) |
| CA (1) | CA1315019C (ja) |
| DE (1) | DE3856168T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5893200A (ja) * | 1981-11-27 | 1983-06-02 | Yokogawa Hokushin Electric Corp | パルス状ｘ線発生装置 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4933741A (en) * | 1988-11-14 | 1990-06-12 | Motorola, Inc. | Multifunction ground plane |
| FR2647962B1 (fr) * | 1989-05-30 | 1994-04-15 | Thomson Composants Milit Spatiau | Circuit electronique en boitier avec puce sur zone quadrillee de plots conducteurs |
| US5060116A (en) * | 1990-04-20 | 1991-10-22 | Grobman Warren D | Electronics system with direct write engineering change capability |
| US5250844A (en) * | 1990-09-17 | 1993-10-05 | Motorola, Inc. | Multiple power/ground planes for tab |
| KR970053748A (ko) * | 1995-12-30 | 1997-07-31 | 황인길 | 반도체 패키지의 리드프레임 |
| KR100342813B1 (ko) * | 1996-11-28 | 2002-11-30 | 앰코 테크놀로지 코리아 주식회사 | 접지선및전원선을갖는에어리어어레이범프드반도체패키지 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4245273A (en) * | 1979-06-29 | 1981-01-13 | International Business Machines Corporation | Package for mounting and interconnecting a plurality of large scale integrated semiconductor devices |
| JPS6148994A (ja) * | 1984-08-17 | 1986-03-10 | 株式会社日立製作所 | モジユ−ル基板 |
-
1988
- 1988-09-14 CA CA000577307A patent/CA1315019C/en not_active Expired - Fee Related
- 1988-09-23 KR KR88012347A patent/KR970006535B1/ko not_active IP Right Cessation
- 1988-10-18 DE DE3856168T patent/DE3856168T2/de not_active Expired - Lifetime
- 1988-10-18 EP EP88117298A patent/EP0312975B1/en not_active Expired - Lifetime
- 1988-10-24 JP JP63266288A patent/JP2584298B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5893200A (ja) * | 1981-11-27 | 1983-06-02 | Yokogawa Hokushin Electric Corp | パルス状ｘ線発生装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR890007405A (ko) | 1989-06-19 |
| DE3856168T2 (de) | 1998-11-26 |
| EP0312975A2 (en) | 1989-04-26 |
| EP0312975A3 (en) | 1990-10-03 |
| CA1315019C (en) | 1993-03-23 |
| KR970006535B1 (en) | 1997-04-29 |
| JP2584298B2 (ja) | 1997-02-26 |
| EP0312975B1 (en) | 1998-04-15 |
| DE3856168D1 (de) | 1998-05-20 |
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Legal Events
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