JP2584298B2 - 半導体チップパッケージ - Google Patents
半導体チップパッケージInfo
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- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
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- H01L2924/151—Die mounting substrate
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- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
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- H01L2924/301—Electrical effects
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体チップパッケージに関し、さらに詳
しくは、半導体チップを、例えば、プリント配線基板等
の次のレベルのパッケージにインターフェースするため
のパッケージに関する。
しくは、半導体チップを、例えば、プリント配線基板等
の次のレベルのパッケージにインターフェースするため
のパッケージに関する。
半導体チップを設計するとき、そのチップを、例え
ば、プリント配線基板等の次のレベルのパッケージにイ
ンターフェースするためのパッケージで、そのチップに
合う入手可能なものは、一般にはない。したがって、入
手可能なものは、文字通り何千種におよぶ単一目的の半
導体チップパッケージであり、40ピンの設計のものでさ
え、入手可能なものとしては60−80もの種類がある。
ば、プリント配線基板等の次のレベルのパッケージにイ
ンターフェースするためのパッケージで、そのチップに
合う入手可能なものは、一般にはない。したがって、入
手可能なものは、文字通り何千種におよぶ単一目的の半
導体チップパッケージであり、40ピンの設計のものでさ
え、入手可能なものとしては60−80もの種類がある。
個々の新しいチップの設計に合う専用パッケージを製
作するのはコスト高となる。特に、200〜300個のパッド
を有し、各々が信号、電源、あるいはグランドのためパ
ッケージとの接続を必要とするチップの場合にはそうで
ある。
作するのはコスト高となる。特に、200〜300個のパッド
を有し、各々が信号、電源、あるいはグランドのためパ
ッケージとの接続を必要とするチップの場合にはそうで
ある。
既存のパッケージに対してチップが適切に設計されて
いない場合には、ワイアボンドによる接続、または、熱
活性化ボンディング（thermally activated bondin
g）による接続（以下TABという）、はできない。換言す
れば、チップパッケージ上の対応する信号、電源あるい
はグランドパッドへのチップ端部からの直接接続が可能
なようにチップがレイアウトされていない場合には、専
用のパッケージを設計、製作せねばならない。そうする
と現在のコストでチップパッケージあたり30,000〜80,0
00ドルかかり、パッケージの代表的なコストは45,000ド
ルになる。
いない場合には、ワイアボンドによる接続、または、熱
活性化ボンディング（thermally activated bondin
g）による接続（以下TABという）、はできない。換言す
れば、チップパッケージ上の対応する信号、電源あるい
はグランドパッドへのチップ端部からの直接接続が可能
なようにチップがレイアウトされていない場合には、専
用のパッケージを設計、製作せねばならない。そうする
と現在のコストでチップパッケージあたり30,000〜80,0
00ドルかかり、パッケージの代表的なコストは45,000ド
ルになる。
信号、電源あるいはグランドのいずれをも扱えるよう
に半導体チップパッケージ上にパッドを設ける際の重要
な問題は、信号路としては使わない電源路やグランド路
に対して、特別な設計上の考慮を払わなければならない
ということである。半導体チップパッケージにおいて、
パッケージ内の信号路が比較的高い抵抗値とインダクタ
ンス値、例えば、全抵抗が１オームのオーダー、インダ
クタンスが２ナノヘンリー/cmのオーダーを有するとい
うのは異常なことではない。
に半導体チップパッケージ上にパッドを設ける際の重要
な問題は、信号路としては使わない電源路やグランド路
に対して、特別な設計上の考慮を払わなければならない
ということである。半導体チップパッケージにおいて、
パッケージ内の信号路が比較的高い抵抗値とインダクタ
ンス値、例えば、全抵抗が１オームのオーダー、インダ
クタンスが２ナノヘンリー/cmのオーダーを有するとい
うのは異常なことではない。
このような信号路の値はチップの設計者にとって通常
許容される。しかし、大抵のチップ設計者は電源および
グランドパッドとこれに対応する次のレベルのパッケー
ジの電源あるいはグランドの接続部との間の接続路の抵
抗とインダクタンスについては比較的小さいのを欲す
る。例えば、半導体チップパッケージの仕様の多くは0.
1オームより小さい抵抗値を要求し、電源あるいはグラ
ンド路のインダクタンス値はピコヘンリーの範囲のもの
がよく望まれる。したがって、チップパッケージ内の信
号路としてそもそも設計された導電路を電源あるいはグ
ランド接続部として単に用いるということは通常許され
ない。
許容される。しかし、大抵のチップ設計者は電源および
グランドパッドとこれに対応する次のレベルのパッケー
ジの電源あるいはグランドの接続部との間の接続路の抵
抗とインダクタンスについては比較的小さいのを欲す
る。例えば、半導体チップパッケージの仕様の多くは0.
1オームより小さい抵抗値を要求し、電源あるいはグラ
ンド路のインダクタンス値はピコヘンリーの範囲のもの
がよく望まれる。したがって、チップパッケージ内の信
号路としてそもそも設計された導電路を電源あるいはグ
ランド接続部として単に用いるということは通常許され
ない。
これらの問題は、本発明を用いる半導体チップパッケ
ージにより解決される。本発明によれば、パッケージ上
の各パッドは信号、電源あるいはグランドのいずれとし
ても機能する。さらに、この選択は好ましい実施例にお
いては、それぞれ100ミリオームより小さい抵抗（35〜5
0ミリオーム）と１ナノヘンリーより小さいインダクタ
ンスを有する典型的な電源路およびグランド路を実現し
つつ達成された。
ージにより解決される。本発明によれば、パッケージ上
の各パッドは信号、電源あるいはグランドのいずれとし
ても機能する。さらに、この選択は好ましい実施例にお
いては、それぞれ100ミリオームより小さい抵抗（35〜5
0ミリオーム）と１ナノヘンリーより小さいインダクタ
ンスを有する典型的な電源路およびグランド路を実現し
つつ達成された。
本発明の半導体チップパッケージはパッケージの表面
に複数のプログラマブルパッドと複数の信号コネクタを
有し、各々のパッドは半導体チップと接続可能とされて
いる。さらにこのパッケージは複数の信号接続部を有
し、各信号接続部は各々のプログラマブルパッドとこれ
に対応する各々の信号コネクタ間の導電路を提供する。
複数の専用電源コネクタないしグランドコネクタもまた
パッケージの表面に設けられる。パッケージ内の導電路
は任意のプログラマブルパッドを電源あるいはグランド
コネクタに接続する手段を提供する。そのように接続し
得る任意のパッドはまた対応する信号コネクタに接続し
得る。
に複数のプログラマブルパッドと複数の信号コネクタを
有し、各々のパッドは半導体チップと接続可能とされて
いる。さらにこのパッケージは複数の信号接続部を有
し、各信号接続部は各々のプログラマブルパッドとこれ
に対応する各々の信号コネクタ間の導電路を提供する。
複数の専用電源コネクタないしグランドコネクタもまた
パッケージの表面に設けられる。パッケージ内の導電路
は任意のプログラマブルパッドを電源あるいはグランド
コネクタに接続する手段を提供する。そのように接続し
得る任意のパッドはまた対応する信号コネクタに接続し
得る。
ここに示す半導体チップパッケージは269個のピング
リッドアレイパッケージである。しかし、ここに示す発
明の概念はピングリッドアレイ以外のもの、例えば、チ
ップキャリアにも、また、他のピン数のものにも、勿
論、適用可能なものである。
リッドアレイパッケージである。しかし、ここに示す発
明の概念はピングリッドアレイ以外のもの、例えば、チ
ップキャリアにも、また、他のピン数のものにも、勿
論、適用可能なものである。
ひとつの実施例を第１図から第12図に示す。第１図は
パッケージの最上層部、第12図は最下層部を示し、最下
層部には269個のパッド21が示され、これらは次のレベ
ルのパッケージ、例えば、プリント配線基板のごとき他
のデバイスへ接続するための269個のピン22（第1A図）
と接続される。
パッケージの最上層部、第12図は最下層部を示し、最下
層部には269個のパッド21が示され、これらは次のレベ
ルのパッケージ、例えば、プリント配線基板のごとき他
のデバイスへ接続するための269個のピン22（第1A図）
と接続される。
第１図および第1A図により説明すると、このパッケー
ジに接続するための信号、電源あるいはグランドパッド
を含む半導体チップまたはダイ（図示せず）は、キャビ
テイ24内に配置される。チップの信号、電源、グランド
パッドは一般的にはワイアボンド、または、TABにより
図に示すようにキャビテイ24の回りの層１上に形成され
たプログラマブルパッドと接続される。パッド26は一般
にはボンドパッドであるが、フリップチップあるいは他
の形態でもよい。第１図に示す例では層１上に256個の
ボンドパッドがあり、これらは以下に説明する如く、電
源ないしクランドとして使用可能である。しかしなが
ら、下記に説明するように、層１上の248個のパッド
（各コーナーの２個すなわち８個のパッドを除いたすべ
てのパッド）は信号用としても使用可能である。
ジに接続するための信号、電源あるいはグランドパッド
を含む半導体チップまたはダイ（図示せず）は、キャビ
テイ24内に配置される。チップの信号、電源、グランド
パッドは一般的にはワイアボンド、または、TABにより
図に示すようにキャビテイ24の回りの層１上に形成され
たプログラマブルパッドと接続される。パッド26は一般
にはボンドパッドであるが、フリップチップあるいは他
の形態でもよい。第１図に示す例では層１上に256個の
ボンドパッドがあり、これらは以下に説明する如く、電
源ないしクランドとして使用可能である。しかしなが
ら、下記に説明するように、層１上の248個のパッド
（各コーナーの２個すなわち８個のパッドを除いたすべ
てのパッド）は信号用としても使用可能である。
したがって、第１図に示す256個のパッド26のうち248
個は信号、電源、グランドのいずれとしても使用可能で
ある。本実施例における248個のパッドを信号、電源、
グランドのいずれとして使用するかは第２図に示す層２
の構成によって決められる。これについては後述する。
パッドは信号、電源、グランドのいずれとしても選択で
きるようになされているが、ここで示すパッケージの24
8個のパッドはパッケージの表面に形成された248個の対
応するピン、すなわち、コネクタ22（第1A図参照）に信
号用リードにより接続される。すなわち、層１のそれぞ
れのコーナーにあるパッド26A〜26Hを除くすべてのパッ
ド26は、信号路によってビア28を通して層６、９（第６
図および第９図参照）いずれかに接続され、さらに、層
６、９を介し、さらに、ビア28を通してパッケージの表
面に形成された248個の対応するコネクタ22に接続され
る。
個は信号、電源、グランドのいずれとしても使用可能で
ある。本実施例における248個のパッドを信号、電源、
グランドのいずれとして使用するかは第２図に示す層２
の構成によって決められる。これについては後述する。
パッドは信号、電源、グランドのいずれとしても選択で
きるようになされているが、ここで示すパッケージの24
8個のパッドはパッケージの表面に形成された248個の対
応するピン、すなわち、コネクタ22（第1A図参照）に信
号用リードにより接続される。すなわち、層１のそれぞ
れのコーナーにあるパッド26A〜26Hを除くすべてのパッ
ド26は、信号路によってビア28を通して層６、９（第６
図および第９図参照）いずれかに接続され、さらに、層
６、９を介し、さらに、ビア28を通してパッケージの表
面に形成された248個の対応するコネクタ22に接続され
る。
269個から248個を引いた21個は信号用としてではな
く、電源用またはグランド用として専用される次のレベ
ルのパッケージへのコネクタ22である。これらのコネク
タへの、電源、グランドの取り方については後述する。
く、電源用またはグランド用として専用される次のレベ
ルのパッケージへのコネクタ22である。これらのコネク
タへの、電源、グランドの取り方については後述する。
層１の248個のパッドから層６、９の信号用リード30
を通して対応する248個のコネクタ22に至る信号路は、
１オームオーダーの抵抗を有し、２ナノヘンリー/cmの
インダクタンスを有する。この抵抗値、インダクタンス
値は半導体チップとのおよび次のレベルのパッケージコ
ネクタ22との信号のやりとりには支障のない値である。
しかし、前述したごとく半導体チップパッドからコネク
タ22への電源、グランドの接続にはさらに低い抵抗値、
インダクタンス値が要求される。大抵のチップパッケー
ジの仕様は電源やグランドの接続には0.1オーム以下の
抵抗値を要求し、インダクタンス値はピコヘンリーのオ
ーダーが望まれる。したがって、層１のパッド26とパッ
ケージの底部すなわち別の表面のコネクタ22との間の電
源、グランドの接続を層６、９の信号路30を介して行う
ことは好ましくない。
を通して対応する248個のコネクタ22に至る信号路は、
１オームオーダーの抵抗を有し、２ナノヘンリー/cmの
インダクタンスを有する。この抵抗値、インダクタンス
値は半導体チップとのおよび次のレベルのパッケージコ
ネクタ22との信号のやりとりには支障のない値である。
しかし、前述したごとく半導体チップパッドからコネク
タ22への電源、グランドの接続にはさらに低い抵抗値、
インダクタンス値が要求される。大抵のチップパッケー
ジの仕様は電源やグランドの接続には0.1オーム以下の
抵抗値を要求し、インダクタンス値はピコヘンリーのオ
ーダーが望まれる。したがって、層１のパッド26とパッ
ケージの底部すなわち別の表面のコネクタ22との間の電
源、グランドの接続を層６、９の信号路30を介して行う
ことは好ましくない。
248個のプログラマブルパッドの選択は、電源および
グランド路の低い抵抗値、インダクタンス値を達成しな
がら以下の構成を接続することによってなされる。すな
わち、 （１）電源、グランドパッド32（第２図の層２に形
成）、（２）電源、グランドリング34〜40（第４図の層
３に形成）、（３）４個の金属層４、８、10、11（第
４、８、10、11図の層４、８、10、11に配置）、（４）
接続ピン、すなわち、コネクタ22（チップパッケージの
底部、すなわち、別の表面に配置）、（５）各層間のこ
れらの要素を接続するビア28、を通して達成される。重
要なことは、248個のプログラマブルパッド26の中のパ
ッドを信号パッドから電源、グランドパッドとするため
に変更する必要があるのは第２層のみでよいことであ
る。パッケージの残りの部分は標準のままである。この
ひとつの層の変更により完全なカスタム化が可能であ
る。これは従来技術においてはできなかった。
グランド路の低い抵抗値、インダクタンス値を達成しな
がら以下の構成を接続することによってなされる。すな
わち、 （１）電源、グランドパッド32（第２図の層２に形
成）、（２）電源、グランドリング34〜40（第４図の層
３に形成）、（３）４個の金属層４、８、10、11（第
４、８、10、11図の層４、８、10、11に配置）、（４）
接続ピン、すなわち、コネクタ22（チップパッケージの
底部、すなわち、別の表面に配置）、（５）各層間のこ
れらの要素を接続するビア28、を通して達成される。重
要なことは、248個のプログラマブルパッド26の中のパ
ッドを信号パッドから電源、グランドパッドとするため
に変更する必要があるのは第２層のみでよいことであ
る。パッケージの残りの部分は標準のままである。この
ひとつの層の変更により完全なカスタム化が可能であ
る。これは従来技術においてはできなかった。
本実施例においては、電源またはグランド接続となる
層１の各パッドにつき、１つの電源またはグランドパッ
ド32が第２図に示す層２に形成される。層２の各電源、
グランドパッド32はビア28によって層１の対応するプロ
グラマブルパッド26に接続され、さらに、別のビア28に
より（典型的には数個の別のビア28による）直下にある
層３の４つの電源、グランドリング34−40の１つに接続
される。
層１の各パッドにつき、１つの電源またはグランドパッ
ド32が第２図に示す層２に形成される。層２の各電源、
グランドパッド32はビア28によって層１の対応するプロ
グラマブルパッド26に接続され、さらに、別のビア28に
より（典型的には数個の別のビア28による）直下にある
層３の４つの電源、グランドリング34−40の１つに接続
される。
層３のリング34−40の各々はビアにより、第４、８、
10、11図に示される層４、８、10、11の金属層42、44、
46、48の１つと接続されている。これら４つの金属層は
電源、グランド専用のコネクタ22にそれぞれ接続され
る。
10、11図に示される層４、８、10、11の金属層42、44、
46、48の１つと接続されている。これら４つの金属層は
電源、グランド専用のコネクタ22にそれぞれ接続され
る。
４つのリング34−40と４つの金属層42−48より数の少
ない、例えば、１つの電源と１つのグランドで十分な場
合等には一部のみ使用してもよいが、ここに示すパッケ
ージにおいては、半導体チップ用の２つの電源レベルと
２つのグランドレベルを提供すべく４つのリングと金属
層が用いられる。これは、たとえば、CMLとTTLのように
一方が3.3ボルト、他方が5.0ボルトのレベルを要求する
ような場合である。
ない、例えば、１つの電源と１つのグランドで十分な場
合等には一部のみ使用してもよいが、ここに示すパッケ
ージにおいては、半導体チップ用の２つの電源レベルと
２つのグランドレベルを提供すべく４つのリングと金属
層が用いられる。これは、たとえば、CMLとTTLのように
一方が3.3ボルト、他方が5.0ボルトのレベルを要求する
ような場合である。
したがって、上述した要素を用いて、層１の248個の
プログラマブルパッド26を通してパッケージの底部の電
源、グランドコネクタ22への電源、グランド接続は、層
１の選定されたプログラマブルパッド26の直下にある層
２のビア28から層３の対応するリングの直上のビア28ま
で水平に電源、グランドパッド32を延ばし、さらに、こ
の電源、グランドパッド32から層３の対応するリングま
でビア28により接続することによりなされる。上述の例
おいては、このパッドの延長とビアの接続とにより、層
１の該当プログラマブルパッド26から、ビア28を介して
層２の電源およびグランドパッド32へ、さらに、ビア28
により層３の電源およびグランドリング34、36、38、40
に、次に、層３の電源およびグランドリングからビア28
によりその直下の金属層42、44、46、48へ、さらにま
た、金属層とビア28を介して半導体チップの底部に形成
された対応する専用の電源およびグランドピン22（層12
に示されるパッド21を介して）に至るまでの経路を最小
の抵抗およびインダクタンスとなるようにした。層２の
パッド32の比較的大きな面積を電源およびグランドパッ
ド32として使用すること、および、層３の電源およびグ
ランドリングに対応する金属層を使用することで、比較
的低い抵抗とインダクタンスの電源およびグランド路が
達成される。したがって、上述した例においては、それ
ぞれの半導体チップに応じて加工を要するのは第２図の
層２のみである。層２に示す電源およびグランドパッド
32は総数62である。これらのパッドのうちいくつかは、
ビアが層３のもっとも内側のリング34と接続され、他は
層３の他の３つのリングの１つに接続される構成となっ
ている。
プログラマブルパッド26を通してパッケージの底部の電
源、グランドコネクタ22への電源、グランド接続は、層
１の選定されたプログラマブルパッド26の直下にある層
２のビア28から層３の対応するリングの直上のビア28ま
で水平に電源、グランドパッド32を延ばし、さらに、こ
の電源、グランドパッド32から層３の対応するリングま
でビア28により接続することによりなされる。上述の例
おいては、このパッドの延長とビアの接続とにより、層
１の該当プログラマブルパッド26から、ビア28を介して
層２の電源およびグランドパッド32へ、さらに、ビア28
により層３の電源およびグランドリング34、36、38、40
に、次に、層３の電源およびグランドリングからビア28
によりその直下の金属層42、44、46、48へ、さらにま
た、金属層とビア28を介して半導体チップの底部に形成
された対応する専用の電源およびグランドピン22（層12
に示されるパッド21を介して）に至るまでの経路を最小
の抵抗およびインダクタンスとなるようにした。層２の
パッド32の比較的大きな面積を電源およびグランドパッ
ド32として使用すること、および、層３の電源およびグ
ランドリングに対応する金属層を使用することで、比較
的低い抵抗とインダクタンスの電源およびグランド路が
達成される。したがって、上述した例においては、それ
ぞれの半導体チップに応じて加工を要するのは第２図の
層２のみである。層２に示す電源およびグランドパッド
32は総数62である。これらのパッドのうちいくつかは、
ビアが層３のもっとも内側のリング34と接続され、他は
層３の他の３つのリングの１つに接続される構成となっ
ている。
第５図、第７図に示される層５、７は各金属層の間に
適度な間隔を形成するためのスペーサとしての役割を果
たしている。層５、７ともビア28が上層から延びた形と
なっており、層７ではビアのいくつかが他の形状にも対
応可能なように散在している。
適度な間隔を形成するためのスペーサとしての役割を果
たしている。層５、７ともビア28が上層から延びた形と
なっており、層７ではビアのいくつかが他の形状にも対
応可能なように散在している。
上述したごとく層１のそれぞれのコーナーのパッド
（26A−26H）は電源およびグランドとしてのみ使用され
る。これらの８つのパッドの各々は層４、８、10、11の
４個の電源、グランド層のいづれかに接続され、それぞ
れが専用の電源、グランドピンの位置まで接続されてい
る。このようにコーナーのパッドを電源、グランドに接
続することは一般的ではあるが、必ずしもこれら８個の
ピンを電源、グランド専用として使用しなくてもよい。
（26A−26H）は電源およびグランドとしてのみ使用され
る。これらの８つのパッドの各々は層４、８、10、11の
４個の電源、グランド層のいづれかに接続され、それぞ
れが専用の電源、グランドピンの位置まで接続されてい
る。このようにコーナーのパッドを電源、グランドに接
続することは一般的ではあるが、必ずしもこれら８個の
ピンを電源、グランド専用として使用しなくてもよい。
上述の例において、キャビティ24の底部は第４図に示
すように金属層から形成されており、専用のグランドコ
ネクタに接続されている。
すように金属層から形成されており、専用のグランドコ
ネクタに接続されている。
上述した具体例において示した細部は本発明において
は必ずしも同一である必要はない。たとえば、ピン22は
接続する対象に応じて異なった型のコネクタでもよい。
コネクタ22は表面のどの位置に配置してもよい。また、
層１と層２とを分割せずに結合して、層１のパッド26を
電源ないしグランドと接続し、層２のパッド32を層１に
形成して同じ機能を果たさせ、ビア28で各パッド32を選
定された下層のリングと接続するようにしてもよい。層
１と層２とを実施例で分割したのは、主としてチップパ
ッケージの外観をきれいに見せるためで、必要に応じて
様々に形成される層２の電源およびグランドパッド32は
隠される。しかし、分割、結合いづれも機能としては同
様である。
は必ずしも同一である必要はない。たとえば、ピン22は
接続する対象に応じて異なった型のコネクタでもよい。
コネクタ22は表面のどの位置に配置してもよい。また、
層１と層２とを分割せずに結合して、層１のパッド26を
電源ないしグランドと接続し、層２のパッド32を層１に
形成して同じ機能を果たさせ、ビア28で各パッド32を選
定された下層のリングと接続するようにしてもよい。層
１と層２とを実施例で分割したのは、主としてチップパ
ッケージの外観をきれいに見せるためで、必要に応じて
様々に形成される層２の電源およびグランドパッド32は
隠される。しかし、分割、結合いづれも機能としては同
様である。
本発明の他の実施例として次のようなものも重要であ
る。層２の電源、グランドパッドを使用しない、すなわ
ち、層２を完全に取り除く。そして、層１と層３とを結
合させて半導体チップパッケージの最上層にプログラマ
ブルパッド26とリング34、36、38、40とを設ける。第13
図に示すこの構造においては、電源、グランドに接続さ
れるチップパッドは直接それぞれの電源、グランドリン
グに接続される。また、プログラマブルパッド26の電
源、グランドへの接続変更は変更されるべきプログラマ
ブルパッド26と所望のリング間の直接接続だけでよい。
これらの接続はワイアボンドあるいは他の方法で行われ
る。
る。層２の電源、グランドパッドを使用しない、すなわ
ち、層２を完全に取り除く。そして、層１と層３とを結
合させて半導体チップパッケージの最上層にプログラマ
ブルパッド26とリング34、36、38、40とを設ける。第13
図に示すこの構造においては、電源、グランドに接続さ
れるチップパッドは直接それぞれの電源、グランドリン
グに接続される。また、プログラマブルパッド26の電
源、グランドへの接続変更は変更されるべきプログラマ
ブルパッド26と所望のリング間の直接接続だけでよい。
これらの接続はワイアボンドあるいは他の方法で行われ
る。
これらパッケージの変更にはいくつかのプログラマブ
ルパッドを電源、グランドとして新たに用いる場合、特
別な接続が必要である。
ルパッドを電源、グランドとして新たに用いる場合、特
別な接続が必要である。
しかしながら、これによれば層２は完全に削除可能で
ある。したがって、後者の場合、層２は必要なく、プロ
グラマブルパッド26とリング34−40は最上層に形成さ
れ、プロトタイプとしては最適である。
ある。したがって、後者の場合、層２は必要なく、プロ
グラマブルパッド26とリング34−40は最上層に形成さ
れ、プロトタイプとしては最適である。
図面に示されている他の構成のうち、枠50はカバーを
載置するためのシールリング52が配置される部分であ
る。また第１図と第13図に示される層１には各層間のデ
カップリングのための容量を付与するため２つの大きな
レーザーマーキングパッド56とサイト54があり、第12図
に示される層12には放熱のため中央に通路58が形成され
ている。望ましくは、各層は、たとえば、0.38ミリメー
トルの厚みのセラミック層により絶縁されているのがよ
く、各層の対応する部分はビア28のみで接続される。
載置するためのシールリング52が配置される部分であ
る。また第１図と第13図に示される層１には各層間のデ
カップリングのための容量を付与するため２つの大きな
レーザーマーキングパッド56とサイト54があり、第12図
に示される層12には放熱のため中央に通路58が形成され
ている。望ましくは、各層は、たとえば、0.38ミリメー
トルの厚みのセラミック層により絶縁されているのがよ
く、各層の対応する部分はビア28のみで接続される。
本発明においては、プログラマブルパッド26はチップ
パッケージ内の比較的、低抵抗、低インピーダンス経路
を通して電源、グランドと接続され、それぞれのパッド
はさらに対応する信号コネクタと接続することができ
る。電源、グランド路は低抵抗、低インダクタンスとな
り、電源、グランドコネクタに繋がる。また、対応する
信号コネクタと電源、または、グランドコネクタとは適
当な電源、または、グランドを得るために相互に接続さ
れる。
パッケージ内の比較的、低抵抗、低インピーダンス経路
を通して電源、グランドと接続され、それぞれのパッド
はさらに対応する信号コネクタと接続することができ
る。電源、グランド路は低抵抗、低インダクタンスとな
り、電源、グランドコネクタに繋がる。また、対応する
信号コネクタと電源、または、グランドコネクタとは適
当な電源、または、グランドを得るために相互に接続さ
れる。
本発明は上述の実施例に限らず本発明の範囲内で考え
られるすべての態様を含むものである。
られるすべての態様を含むものである。
以上述べたごとく、本発明の半導体チップパッケージ
は汎用性を有する各々のプログラマブルパッドと各々の
コネクタとを電気的に接続し得る構成とし、電源および
グランド接続もまたパッケージの表面に構成したので、
様々な種類の半導体チップに対応可能な半導体チップパ
ッケージを提供することができる。
は汎用性を有する各々のプログラマブルパッドと各々の
コネクタとを電気的に接続し得る構成とし、電源および
グランド接続もまたパッケージの表面に構成したので、
様々な種類の半導体チップに対応可能な半導体チップパ
ッケージを提供することができる。
第１図は本発明の一実施例を構成する第１層の平面図、
第1A図は本発明の一実施例の断面図、 第２図から第12図は本発明の一実施例を構成する第２層
から第12層の各平面図、 第13図は本発明の他の実施例を構成する第１層の平面図
である。 21,26,32……パッド、22……コネクタ 25……ビア、34,36,38,40……リング 42,44,46,48……金属層 52……シールリング
第1A図は本発明の一実施例の断面図、 第２図から第12図は本発明の一実施例を構成する第２層
から第12層の各平面図、 第13図は本発明の他の実施例を構成する第１層の平面図
である。 21,26,32……パッド、22……コネクタ 25……ビア、34,36,38,40……リング 42,44,46,48……金属層 52……シールリング
Claims (5)
- 【請求項１】半導体チップパッケージの表面に形成さ
れ、それぞれが半導体チップと相互接続可能とされた複
数のプログラマブルパッドと、 上記半導体チップパッケージの表面に形成された複数の
信号コネクタと、 個々の上記プログラマブルパッドとこれらのパッドに対
応する個々の上記信号コネクタとを接続するためパッケ
ージに設けられた複数の接続路と、 上記半導体チップパッケージの表面に形成された複数の
電源、グランドコネクタと、 上記プログラマブルパッドと上記電源、グランドコネク
タとの接続、および、上記プログラマブルパッドと上記
信号コネクタとの接続を、任意の組み合わせで行い得る
接続手段と、 を具備する半導体チップパッケージ。 - 【請求項２】パッケージの表面に設けられた複数のプロ
グラマブルパッド、 上記パッケージ内に設けられた信号路層に形成された複
数の信号路、 上記プログラマブルパッドと信号路層上の信号路とを接
続する複数の信号路ビア、 上記パッケージの表面に設けられた複数の信号コネク
タ、 上記信号路と信号コネクタとを接続する複数の信号コネ
クタビア、 上記パッケージ内の層に設けられた第１および第２の電
源、グランドリング、 上記パッケージ内の層に設けられ、上記プログラマブル
パッドと電源、グランドリングとをビアによって接続す
るための複数の電源、グランドパッド、 上記電源、グランドパッドとこれらのパッドに対応した
プログラマブルパッドとを接続するための複数の電源、
グランドパッドビア、 上記電源、グランドパッドとこれらのパッドに対応した
電源、グランドリングとを接続するための複数の電源、
グランドリングビア、 上記パッケージ内に設けられた第１および第２の電源、
グランド層、 上記第１の電源、グランドリングと第１の電源、グラン
ド層とを接続するための第１の電源、グランド層ビア、 上記第２の電源、グランドリングと第２の電源、グラン
ド層とを接続するための第２の電源、グランド層ビア、 上記パッケージの表面に設けられた複数の電源、グラン
ド専用コネクタ、 上記電源、グランド専用コネクタと第１または第２の電
源、グランド層とを接続するための複数の電源、グラン
ドコネクタビア、 とからなり、上記電源、グランド専用コネクタとプログ
ラマブルパッドとの間の接続路の抵抗、インダクタンス
値は、同じプログラマブルパッドとこれらのパッドに対
応する信号コネクタとの間の接続路の抵抗、インダクタ
ンス値より小さいことを特徴とする半導体チップパッケ
ージ。 - 【請求項３】パッケージの表面に設けられた複数のプロ
グラマブルパッド、 上記パッケージ内に設けられた信号路層に形成された複
数の信号路、 上記プログラマブルパッドと信号路層上の信号路とを接
続する複数の信号路ビア、 上記パッケージの表面にもうけられた複数の信号コネク
タ、 上記信号路と信号コネクタとを接続する複数の信号コネ
クタビア、 上記パッケージ内に設けられた第１および第２の電源、
グランドリング、 上記パッケージ内に設けられた第１および第２の電源、
グランド層、 上記第１の電源、グランドリングと第１の電源、グラン
ド層とを接続するための第１の電源、グランド層ビア、 上記第２の電源、グランドリングと第２の電源、グラン
ド層とを接続するための第２の電源グランド層ビア、 上記パッケージの表面に設けられた複数の電源、グラン
ド専用コネクタ、 上記電源、グランド専用コネクタと第１または第２の電
源、グランド層とを接続するための複数の電源、グラン
ドコネクタビア、 とからなり、上記電源、グランド専用コネクタとプログ
ラマブルパッドとの間の接続路の抵抗、インダクタンス
値は、同じプログラマブルパッドとこれらのパッドに対
応する信号コネクタとの間の接続路の抵抗、インダクタ
ンス値より小さいことを特徴とする半導体チップパッケ
ージ。 - 【請求項４】パッケージの表面に設けられた複数のプロ
グラマブルパッド、 上記パッケージ内に設けられた信号路層に形成された複
数の信号路、 上記プログラマブルパッドと信号路層上の信号路とを接
続する複数の信号路ビア、 上記パッケージの表面に設けられた複数の信号コネク
タ、 上記信号路と信号コネクタとを接続する複数の信号コネ
クタビア、 上記パッケージ内の層に設けられた第１、第２、第３お
よび第４の電源、グランドリング、 上記パッケージ内の層に設けられ、上記プログラマブル
パッドと電源、グランドリングとを接続する電源、グラ
ンドパッド、 電源、グランドパッドとこれらのパッドに対応するプロ
グラマブルパッドとを接続する複数の電源、グランドパ
ッドビア、 上記電源、グランドパッドとこれらのパッドに対応した
電源、グランドリングとを接続するための複数の電源、
グランドリングビア、 上記パッケージ内に設けられた第１、第２、第３および
第４の電源、グランド層、 上記第１の電源、グランドリングと第１の電源、グラン
ド層とを接続するための第１の電源、グランド層ビア、 上記第２の電源、グランドリングと第２の電源、グラン
ド層とを接続するための第２の電源、グランド層ビア、 上記第３の電源、グランドリングと第３の電源、グラン
ド層とを接続するための第３の電源、グランド層ビア、 上記第４の電源、グランドリングと第４の電源、グラン
ド層とを接続するための第４の電源、グランド層ビア、 上記パッケージの表面に設けられた複数の電源、グラン
ド専用コネクタ、 上記電源、グランド専用コネクタと第１、第２、第３、
または第４の電源、グランド層とを接続するための複数
の電源、グランドコネクタビア、 とからなり、上記電源、グランド専用コネクタとプログ
ラマブルパッドとの間の接続路の抵抗、インダクタンス
値は、同じプログラマブルパッドとこれらのパッドに対
応する信号コネクタとの間の接続路の抵抗、インダクタ
ンス値より小さいことを特徴とする半導体チップパッケ
ージ。 - 【請求項５】パッケージの表面に設けられた複数のプロ
グラマブルパッド、 上記パッケージ内に設けられた信号路層に形成された複
数の信号路、 上記プログラマブルパッドと信号路層上の信号路とを接
続する複数の信号路ビア、 上記パッケージの表面に設けられた複数の信号コネク
タ、 上記信号路と信号コネクタとを接続する複数の信号コネ
クタビア、 上記パッケージの表面に設けられた第１、第２、第３お
よび第４の電源、グランドリング、 上記パッケージ内に設けられた第１、第２、第３および
第４の電源、グランド層、 上記第１の電源、グランドリングと第１の電源、グラン
ド層とを接続するための第１の電源、グランド層ビア、 上記第２の電源、グランドリングと第２の電源、グラン
ド層とを接続するための第２の電源、グランド層ビア、 上記第３の電源、グランドリングと第３の電源、グラン
ド層とを接続するための第３の電源、グランド層ビア、 上記第４の電源、グランドリングと第４の電源、グラン
ド層とを接続するための第４の電源、グランド層ビア、 上記パッケージの表面に設けられた複数の電源、グラン
ド専用コネクタ、 上記電源、グランド専用コネクタと第１、第２、第３、
または第４の電源、グランド層とを接続するための複数
の電源、グランドコネクタビア、 とからなり、上記電源、グランド専用コネクタとプログ
ラマブルパッドとの間の接続路の抵抗、インダクタンス
値は、同じプログラマブルパッドとこれらのパッドに対
応する信号コネクタとの間の接続路の抵抗、インダクタ
ンス値より小さいことを特徴とする半導体チップパッケ
ージ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11285187A | 1987-10-23 | 1987-10-23 | |
| US112851 | 1987-10-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH021148A JPH021148A (ja) | 1990-01-05 |
| JP2584298B2 true JP2584298B2 (ja) | 1997-02-26 |
Family
ID=22346175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63266288A Expired - Lifetime JP2584298B2 (ja) | 1987-10-23 | 1988-10-24 | 半導体チップパッケージ |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP0312975B1 (ja) |
| JP (1) | JP2584298B2 (ja) |
| KR (1) | KR970006535B1 (ja) |
| CA (1) | CA1315019C (ja) |
| DE (1) | DE3856168T2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5893200A (ja) * | 1981-11-27 | 1983-06-02 | Yokogawa Hokushin Electric Corp | パルス状ｘ線発生装置 |
| US4933741A (en) * | 1988-11-14 | 1990-06-12 | Motorola, Inc. | Multifunction ground plane |
| FR2647962B1 (fr) * | 1989-05-30 | 1994-04-15 | Thomson Composants Milit Spatiau | Circuit electronique en boitier avec puce sur zone quadrillee de plots conducteurs |
| US5060116A (en) * | 1990-04-20 | 1991-10-22 | Grobman Warren D | Electronics system with direct write engineering change capability |
| US5250844A (en) * | 1990-09-17 | 1993-10-05 | Motorola, Inc. | Multiple power/ground planes for tab |
| KR970053748A (ko) * | 1995-12-30 | 1997-07-31 | 황인길 | 반도체 패키지의 리드프레임 |
| KR100342813B1 (ko) * | 1996-11-28 | 2002-11-30 | 앰코 테크놀로지 코리아 주식회사 | 접지선및전원선을갖는에어리어어레이범프드반도체패키지 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4245273A (en) * | 1979-06-29 | 1981-01-13 | International Business Machines Corporation | Package for mounting and interconnecting a plurality of large scale integrated semiconductor devices |
| JPS6148994A (ja) * | 1984-08-17 | 1986-03-10 | 株式会社日立製作所 | モジユ−ル基板 |
-
1988
- 1988-09-14 CA CA000577307A patent/CA1315019C/en not_active Expired - Fee Related
- 1988-09-23 KR KR88012347A patent/KR970006535B1/ko not_active IP Right Cessation
- 1988-10-18 EP EP88117298A patent/EP0312975B1/en not_active Expired - Lifetime
- 1988-10-18 DE DE3856168T patent/DE3856168T2/de not_active Expired - Lifetime
- 1988-10-24 JP JP63266288A patent/JP2584298B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE3856168T2 (de) | 1998-11-26 |
| CA1315019C (en) | 1993-03-23 |
| KR890007405A (ko) | 1989-06-19 |
| KR970006535B1 (en) | 1997-04-29 |
| JPH021148A (ja) | 1990-01-05 |
| EP0312975A2 (en) | 1989-04-26 |
| EP0312975B1 (en) | 1998-04-15 |
| DE3856168D1 (de) | 1998-05-20 |
| EP0312975A3 (en) | 1990-10-03 |
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