JP3742252B2 - Ｉｃパッケージ - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、マルチチップモジュール（ＭＣＭ）集積回路パッケージに関し、特に、相互接続用基板内のキャビティ内に一つ以上のチップが配置されたリセス（recessed）型チップＭＣＭパッケージに関する。
【０００２】
【従来の技術】
リセス型チップＭＣＭパッケージは、相互接続用基板領域の利用効率がよく、パッケージプロファイル全体を低くでき、相互接続長さを短くできることから、ＩＣ素子相互接続技術において広く採用されている。例えば、米国特許第５６０８２６２号公報（１９９７年３月４日発行）には、各種のリセス型チップパッケージのオプションが記載されている。
【０００３】
リセス型チップパッケージは、３つの構成要素によって特徴付けられる。すなわち、本明細書において定めた第１レベル構成要素である第１のＩＣチップと、ＩＣチップおよび受動相互接続用基板のいずれかであり、ここでは第２レベル構成要素である中間相互接続用基板（ＩＩＳ）と、典型的にはプリント回路基板（ＰＣＢ）であり、ここでは第３レベル構成要素であるシステム相互接続用基板（ＳＩＳ）、という３つの構成要素である。
【０００４】
これらの構成要素の面積は漸次拡大しており、第２レベル構成要素は、ＩＣチップを支持することができ、第３レベル構成要素は、第２レベル構成要素に適応することができる。３構成要素パッケージにおいて、第１レベル構成要素は、典型的には、第２レベル構成要素に結合されたフリップチップであり、第２レベル構成要素は、典型的には、第３レベル構成要素上に実装されたフリップチップであり、第１レベル構成要素は、その第３レベル構成要素に形成されたキャビティ内へと後退される。
【０００５】
このような基本的な概念を用いて多様な変形例を構成可能である。例えば、システム相互接続用基板自体に中間相互接続用基板の機能を持たせて第４レベル基板に取り付け、第２レベル構成要素をその第４レベル構成要素のキャビティ内へと後退させることが可能である。
【０００６】
【発明が解決しようとする課題】
リセス型キャビティ構造は、効率的な相互接続配置を可能にするが、より高密度の相互接続部と、より高い相互接続能力に対する要求が高まっている。したがって、本発明の目的は、相互接続密度を向上可能なＩＣパッケージを提供することである。
【０００７】
【課題を解決するための手段】
本発明によれば、リセス型チップＭＣＭパッケージの相互接続方法を改善することができる。この改善の本質的な特徴は、リセス型キャビティの側壁を金属化して、この金属化部分を用いて一つ以上の貫通接続部を形成することにより、レベル間相互接続用のキャビティを活用することである。このような貫通キャビティ相互接続方法は、単一のキャビティ内での多数のレベル間相互接続を可能にし、特に、電力用相互接続部や接地用相互接続部に適している。
【０００８】
【発明の実施の形態】
図１に示すように、リセス型チップモジュールは、ＩＣチップ１１と中間相互接続用基板（ＩＩＳ）１２を有する。ＩＩＳ１２には、エポキシやセラミックなどの適当な材料を使用することができるが、望ましくは、シリコンである。ＩＣチップ１１は、相互接続部１３によってＩＩＳ１２に結合されたフリップチップである。ここで、相互接続部１３は、典型的にははんだであるが、導電性エポキシなどの他の導電材料を使用してもよい。フリップチップ結合用の手法は、本発明の一部を構成するものではないが、例えば、はんだ結合や導電性エポキシ等が使用できる。ＩＩＳ１２は次に、はんだまたは導電性エポキシ製のＩ／Ｏ相互接続部を持つプリント配線基板（ＰＷＢ）１４にフリップ結合される。
【０００９】
リセス型チップＭＣＭにおいて、ＰＷＢ１４には、キャビティ１５が設けられており、図示するように、ＩＣチップ１１をＰＷＢ表面よりも下方に後退させられるようになっている。キャビティは、図１に示すように、ＰＷＢ１４の厚さ全体を貫通するように設けてもよいが、ＰＷＢ１４の厚さの一部だけの寸法を持つ凹部として設けてもよい。この構成において、ＰＷＢ１４は、両側にプリント回路を持つ単一レベルの基板である。また、ＰＷＢ１４は、マルチレベルＰＷＢとすることもできる。このＰＷＢ１４は、システムプリント配線基板（図示せず）に相互接続することもできる。ＰＷＢ１４の断面部分から明らかなように、このＰＷＢ１４は、幾つかのＩＩＳ１２に適応可能なより大きいＰＷＢの一部である。
【００１０】
ＩＩＳ１２は、基板の周囲に正方形あるいは矩形に配置されたＩ／Ｏ結合サイトの大きなアレイを持つ、クワッドパッケージなどの能動素子である。あるいはまた、ＩＩＳ１２は、片面あるいは両面にプリント回路を持つ、シリコンなどの受動相互接続用基板であってもよい。図１に示す相互接続構成においては、はんだボール１６がＰＷＢ１４上のボンディングパッドに結合され、このボンディングパッドがランナ(runner)１７によって相互接続されている。このランナ１７は、めっきされたスルーホール相互接続部１８まで伸びており、ＰＷＢ１４の底面上のランナ１９を介して別の接触サイト（図示せず）まで伸びている。
【００１１】
ここで、別の接触サイトは、ＰＷＢ１４が別の基板にはんだ付けされる場合やワイヤ結合が行われる場合には、別のボンディングパッドであってもよい。また、ＰＷＢ１４がプラグイン回路カードである場合には、その接触サイトはスロット相互接続部であってもよい。ここでは、便宜上、符号１６、１７、１８、１９によって示される相互接続部は電力用相互接続部であり、符号２１、２２、２３、２４によって示される同様の相互接続部は接地用相互接続部である。残りのＩ／Ｏ接続部は図示していないが周知の技術である。
【００１２】
本発明によって改善された構成について説明すれば、図２に示すように、この形態の相互接続部は、キャビティ１５のエッジや側壁に沿ってＰＷＢ１４の上面から底面まで伸びるエッジコネクタ３１、３２を有する。両方の図面に共通する構成要素には、同じ参照番号を付している。はんだ相互接続部３３、３４が、この構造に付加的な相互接続能力を与えている。図２の形態において、はんだ相互接続部３３、３４は、ＩＩＳ１２をＰＷＢ１４の上面のコンタクトパッドに相互接続しており、このコンタクトパッドを含む相互接続部は、めっきされたエッジコネクタ３１、３２に沿ってＰＷＢ１４の底面上のランナ３５、３６まで伸びている。
【００１３】
このような追加の相互接続部は、リセス型チップ基板アセンブリのキャビティのエッジに導電めっきを施すことによって形成可能であり、Ｉ／Ｏ信号に適応可能であるが、望ましくは電力用相互接続部および接地用相互接続部として使用される。この構成によって、電力用相互接続部および接地用相互接続部を短縮して最適化することができ、また、それらの相互接続部を信号ランナから相対的に絶縁することができる。
【００１４】
本発明による他の形態が図３に示されている。この形態において、ＩＩＳ１２は、ボールグリッドアレイ相互接続用基板４１に取り付けられている。ボール結合部４２、４３は、電力用相互接続部および接地用相互接続部であり、ボール結合部４４、４５は、Ｉ／Ｏ信号相互接続部を構成する。相互接続用基板４１の上面は、図４の平面図に示されており、この図においてはＩＩＳ１２は取り外されている。また、相互接続用基板４１の底面は、図５に示されている。図３〜５のボールグリッドアレイの形態において、相互接続用基板４１は、システム基板（図示せず）に取り付けられるように構成されている。
【００１５】
本発明の利点は、当業者であれば容易に理解できる。前述したようなＭＣＭパッケージのめっきされたスルーホール相互接続部は、パッケージの全体の寸法を左右する大きなキャプチャーパッドを必要とする。めっきされたスルーホール相互接続部を削減することにより、相互接続用基板領域を削減し、前述したように、パッケージした素子の性能を向上することができる。
【００１６】
図４は、電力用および接地用のスルーホール相互接続部用として設けられる通常のキャプチャーパッドを削減することにより、相互接続用基板領域の大半（拡大領域）を信号Ｉ／Ｏ相互接続部用として使用することができる。図４に示される経路構成は比較的単純であり、各ランナは、信号用のはんだから隣接するスルーホールまで直接導かれている。他の回路設計においては、信号用のはんだから離れたスルーホールまで導く場合など、経路がより複雑化することもある。特別な経路用スペースの利用は、電力用および接地用のキャビティエッジ相互接続部によって可能であるが、これによって得られる効果は大きい。
【００１７】
本発明は、特に、チップがＲＦチップであるようなマルチチップモジュールパッケージにおいて有用である。ＲＦ素子は、外部の電磁場からの干渉を受けやすい。前述したような相互接続構成において、キャビティを接地導電キャップで覆うことによって外部の電磁場からＲＦチップを絶縁することは簡単である。
【００１８】
本発明が、中間ＰＷＢが基板の厚さ全体を完全に貫通する開口を持ち、ＭＣＭが基板の表面より下方に後退させられるように取り付けられ、それによって、パッケージプロファイルが低減されるような各種のＰＷＢ相互接続構成に適用可能であることは明らかである。典型的に、そのような構造は四角形であり、多くの場合、正方形である。
【００１９】
中間相互接続用基板には、ＩＣチップが取り付けられるが、この中間相互接続用基板は、キャビティを覆い、４つのエッジ部がＰＷＢ上に伸び、ボール状あるいは塊状の結合部が中間相互接続用基板とＰＷＢとの間に設けられる。典型的な構造において、ＩＩＳは、キャビティ全体を覆い、４つのエッジの全てが、上方から見た場合にＰＷＢと重なる。しかしながら、ＩＩＳの２つの対向するエッジのみがＰＷＢと重なり、かつ、ボール状あるいは塊状の結合部がそれらの２つの対向するエッジに沿って形成された構造においても、同様の効果が得られる。すなわち、原則として、本発明のリセス型チップパッケージは、キャビティの少なくとも一つのエッジに沿った相互接続部によって構成可能である。
【００２０】
本発明はまた、キャビティがＰＷＢの厚さの一部だけの寸法を持つ凹部であるような多層ＰＷＢにも適用可能である。図６にはそのような構成が示されており、追加ＰＷＢが、６１として示されている。電力用と接地用のキャビティエッジ相互接続部３１、３２は、レベル間プリント回路の一部を含む。図６の構成における電力用と接地用のランナは、多重基板の底面または上面に設けられたコンタクトパッド（図示せず）において終端している。
【００２１】
本発明において、用語「プリント配線基板」は単一のレベルの基板、すなわち、マルチレベル基板の一つのレベルを含むものである。また、ＰＷＢ表面からレベル間プリント回路までの相互接続がなされた場合に、ＰＷＢの「上部表面」と「下部表面」は、その表面と中間レベルを含むものである。
【００２２】
なお、上記の記載は、本発明の一つの実施の形態を説明するにすぎない。当業者であれば、本発明に基づいて各種の変形例を容易に想起可能であり、それらは、特許請求の範囲に記載された本発明の範囲に包含される。
【００２３】
【発明の効果】
以上説明したように、本発明によれば、相互接続密度を向上可能なＩＣパッケージを提供することができる。
【図面の簡単な説明】
【図１】従来のリセス型チップＭＣＭパッケージ用の相互接続装置を部分的に断面で示す模式図である。
【図２】本発明による改善された相互接続装置の一つの形態を部分的に断面で示す模式図である。
【図３】本発明による相互接続装置の別の形態を部分的に断面で示す模式図である。
【図４】図３の相互接続用基板を示す平面図である。
【図５】図３の相互接続用基板を示す底面図である。
【図６】本発明による相互接続装置の別の形態を部分的に断面で示す模式図である。
【符号の説明】
１１…ＩＣチップ
１２…中間相互接続用基板（ＩＩＳ）
１３…相互接続部
１４…プリント配線基板（ＰＷＢ）
１５…キャビティ
１６、２１…はんだボール
１７、１９、２２、２４…ランナ
１８、２３…スルーホール相互接続部
３１、３２…エッジコネクタ
３３、３４…はんだ相互接続部
３５、３６…ランナ
４１…ボールグリッドアレイ相互接続用基板
４２〜４５…ボール結合部
６１…追加ＰＷＢ

Claims (8)

  1. （ａ）上部主表面および下部主表面を有するプリント配線基板（ＰＷＢ）であって、前記上部主表面に形成されて前記ＰＷＢを貫通して前記下部主表面まで伸びる少なくとも一つのキャビティを有するＰＷＢと、
    （ｂ）前記ＰＷＢの前記上部主表面上に前記キャビティの少なくとも一つのエッジに沿って設けられた相互接続サイトの第１アレイと、
    （ｃ）前記ＰＷＢに取り付けられて前記キャビティをほぼ覆う中間相互接続用基板（ＩＩＳ）であって、上部主表面および下部主表面を有するＩＩＳと、
    （ｄ）前記ＩＩＳの前記下部主表面上に設けられ、前記ＰＷＢ上の前記相互接続サイトの第１アレイに取り付けられる相互接続サイトの第２アレイと、
    （ｅ）前記ＩＩＳの前記下部主表面に取り付けられて前記キャビティ内まで伸びる少なくとも一つのＩＣチップと、
    （ｆ）前記ＰＷＢの前記上部主表面上の第１のサイトと前記ＰＷＢの前記下部主表面上の第２のサイトとの間のレベル間相互接続部であって、前記第１のサイトから前記ＰＷＢの前記上部主表面に沿って前記キャビティのエッジまで伸び、このエッジに沿って伸び、さらに、このエッジから前記ＰＷＢの前記下部主表面に沿って前記第２のサイトまで伸びる導電ランナを有するレベル間相互接続部と
    を有することを特徴とするＩＣパッケージ。
  2. 前記ＰＷＢはマルチレベルＰＷＢであり、前記下部主表面は、レベル間表面に対応する
    ことを特徴とする請求項１記載のＩＣパッケージ。
  3. 前記レベル間相互接続部は、前記キャビティの一つのエッジに沿って伸び、別のレベル間相互接続部は、前記キャビティの別のエッジに沿って伸びる
    ことを特徴とする請求項１記載のＩＣパッケージ。
  4. 前記レベル間相互接続部は、電力用相互接続部および接地用相互接続部のいずれか一方である
    ことを特徴とする請求項１記載のＩＣパッケージ。
  5. 前記ＩＩＳはシリコンからなる
    ことを特徴とする請求項１記載のＩＣパッケージ。
  6. 相互接続サイトの前記アレイ間の相互接続部は、はんだからなる
    ことを特徴とする請求項１記載のＩＣパッケージ。
  7. 前記ＰＷＢの前記下部主表面上に設けられたボールグリッドアレイをさらに有する
    ことを特徴とする請求項１記載のＩＣパッケージ。
  8. （ａ）上部主表面及び下部主表面を有するプリント配線基板（ＰＷＢ）１４であって、前記上部主表面に形成され前記ＰＷＢを貫通して前記下部主表面まで延びる少なくとも一つの四辺形キャビティ１５を有するＰＷＢと、
    （ｂ）前記ＰＷＢの前記上部主表面上のＰＷＢ相互接続サイト１７，２２の第１アレイと、
    （ｃ）前記ＰＷＢの前記下部主表面上のＰＷＢ相互接続サイト１９，２４の第２アレイと、
    （ｄ）ＰＷＢ相互接続サイトの前記第２アレイにＰＷＢ相互接続サイトの前記第１アレイを接続するスルーホール相互接続部１８，２３と、
    （ｅ）前記キャビティの少なくとも一つのエッジに沿って前記ＰＷＢの前記上部主表面上に設けられたＰＷＢ相互接続サイト３３，３４の第３アレイと、
    （ｆ）前記キャビティの少なくとも一つのエッジに沿って前記ＰＷＢの前記下部主表面上に設けられたＰＷＢ相互接続サイト３５，３６の第４アレイと、
    （ｇ）前記プリント配線基板に取り付けられ、実質的に前記キャビティを覆う中間相互接続用基板（ＩＩＳ）１２であって、前記ＩＩＳは上部主表面と下部主表面を有し、
    （ｈ）前記ＩＩＳの前記下部主表面上のＩＩＳ相互接続サイト１６，２１の第１アレイであって、ＩＩＳ相互接続サイトの前記第１アレイが前記ＰＷＢ上のＰＷＢ相互接続サイトの前記第１アレイへ取り付けられ、
    （ｉ）前記ＩＩＳの前記下部主表面上のＩＩＳ相互接続サイトの第２アレイであって、ＩＩＳ相互接続サイトの前記第２アレイが前記ＰＷＢ上のＰＷＢ相互接続サイトの第３アレイに取り付けられ、
    （ｊ）前記ＩＩＳの前記下部主表面に取り付けられ、前記キャビティ中の延びる少なくとも一つのＩＣチップと、
    （ｋ）ＰＷＢ相互接続サイトの前記第３アレイとＰＷＢ相互接続サイトの前記第４アレイの間の内部相互接続３１，３２であって、ＰＷＢ相互接続サイトの前記第３アレイから前記ＰＷＢの上部表面に沿って前記キャビティのエッジへ延び、前記キャビティのエッジに沿って延び、及び前記キャビティ−のエッジから前記ＰＷＢの下部表面に沿ってＰＷＢ相互接続サイトの前記第４アレイへ延びる導電性ランナを含むことを特徴とするＩＣパッケージ。
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