KR100263014B1 - 비용을 저감한 범용 기판 및 그의 제조 방법 - Google Patents

비용을 저감한 범용 기판 및 그의 제조 방법 Download PDF

Info

Publication number
KR100263014B1
KR100263014B1 KR1019970017123A KR19970017123A KR100263014B1 KR 100263014 B1 KR100263014 B1 KR 100263014B1 KR 1019970017123 A KR1019970017123 A KR 1019970017123A KR 19970017123 A KR19970017123 A KR 19970017123A KR 100263014 B1 KR100263014 B1 KR 100263014B1
Authority
KR
South Korea
Prior art keywords
layer
cavity
bond pads
providing
pads
Prior art date
Application number
KR1019970017123A
Other languages
English (en)
Other versions
KR19980018090A (ko
Inventor
알프레드 버드 케네스
무스 뵌케 마이라
리 프랭클 제이슨
허프스미스 니커보커 사라
쉐이드 샤 아메드
Original Assignee
포만 제프리 엘
인터내셔널 비지네스 머신즈 코퍼레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 포만 제프리 엘, 인터내셔널 비지네스 머신즈 코퍼레이션 filed Critical 포만 제프리 엘
Publication of KR19980018090A publication Critical patent/KR19980018090A/ko
Application granted granted Critical
Publication of KR100263014B1 publication Critical patent/KR100263014B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/49105—Connecting at different heights
    • H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01007—Nitrogen [N]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/1016—Shape being a cuboid
    • H01L2924/10162—Shape being a cuboid with a square active surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15173—Fan-out arrangement of the internal vias in a single layer of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Wire Bonding (AREA)

Abstract

범용 기판은 인쇄 회로 기판 등과의 접속을 위한 입력/출력(input/output: I/O) 위치의 고정 I/O 할당을 갖는 I/O층을 포함한다. 칩 수용층은 적어도 두 개의, 상이하지만 동류인, 반도체 칩 중 하나를 수용하도록 마련된 것이고, 적어도 두 개의 상이하지만 동류인 칩 각각은 본드 패드 세트를 포함하고, 고유의 배선 인출(wire-out) 요구를 갖는다. 제1 층은 복수의 본드 패드 및 비아(via)를 포함하고, 복수의 본드 패드는 적어도 두 세트의 본드 패드를 포함하고, 각 세트는 상기 수용 수단에 의해 수용될 때 적어도 두 개의 상이한 반도체 칩 중 각각의 칩과의 본드 접속에 적합하며 또한 각각의 배선 인출 요구에 따른다. 제1 층과는 다른 제2 층은 적어도 두 개의 상이한 반도체 칩의 배선 인출 요구 및 고정 I/O 할당에 따라 I/O 층의 I/O 위치에 제1 층의 복수의 본드 패드 및 비아를 결합시키는 재분배선을 포함한다.

Description

비용을 저감한 범용 기판 및 그의 제조 방법
본 발명은 반도체 칩을 외부 전기 도체 리드선에 접속하는 방법 및 장치에 관한 것으로, 특히 고유의 배선 인출 요구 조건(unique wire-out requirements)을 갖는 적어도 두 개의 상이하지만 동류인 반도체 칩을 수용하기에 적합하고, 고정 입력/출력(input/output; I/O) 할당을 갖는 범용 기판(universal substrate)에 관한 것이다.
반도체 디바이스는 통상 원하는 기능을 실행하도록 설계된 하나 이상의 반도체 칩을 포함한다. 반도체 디바이스의 제조는 반도체 칩의 제조에서부터 시작된다. 반도체 칩은 먼저 웨이퍼 형태로 제조된다. 그 후, 반도체 칩을 웨이퍼에서 개별 칩으로 다이스(dice)한 후, 패키징된다. 개별 칩 또는 복수의 칩은, 예를 들면 다층 세라믹(multilayer ceramic; MLC) 기판 또는 패키지 등의 적당한 기판에, 패키지될 수 있다.
다층 세라믹 기판은 본 발명 기술 분야에서 잘 알려져 있으므로, 여기서는 간단한 설명만 한다. 또한, 기판은 패키지라고도 하므로, 이하에서는, 이들 용어를 호환적으로 사용한다. MLC 기판은 통상 금속층(metallizations), 내부 배선망, 비아(via) 및 본드 패드(bond pads) 등을 갖는 복수의 세라믹 물질층을 포함한다. 각 층을 먼저 소성되지 않은(unfired) 세라믹 물질로 형성한 후 원하는 반도체 칩 패키지 디자인에 따라 펀칭하고 패터닝한다. 그 후, 층을 소정 순서로 조립하고 함께 정렬시킨다. 그리고 나서, 소성되지 않은 세라믹 물질을 필요에 따라 소성하고 평탄화한다. 이렇게 제조된 MLC는 반도체 칩에 칩-패키지 상호접속(chip-to-package interconnection)을 제공하기 위해 사용된다. MLC 기판 상에 반도체 칩의 위치를 결정하고 부착하면, 그 기판에 칩을 적절히 전기적으로 접속할 수 있다. 또한, MLC는 내부에 반도체 칩을 수용하는 공동(cavity)을 가질 수 있다. MLC 패키지와 반도체 칩 사이의 전기적 상호접속은 와이어본딩, 플립-칩(filp-chip), 열활성화 본딩(thermally activated bonding) 및/또는 기타 공지의 다른 칩-패키지 상호접속(chip-to-package interconnect) 기술을 사용하여 이루어질 수 있다. 예를 들면, 와이어본딩은 반도체 칩 상의 와이어본드 패드와 MLC 상의 대응하는 와이어본드 패드를 접속하는 와이어를 사용하는 것을 포함한다. 기판은 칩을 다음 레벨의 패키징에, 예를 들면 인쇄 회로 기판 등에, 인터페이스하는 입력/출력 핀 또는 다른 형태의 적당한 입력/출력 접속을 포함한다.
또한, 공동을 갖는 MLC 기판에 대하여, 통상 고체 그라운드(solid ground) 또는 고체 전원면(solid power plane)은 공동층(cavity layer), 즉 내부에 공동을 갖는 층 상에서 차폐된다. 공동층에 대한 고체 그라운드 또는 전원면의 차폐는 당업자에게 잘 알려진 바와 같이, 기판의 대량 제조시에 많은 제조상의 문제를 나타낸다. 또한, 종래 MLC 기판은 통상 와이어본드 패드, 비아 및 재분배선을 모두 동일한 층에 포함하기 때문에 복수의 패터닝 공정을 필요로 한다.
제1도에 있어서, 반도체 칩(10)은 일반적으로 그의 바깥 둘레에 위치한 일련의 본드 패드(12)를 갖는다. 본드 패드는 칩-패키지 상호접속, 즉 칩과 기판 패키지 사이의 전기적 접속을 용이하게 한다. 반도체 칩(10)은 또한 특정한 배선 인출 요구 조건을 갖는다. 반도체 칩의 특정한 배선 인출 요구 조건이란 반도체 칩의 특정 와이어본드 패드 각각을 패키지 기판의 특정한 와이어본드 패드 각각에 접속해야 한다는 것이다. 패키지 기판의 와이어본드 패드, 비아 및 와이어망은 반도체 칩의 배선 인출 요구 조건에 따라, 그리고 기판 패키지의 특정 I/O 핀 할당에 따라 설계된다. 또한, 기판의 특정한 I/O 핀 할당은 다음 레벨의 패키지, 즉 인쇄 회로 기판의 요구 조건에 의해 정해진다.
특정 반도체 칩의 배선 인출 요구 조건은, 예를 들면, 다음과 같이 변경된다. 특정 반도체 칩 설계의 제조를 실행하는 동안, 동일한 처리 공정에 따라 제조되더라도, 동일한 레벨의 기능성을 모두 갖지 않는 반도체 칩이 제조될 수 있다. 기능성에 따라 제조된 같은 종류의 칩은 그 칩을 몇 개의 그룹으로 구분할 수 있는데, 여기서 각 그룹은 다른 배선 인출 요구 조건을 갖는다. 예를 들면, 반도체 칩 디자인이 200MHz 마이크로프로세서용으로 가정하자. 그러나, 200MHz 프로세서용의 제조 공정을 특별히 실행하면, 수 개 그룹 중의 하나에 해당하는 프로세서 칩들을 만들 수 있다. 즉, 한 번의 제조 실행 중에서, 칩 중 1/3은 200MHz 그룹으로, 칩 중 1/3은 160MHz 그룹으로, 칩 중 나머지 1/3은 150MHz 그룹으로 구분되어 분류될 수 있다. 따라서, 프로세서 칩의 그룹들은 각 그룹에 대하여 상이한 배선 인출 요구를 수반한다. 그 결과, 칩이 동일한 수의 와이어본드 패드를 가지면서도, 각 그룹의 칩은 별개의 배선 인출을 갖는다. 다른 예에서, 반도체 칩이 또 다른 특징을 제공하는 것과 같이, 다른 애플리케이션에서도 기능할 수 있도록 칩에 대해 작은 변경을 행하기 위한 목적으로, 제조 공정에 대한 의도적인 변화가 이루어질 수 있다. 상기 후자의 경우, 특정 칩의 수정은 일반적으로 고유의 배선 인출을 갖는 수정된 칩 설계의 원인이 된다.
또한, 패키징 산업계에서는 기판상의 동일한 와이어본드 패드에 대한 와이어본드 부착을 위해 반도체 칩 상의 복수 본드 패드를 사용하는 것이 알려져 있다. 이 경우, 기판의 특정 와이어본드가 이들 복수의 와이어본드를 수용하기 위해 확장되어야 하는 경우가 많았다. 이것은 통상 칩 상의 신호 패드를 기판상의 전압 와이어본드 패드에 묶기 위한 목적으로 행해졌다. 후자가 신호 와이어본드 패드에 대해 시도될 경우, 와이어본드 리드선 중 어느 하나라도 교차하는 것을 회피하고자 하면 칩 상의 다이(die) 패드가 인접하거나 또는 매우 가깝게 되는 것을 피할 수 없다.
상기 설명한 바와 같이, 반도체 칩이 설계되고 및/또는 수정될 경우, 다음 레벨의 패키징에 칩을 상호접속시킬 목적으로 칩과 호환가능하게 사용될 수 있는 패키지를 찾을 수 없는 경우가 상당히 흔했다. 따라서, 칩과 호환가능한 고유(unique)의 패키지가 요구된다. 그 결과, 글자 그대로 수천개의 단일 목적(single-purpose) 반도체 칩 패키지가 가능하다.
새로운 칩 설계 또는 수정을 위해 전용 패키지를 제조하는 것은 특히, 신호, 전원 또는 접지를 위한 패키지에 대한 접속을 각각 요구하는 200 내지 300개 패드를 갖는 칩을 설계할 때 고가(expensive)로 된다. 칩이 기존의 패키지에 대해 적절히 설계되지 않으면, 와이어본드에 의한 접속 또는 열활성화 본딩 접속은 불가능하다. 칩의 단부(edge)에서 이용 가능한 칩 패키지 상의 대응되는 신호 패드, 전원 패드 또는 접지 패드로 직접 접속이 가능하도록 칩이 배치(lay-out)되어 있지 않으면, 전용 패키지가 설계 및 제조되어야 한다. 후자의 경우, 칩 패키지당 상당한 추가 비용을 발생시킨다.
또한, 대량 생산 환경에 있어서, 기판 제조자는 여러 고객으로부터 주문받은 칩을 패키징하기 위해 특정 종류의 기판 패키지를 채용할 수 있다. 그러나, 각 고객들은 칩마다 고유의 기판 설계를 필요로 하는 상이한 요구를 하는 것이 일반적이다. 또한, 한 고객이 복수의 동류(同類, allied)의 칩 설계 또는 버전(chip designs or versions)(즉, 486DX2, 486DX4 등)을 택할 수 있는데, 이 또한 그 특정 고객을 위해 복수의 기판을 설계해야 하는 원인이 된다.
오늘날 반도체 디바이스 산업의 매우 가변적인(volatile) 상품 시장(commodities market)에 있어서, 고객의 요구 사항 및 거래량(volume)은 매우 단기간에 빈번하게 변하고 있다. 그 결과, 기판 제조자는 재고 물품 목록(inventory) 중 사용할 수 없는 부품 번호들을 최소화하면서 한 부품 번호에서 다른 부품 번호로 신속히 적응하고 옮겨가서 제조하여야 한다. 특정 칩용으로 설계되었던 제조 기판은 일단 칩 요구가 변경되면 쓸모없게 된다. 또한, 패키징 시장은 가격 경쟁이 심하다. 경쟁자보다 조금만 가격을 인상하여도 제조자가 주문을 잃을 수 있다.
따라서, 상이한 배선 인출 요구를 갖는 적어도 두 개의 반도체 칩 패키징에 사용하기 위한 단일의 범용 기판을 마련하는 것이 요구된다.
본 발명의 목적은 하나의 설계로 한 명 이상의 고객의 요구에 부합하는 동류의 반도체 칩 설계를 수용하여, 재고 물품 목록에서 부품 수, 하드웨어 및 과도한 작업 중(work-in-progress)(WIP) 재고를 최소화하는 기판을 제공하는 것이다. 다음의 상세한 설명은 본 발명을 수행하는 방법 및 기판을 기술한다.
또한, 본 발명은 고객의 요구에 부합하는 최소의 층을 갖는 기판을 효과적인 방법으로 제 때에 제공할 뿐만 아니라, 많은 제조상의 문제점을 찾아내어 해결책을 제시한다. 따라서, 복수의 칩 설계 요구 및 복수의 고객 요구에 부합하도록 사용되는 효율적인 저가의 범용 기판이 제공된다.
본 발명에 따르면, 범용 기판은 인쇄 회로 기판 등과의 접속을 위한 입력/출력(I/O) 위치의 고정 I/O 할당을 갖는 I/O 층을 포함한다. 칩 수용층은 적어도 두 개의 상이하지만 동류인 반도체 칩 중 하나를 수용하도록 마련되고, 여기서 적어도 두 개의 상이하지만 동류인 칩 각각은 본드 패드 세트를 포함하며, 고유의 배선 인출 요구를 갖는다. 제1 층은 복수의 본드 패드 및 비아(via)를 포함하고, 복수의 본드 패드는 적어도 두 개의 본드 패드 세트를 포함하며, 여기서, 각 본드 패드 세트는 상기 수용 수단에 의해 수용될 때 적어도 2개의 상이한 반도체 칩 중 각각 하나의 칩과의 본드 접속에 적합하고, 또한 각각의 배선 인출 요구에 따른다. 제1 층과 다른 제2 층은 적어도 두 개의 상이한 반도체 칩의 배선 인출 요구 및 고정 I/O 할당에 따라 I/O 층의 I/O 위치에 제1 층의 복수의 본드 패드 및 비아를 결합하는 재분배선을 포함한다.
제1도는 반도체 칩을 도시한 도면.
제2도는 본 발명에 따른 기판의 바람직한 실시예의 단면도.
제3도 내지 제7도는 제2도의 여러 층의 기판을 상세히 도시한 도면.
제8도는 고정 I/O 할당에 따른 예시적인 입력/출력 핀 기능 구조를 도시한 도면.
제9도는 본 발명에 따른 본드 패드층의 복수의 본드 패드의 제1, 제2 및 제3 세트, 재분배선, 및 I/O 핀 위치의 관계에 대한 하나의 예를 도시한 도면.
제10도 및 제11도는 본 발명에 따른 기판과 칩의 본드 패드 사이의 와이어본드 접속예를 도시한 도면.
제12도 내지 제14도는 본 발명에 따른 기판의 제조 방법과 관련하여 본드 패드 및 비아 형성의 다양한 모양을 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
10 : 반도체 칩 12, 76, 78 : 본드 패드(층)
50 : 다층 세라믹(MLC) 기판 52 : 입력/출력층(I/O층)
53, 71, 77 : 패턴 56 : I/O핀
58 : 반도체 칩 부착층(또는 다이 부착층; die attach layer)
62, 70 : 재분배층 64, 72 : 재분배선
74, 80, 84 : 비아(via) 76 : 와이어본드층
79 : 테일(tail) 86 : I/O 패드
102, 104, 106 : 공동 영역(cavity area)
이하, 첨부 도면에 따라 본 발명의 바람직한 실시예를 설명한다. 또한, 도면 참조시, 동일 문자는 도면 전체를 통해 동일 또는 유사한 부분을 나타낸다.
제2도로 돌아가서, 본 발명에 따른 범용 기판의 바람직한 실시예에 있어서, 다층 세라믹(MLC) 기판(50)은 공동-다운(cavity-down) 패키지 배향의 단면도로 도시한 바와 같이 복수의 층을 포함한다. 기판(50)은 인쇄 회로 기판 등(도시하지 않음)과의 접속을 위한 I/O 위치(54)의 고정 I/O 할당을 갖는 I/O층(52)을 포함한다. I/O 핀(56)은 납땜 등에 의해 각 I/O 위치(54), 즉 핀 인출 위치에 위치하여 부착 된 것으로 도시되어 있다. 반도체 칩 부착층(58)(즉, 다이 부착층; die attach layer)은 적어도 2개의 상이하지만 동류의 반도체 칩 중 하나를 수용하는 수단을 마련하는데, 여기서, 반도체 칩은 규정된 정도의 유사성에 의하지만 상이한 배선 인출 요구에 의해 특징지워진다. 상이하지만 동류인 반도체 칩의 예로는 특정 반도체 칩 패밀리의 서로 관련된 칩들인 200MHz, 160MHz, 150MHz의 마이크로프로세서 칩이 있다. 마찬가지로, 상이하지만 동류인 반도체 칩에는 486DX2, 486DX4 등의 다른 버젼의 칩이 있다. 상이하지만 동류인 반도체 칩의 기타 다른 예도 가능하다.
층(60) 및 (62)는 하나 이상의 배선 및 또는 전압층을 포함할 수 있다. 예를 들면, 층(62)는 그 위에 재분배선(64)의 패턴을 갖는 재분배층을 포함할 수 있다(제3도). 선(64)는 특정 재분배 요구에 따라 각 층 상에 패터닝되어 있다. 또한, 층(60 및 58)은 접지면층 및 전원면층을 각각 나타낼 수 있다. 층(60 및 58)은, 예를 들면 제4도에 도시한 바와 같이, 고체 접지면 및 고체 전원면에 각각 대응하는 고체 전압면 패턴(68)을 각각 포함할 수 있다. 또한, 층(60 및 58)은 반고체(semi-solid) 패터닝된 접지면/전원면을 각각 포함할 수 있다. 제2도에 도시한 실시예에 있어서, 다이 부착층(58)은 2중 목적으로(즉, 반도체 다이 부착층으로서, 그리고 전원면층으로서) 기능한다. 다이 부착 영역은, 예를 들면 제4도의 패턴(86)의 중앙에 도시한 바와 같이, 영역(100)에 대응하여, 층(58) 상에 포함된다.
본 발명의 하나의 특징에 따르면, 공동층에 고체 접지면 또는 전원면을 차폐할 필요성이 효과적으로 제거되었다. 즉, 본 발명의 바람직한 실시예에서, 접지면/전원면은, 제2도에 도시한 바와 같이, 공동을 포함하지 않는 층(60 및 58) 상에 차폐된다. 또한, 본 발명은 기판 내에 좀 더 균질(even)의 금속 분배를 가능하게 하여, 기판 내에서 금속이 더 균일하게 수축되게 한다(캠버(camber)를 최소화함). 금속 로딩(loading)이 향상되면, 기판의 제조 중 기판 평탄화(flattening) 작업이 덜 필요하게 된다.
제2도 및 제5도에 있어서, 층(70)은 재분배층을 포함한다. 재분배층(70)은 예를 들면, 제5도에 도시한 바와 같이, 비아(via)(74) 및 재분배선(72)의 적당한 패턴(71)으로 패터닝된다. 패턴(71)은 층(70) 내의 공동(cavity)에 대응하는 공동 영역(cavity area)(102)을 포함한다. 도시한 바와 같이, 공동 영역(102)은 일반적으로 사각형 모양이지만, 특정 반도체 칩 요구에 적합하도록 다른 모양이 사용될 수도 있다.
바람직한 실시예에 있어서, 재분배선(72) 및 비아(74)만이 층(70) 상에 패터닝된다. 재분배선(72) 및 비아(74)는 본 발명 분야에선 알려진 것과 같은 적당한 스크리닝 페이스트(screening paste) 또는 잉크를 사용하여 패터닝되고, 여기서, 페이스트 또는 잉크는 양호한 전기적 특성을 나타내도록 최적화된다. 제5도에 도시한 바와 같이, 재분배선(72)은 제1 및 제2 폭 두께에 각각 특징이 있다. 제1 영역 “A”는 공동 영역(102)의 단부에 가깝고, 재분배선은 제1 폭 두께를 갖는다. 제1 폭 두께는 제2 폭 두께보다 작다(즉, 더 얇다). 폭을 더 얇게 하면, 공동 영역(102)의 단부에 가까운 영역 “A”에 있어서 인접하는 재분배선 사이에서 확보되어야 할 간격 요구가 더 밀접하게(tight)하게 되고 또한 층에서 달성되어야 할 재분배선의 밀도가 더 커지도록 한다. 재분배선 패턴은 제2 영역 “B”에서의 제2 폭 치수에 의해서도 특징지워 지는데, 제2 영역 “B”는 제1 영역 바깥에 있고 공동 영역(102)의 단부에서 멀리 떨어져 있다. 제2 폭 치수는 효과적으로 재분배선이 확장되도록 한다.
제2도 및 제6도에 있어서, 층(76)은 본드 패드층을 포함한다. 바람직한 실시예에 있어서, 층(76)은 와이어본드 패드층을 포함한다. 또 다른 방법으로, 본드 패드(76)은 플립칩(flip-chip), 열 활성화 본딩 및/또는 본 발명 기술 분야에서 알려진 기타 칩-패키지 상호접속(chip-to-package interconnection) 기술을 적절히 사용하여 전기적 상호접속에 적합한 본드 패드를 포함할 수 있다는 것을 당업자라면 알 수 있다. 본드 패드층(76)은, 예를 들면 제6도에 도시한 바와 같이, 본드 패드(78) 및 비아(80)의 적당한 패턴(77)로 패터닝된다. 또한, 패턴(77)은 층(76)의 공동에 대응하는 공동 영역(104)을 포함한다. 도시한 바와 같이, 공동 영역(104)는 일반적으로 사각형 모양이지만, 특정 반도체 칩 요구에 적합하도록 다른 모양이 사용될 수도 있다.
바람직한 실시예에 있어서, 본드 패드(78) 및 비아(80)만이 층(76) 상에서 패터닝된다. 본드 패드(78) 및 비아(80)는 본 발명 기술 분야에서 알려진 적당한 스크리닝 페이스트 또는 잉크를 사용하여 패터닝되는데, 여기서, 페이스트 또는 잉크의 특징은 원하는 패턴의 고품질의 모양 해상도를 만들어 내는데 최적화된 고해상도 페이스트라는 점이다. 즉, 본드 패드(78) 및 비아(80)를 패터닝하기 위해 사용되는 페이스트 또는 잉크는 필요한 패턴의 양호한 물리적 모양 해상도를 만들어낸다. 슬라이트 조그(slight jog)(82)는 필요에 따라 패터닝되어 인접 비아를 접속하기 위해 사용된다. 패터닝된 본드 패드의 일부는 공동 영역(104)로부터 멀어지는 방향으로 연장되는 테일(tail)(79)를 포함하고, 이 테일(79)는 특정 애플리케이션에 따라, 조립시에 인접층의 대응 비아와의 접속을 위해 필요할 때에 사용된다.
실질적으로 본드 패드(78) 및 비아(80)만을 포함하도록 층(76)의 모양을 제한하면, 층(76) 상의 패턴(77)의 스크리닝이 한 번의 증착 또는 스크리닝 과정(pass)만으로 효과적으로 이루어지게 된다. 다른 장점들은 본 발명 기술 분야의 당업자라면 명백히 이해할 수 있는 것이다. 또한, 스크리닝은 상술한 바와 같이 최적의 고해상도 페이스트를 사용하여 실행된다. 본드 패드(78)은 와이어본드 패드를 포함하는 것이 바람직하다.
상술한 바와 같이, 본 발명에 따른 기판(50)은 실질적으로는 본드 패드 및 비아만을 갖는 본드 패드층(76)을 포함한다. 이것은 동일한 층상에 와이어본드 패드, 비아 및 재분배선 모두를 포함하는 층을 갖는 종래 기판과 구별되는 것이다. 발명의 본드 패드층(76)은, 바람직한 실시예에서는 와이어본드인, 본드 패드의 제조에 사용하기에 매우 적합하게 특별히 설계된 고수율 및 고해상도 패터닝 페이스트 또는 잉크의 사용을 허용한다. 또한, 본 발명은 와이어본드 패드 외형(들)(geomerty(ies))에 대한 스크리닝 파라미터의 더 큰 제어 및 최적화를 허용한다. (즉, 외형 장식이 뛰어난(cosmetically good) 패드를 만들 수 있다.) 또한, 층(76)(본드 패드 및 비아)의 제조 방법은 와이어본드층(76)의 한 번의 스크리닝 과정에 의해 달성된다. 동일한 스크리닝 공정에서 형성된 본드 패드 및 비아의 측면도 및 평면도에 각각 대응하는 제12도 및 제13도의 예를 참고하기 바란다. 특정 본드 패드의 형상에 대응하는 개구(aperture)를 갖는 적절히 개구된 마스크(도시하지 않음)를 사용할 수 있다.
바람직한 실시예에 있어서, 복수의 와이어본드 패드는 제1 물질을 포함하고, 제1 물질은 최적의 고해상도 외형 모양(geometric features)을 갖는 본드 패드를 마련하도록 선택된다. 재분배선은 제1 물질과는 다른 제2 물질을 포함한다. 제2 물질은 최적의 전기적 특성(optimal electrical characteristics)을 갖는 재분배선이 마련되도록 선택된다. 또한, 비아는 비아캡을 포함하고, 비아캡은 비아와 거의 동일한 단면 치수를 갖는다. 제14도는 개구 DV를 갖는 층 L의 비아 V 내로 적절한 페이스트를 분배하기 위한 개구 DM을 갖는 마스크 M을 도시한 것이다. 비아 및 비아캡이 거의 동일한 단면 치수를 비아 및 비아캡을 갖도록 하면, 층상에서 얻어지는 패터닝된 모양(즉, 본드 패드 및 비아)의 밀도가 뛰어나게 더 커진다.
또한, 제6도에 도시한 바와 같이, 본드 패드는 공동 영역(104)의 중심부 주위에서 방사상으로 배향되어 있다. 인접 본드 패드(78) 사이의 간격은 하나의 본드 패드(78)의 폭보다 통상 작거나, 같다. 본드 패드(78)을 방사상으로 배향시키면, 얻어지는 패드의 밀도가 증가하게 되어, 공동 영역(104) 주위의 영역에 있어서 층의 이용가능한 실제 면적의 사용이 최대화된다. 이와 유사하게, 더 낮은 밀도의 요구 또는 다른 설계의 고려에도 불구하고 상기와 동일한 것이 허용되는 경우에, 본드 패드(78)은 공동 영역(104)의 단부에 대하여 수직으로 배향될 수 있다. 방사상 배향 또는 수직 배향의 선택은, 부분적으로는 공동(cavity) 주위의 층상의 이용가능한 실제 면적 및 요구되는 칩 접속에 필요한 기판수에 따라 결정되는 설계상의 고려 사항이다. 상술한 바와 같이, 또 다른 방법으로, 본드 패드는 플립칩, 열활성화 본딩 및/또는 본 발명 기술 분야에서 알려진 기타 칩-패키지 상호접속 기술을 사용하는 전기적 상호접속에 적합한 본드 패드를 포함한다.
제2도 및 제7도에 있어서, 층(52)는 I/O층을 포함한다. I/O층(52)는, 예를 들면 제7도에 도시한 바와 같이 관통 비아(through via)(84) 및 I/O 패드(86)의 적절한 패턴(53)으로 패터닝된다. 명확한 이해를 위하여, 복수의 패드(86)은 제7도에서 원의 윤곽만으로 도시되어 있다. I/O 패드(86)(제2도의 I/O 위치(54)에 대응함)은 금속을 함유하는 패드를 포함할 수 있다. I/O 위치(86)은 168개로 된 핀 그리드 어레이(grid array)와 같은 특정 애플리케이션에 필요한 I/O 레이아웃에 따라 선택된다. 패턴(53)은 또한, 층(52)의 공동에 대응하는 공동 영역(106)을 포함한다. 도시한 바와 같이, 공동 영역(cavity area)(106)은 일반적으로 사각형 모양이지만, 특정 반도체 칩 요구에 적합하도록 다른 모양이 사용될 수도 있다. 공동 영역(106)은 각각 층(76)의 공동의 공동 영역보다 더 큰 층(52)의 공동에 대응하여 통상 공동 영역(104)보다 크다. 층(52)의 공동의 크기는 적어도 본딩을 위해 노출된 본드 패드(78)을 남기기에 충분한 양만큼 층(76)의 공동보다 더 커야 한다. 또한, 본드 패드(78)이 위치하는 층(76)의 공동 주위 영역은 선반(shelf) 또는 선반 영역이라고 한다.
제8도는 168개로 된 핀 그리드 어레이 패키지에 대한 고정 I/O 신호 할당(signal assignment)의 하나의 예를 도시한 것이다. I/O 할당은 특정 패밀리(family)의 반도체 칩 패키징 애플리케이션에 필요한 접지, 전원, 신호, 및 더미(dummy) 입출력용 I/O 핀 할당을 포함한다. 퍼스널 컴퓨터의 예에 있어서, 컴퓨터는 다양한 속도의 프로세서 칩을 수용할 수 있는 인쇄 회로 기판을 포함할 수 있다. 회로 기판 상의 프로세서 칩을 위한 소켓(socket)은 일반적으로 고정 핀-인출(pin-out)을 갖는다. 본 발명에 따른 범용 기판은 고정 핀-인출에 대응하여, 고정 I/O 할당을 유지하면서, 적어도 두 개의 상이하지만 동류의 반도체 칩 중 어느 하나의 칩을 패키지하기 위해 효과적으로 사용될 수 있다.
상술한 바와 같이, 각 반도체 칩(10)은 한 세트의 본드 패드(12)를 포함하는데, 이러한 칩의 특징은 고유의 배선-인출(wire-out) 요구를 갖는다는 점이다(제1도 및 제11도). 반도체 칩(10)의 본드 패드(12)는 칩-패키지 상호접속, 즉 칩(10)과 기판 패키지(50)(제2도) 사이의 전기적 접속을 용이하게 한다. 기판(50)의 와이어본드층(76)은 복수의 본드 패드(78) 및 비아(80)을 포함하는데, 여기서, 본드 패드(78)은 와이어본드 패드를 포함한다. 제6도 및 제9도에 있어서, 복수의 본드 패드(78)은, 예를 들어(78A), (78B), (78C)로 나타낸 바와 같이, 적어도 두 세트의 본드 패드를 포함한다. 각 세트의 본드 패드(예를 들면, (78A), (78B) 또는 (78C))는 각 칩이 다이층에 수용될 때, 그리고 각 와이어 인출 요구에 따라 적어도 두 개의 상이하지만 동류인 반도체 칩 중 각각 하나의 칩과의 와이어본드 접속에 적합하다. 제9도에 도시한 바와 같이, 층(76)의 복수의 와이어본드 패드(78)의 제1 세트(78A)의 와이어본드 패드는 제2 세트(78B)의 와이어본드 패드와 다른 적어도 하나와 와이어본드 패드를 포함한다. 제1 세트(78A)의 와이어본드 패드는 상이하지만 동류인 반도체 칩 중 첫 번째 칩과의 와이어본드 접속을 위해 층(76) 상에 위치된다. 마찬가지로, 제2 세트의 와이어본드 패드(78B)는 상이하지만 동류인 반도체 칩 중 두 번째 칩과의 와이어본드 접속을 위해 층(76)상에 위치된다. 따라서, 본 발명에 따르면, 동일한 신호망의 복수 본드 패드가 층(76)의 상이한 영역에 존재하는 것이 허용된다. 즉, 제9도에 도시한 바와 같이, 하나의 본드 패드(78)은 어느 하나의 출력 핀(56)(동일한 신호망에 대응함)에 접속될 수 있다. 후자의 예에 있어서, 동일한 신호망의 하나 이상의 본드 패드는 서로 인접할 필요는 없으며, 실제로 임의 갯수의 본드 패드에 의해 이격되거나 또는 기판의 상이한 영역에 있을 수 있다. 이하, 기판 본드 패드에 대한 칩 본드 패드의 와이어본딩과 관련하여 설명을 계속한다. MLC 기판(50)의 재분배선은 적절한 내부 기판 접속을 위해 사용된다.
제2도에 있어서, 와이어본드층(76)에는 공동이 마련되어 있다. 다이 부착층(die attachment layer)(58)은 와이어본드층(76) 가까이에 결합되는데, 여기서 재분배층(70)은 층(58과 76) 사이에 배치된다. 재분배선(70)에는 층(76)의 공동과 실질적으로 동일한 크기의 공동이 마련된다. 기판(50)에 탑재되는 반도체 칩(10)은 층(76 및 70)의 공동내에 수용되어 위치되고 또한 다이 부착층(58)에 적절히 부착된다. 상술한 바와 같이, 와이어본드층(76) 상의 복수의 와이어본드 패드(78)은 공동의 단부 주위에 방사상으로 배치되고, 또한 그 단부 가까이에 위치되는 것이 바람직하다. 그 후, 칩-패키지 접속은 다음에 기술된 층(76)의 적절한 본드 패드에 칩의 대응 본드 패드를 순차적으로 와이어본딩 함으로써 완료된다.
기판(50)의 재분배층(적절하게는, 하나 또는 그 이상의 재분배층(70, 62) 및/또는 기타의 것을 개별적으로 또는 집합적으로 지칭함)은 상술한 바와 같이 와이어본드층(76)과는 다르다. 재분배층은 와이어본드층(76)의 복수의 본드 패드 및 비아와 I/O층(52)의 I/O 위치(54)를 결합하는 재분배선을 포함한다. 구체적으로, 재분배 선은 적어도 두 개의 상이하지만 동류인 반도체 칩의 배선 인출 요구 및 고정 I/O 할당에 따라, 패드, 비아 및 I/O 위치를 함께 결합시킨다. 또한, 재분배선은 고정 I/O 할당을 유지하면서, 적어도 두 개의 상이하지만 동류인 반도체 칩의 배선 인출 요구를 수용하기 위해 동일한 I/O 위치(54)에 와이어본드층(76)의 복수의 와이어본드 패드중 적어도 두 개의 상이한 와이어본드 패드를 접속한다.
상술한 바와 같이, 칩-패키지 접속은 층(76)의 적절한 본드 패드에 의한 칩의 대응 본드 패드를 순차적으로 와이어본딩함으로써 완료된다. 와이어본딩 처리에 있어서, 와이어본딩에 사용된 와이어는 절연되지 않는다. 따라서, 각각의 특정 반도체 칩에 대한 와이어본드 와이어들(wirebond wires) 사이의 바람직하지 않은 크로스 오버(cross over) 또는 간섭(interference)을 방지하기 위해, 범용 기판(50)의 배선 접속 및 범용 기판 설계의 고정 I/O 할당에 따른 I/O 위치와 와이어본드 및 각 상호 접속의 배치를 설계하는 것이 매우 바람직하다. 즉, 범용 기판을 사용하고자 하는 칩 각각의 특정 요구는 층(76) 상에 복수의 와이어본드 패드의 배치를 설계할 때 고려된다.
상술한 바와 같이, 본 발명 이전에, 패키징 산업계는 기판 상의 동일한 와이어본드 패드에 와이어본드를 부착하기 위해 반도체 칩 상의 복수의 본드 패드를 사용해왔다. 그와 반대로, 본 발명은 하나의 I/O 위치와 접속된 기판의 동일한 신호망 또는 네트워크 내에서 복수의 와이어본드 패드를 갖는다. 이것에 의해, 동일 신호망의 와이어본드 패드(78)이 기판의 다른 영역에 있도록 허용한다. 즉, 와이어본드 패드가 공동의 다른 측면 상에 또는 다른 공동 선반(cavity shelves) 상에도 있을 수 있다. 따라서, I/O가 다이 패드에 와이어본드될 수 있는 융통성이 현저하게 증가된다.
본 발명 기술 분야에서 일반적으로 알려진 와이어본더 장치(wirebonder apparatus)는 기판에 반도체 칩을 와이어본딩하기 위해 사용된다. 와이어본더는 MLC 기판의 대응 와이어본드 패드 위치와 관련하여 탑재되는 반도체 칩의 특정한 배선 인출 요구에 따라 본 발명 기술 분야에서 공지된 방법으로 적절하게 프로그램 된다. 즉, 와이어본더는 탑재되는 칩의 필요한 배선 인출 요구 및 층(76)의 와이어본드 패드(78)의 레이아웃에 따라, 구체적으로는, 칩 본드 패드를 적당한 세트의 복수의 와이어본드 패드에 부착하도록 프로그램된다.
범용 기판을 특정 반도체 칩의 배선 인출 요구 조건에 맞추는 것(customization)은, 본 발명에 따라, 본딩 또는 와이어본드 레벨에서 효과적으로 달성된다. 따라서, 본 발명에 따른 기판은 복수의 동류 반도체 칩 중 하나를 효과적으로 패키징하기에 적합한데, 각 반도체 칩은 상이한 배선 인출 요구를 가지며, 기판은 다음 레벨의 패키징에 접속하기 위해 고정 I/O 할당을 유지한다. 또한, 본 발명은 기판 성능을 희생하지 않고도 제조자가 손쉽게 많은 절약을 할 수 있도록 해준다. 또한, 본 발명에 따른 기판(50)을 제조함에 있어서 기판층의 레이저의 편차(aberration) 또는 다른 변경(즉, 주문 생산)이 필요하지 않다.
제10도 및 제11도에는 칩(10)의 본드 패드(12, 78)과 기판(50) 사이의 와이어본드 접속예가 각각 도시되어 있다. 본드 패드(78)은, 예를 들면 하나의 폭 W1, 이중폭 W2, 삼중폭 W3을 갖는 패드를 포함할 수 있다는 점에 유의하여야 한다. 각 와이어본드 패드의 모양은 필요에 따라 특정 패턴 모양으로 효과적으로 맞출 수 있다.
다이 부착 및 와이어본딩이 완료된 후에는, 필요에 따라 기판을 적당히 덮을 수 있다. 예를 들면, 공동을 가스(예를 들면, 질소)로 충전하고, 덮은 후, 적당한 공융 땜납 물질(eutectic braze material)로 용접 밀봉한다. 용접 밀봉된 패키지는 더 높은 신뢰성을 갖는 완성 디바이스를 제공하는 것이 일반적이다. 마찬가지로, 패키지는 단순 에폭시 물질(simple epoxy material)로 덮혀져서 용접 밀봉되지 않은(non-hermetically sealed) 패키지를 형성할 수도 있다. 용접 밀봉되지 않은 완성된 디바이스의 신뢰성은 용접 밀봉된 디바이스와 거의 같지만, 저가로 제조할 수 있다.
따라서, 본 발명은 복수의 상이하지만 동류인 반도체 칩을 패키지하는 복수의 패키지 설계를 갖는 경제적이고 비용면에서 효율적인 대안을 제공한다. 또한, 본 발명은 범용 반도체 칩 패키지 설계를 사용하여, 동일한 I/O 인터페이싱 할당을 갖는 패키지된 반도체 칩의 선택의 폭을 크게 한다.
본 발명에 따른 범용 기판의 배향을 공동-다운 패키지(cavity-down package)로 도시하고 설명하였지만, 범용 기판은 공동-업 패키지(cavity-up package)로도 마찬가지로 실현될 수 있다. 또한, 본 발명은 다음 레벨의 패키지와의 인터페이스를 위해 I/O 핀을 사용하는 것을 도시하고 설명하였지만, 땜납 볼 접속(solder ball connect), 볼 그리드 어레이(ball grid array)(BGA) 및/또는 컬럼 그리드 어레이(column grid array)(CGA) 등과 같은 다른 적당한 공지 기술을 사용하여 인터페이싱이 마찬가지로 실행될 수 있음을 이해하여야 한다.
또한, 와이어본드 패드의 배치에 사용되는 선반의 수에 수 많은 변경이 있을 수 있다. 예를 들면, 필요에 따라 또는 특정 범용 설계 요구에 따라, 한 개, 두 개, 세 개 또는 그 이상의 선반이 있을 수 있다. 대부분의 경우에 있어서, 3개 이상의 선반의 경우에는, 와이어가 지나치게 길어지게 되므로, 3개 이상의 선반은 사용하지 않는다. 그러나, 반도체 칩을 패키지한 후 반도체 칩의 동작 성능에 대한 바람직하지 않은 어떠한 영향도 방지하도록 와이어본드의 배선 길이를 최소로 유지하는 것이 바람직하다.
예를 들면, 제2도에 있어서, 층(76)은 점선으로 나타낸 바와 같이, 두 개의 서브층(sublayer)으로 교대로 구성되는 것으로 도시되어 있다. 각 서브층은 공동을 포함하고, 제1 서브층은 제2 서브층의 공동보다 더 큰 공동을 갖고, 또한 공동들은 서로 동심원으로 배치된다. 후자의 경우에 있어서, 와이어본드 패드는 각 공동의 단부 가까이에서 서브층의 선반상에 패터닝된다. 즉, 두 개의 공동의 결합은 본드 패드가 각각 배치되는 제1 및 제2 선반을 규정한다. 제2도에는 두 개의 선반 상의 와이어본드 패드에 대한 와이어본드 접속의 하나의 예가 점선으로 도시되어 있다. 또한, 이 예에서, 다이 부착층은 제1 및 제2 서브층에 근접하여 결합되는데, 패키지될 반도체 칩은 서브층의 각 공동내에 위치한다. 그 후, 반도체 칩의 배선 인출 요구의 상세 및 와이어본드층의 와이어본드 패드의 대응 세트에 따라, 반도체 칩의 본드 패드와 제1 및 제2 서브층의 본드 패드 사이에서 칩-패키지 상호접속(chip-to-package interconnections)이 이루어질 수 있다. 제1 선반상의 본드 패드 및 제2 선반상의 본드 패드를 본 발명에 따라 동일 I/O 핀에 접속할 수 있다는 점에 유의하여야 한다. 또한, 필요에 따라 복수의 본드 패드로 된 특정 세트의 본드 패드를 제1 및 제2 선반 모두 상에 배치할 수 있다.
상기에서 도시하고 설명한 것에 부가하여, 본 발명의 또 다른 실시예는 와이어본드 패드 선반을 갖지 않는 패키지를 포함할 수 있다. 후자의 경우, 반도체 칩은 기판의 와이어본드 패드에 근접한 및/또는 가까이의(adjacent and/or proximate) 표면 상에 직접 위치하여 고정된다. 그 후, 기판과 반도체 칩의 적절한 와이어본드 패드 사이에서 배선을 와이어본드할 수 있다. 일반적으로, 기판의 표면에 칩을 고정하기 위해 사용되는 물질이 반도체 칩 아래로부터 외부로 흘러나오기 쉽고 와이어본드 패드와 간섭하는 경향을 가져서 고품질의 와이어본드가 달성될 가능성이 적어 상기 후자의 경우는 바람직하지 않다.
상술한 바와 같이, 칩 설계의 배선 인출 요구가 변할 때마다 별개의 기판 패키지가 요구되어 왔다. 본 발명은 칩 설계가 변할 때마다 야기되는 별개의 기판 패키지의 필요성을 효과적으로 극복한다.
본 발명에 따르면, 다소의 공통성을 갖는 어떠한 수의 상이하지만 동류인 반도체 칩에도 사용할 수 있는 범용 기판이 마련되었다. 요약하면, 이것은 기판의 고정 I/O 할당을 보장하도록 기판의 재분배선 및 비아의 내부 네트워크에 와이어본드 패드 및 적절한 수정을 추가하여 달성된다. 또한, 본 발명은 기판 내에 더 큰 금속화 균형(metallization balance)을 얻기 위해 이전에 필요하였던 어떠한 불필요한 금속화층(metallization layer)도 제거함으로써 효과적으로 제조 비용을 저감한다. 본 발명의 또 다른 특징 및 효과는 삽입 및 펀치 다이를 포함하여, 기존의 제조 공동 형성 툴을 사용하는 것이다. 이것이 수행되었던 하나의 방법은 이전에 사용된 것보다 두께가 큰 그린 시트(green sheets)와, 비아와 거의 동일한 크기의 비아캡의 스크리닝을 사용하는 것에 의해서이다. 따라서, 모양들 간에 적절한 간격을 유지하면 테스트 수율이 지속적으로 보장되도록 해준다.
이상, 본 발명자에 의해 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되지 않고, 그 요지를 이탈하지 않는 범위 내에서 여러가지로 변경이 가능한 것은 물론이다. 예를 들면, 여기에 기재된 반도체 칩은 168개로 된 핀 그리드 어레이 패키지이지만, 본 발명의 특징이 다른 리드선 카운트 패키지(lead count package)는 물론 및 핀 그리드 어레이(pin grid array) 이외의 다른 설계 패키지에도 적용가능하다는 점이 이해될 것이다. 또한, 패키지의 층에 사용되는 재료는, 플라스틱 또는 유기물과 같은 세라믹이 아니라도 가능하다. 마찬가지로, 본 발명에 개시된 실시예의 다른 변경, 결합 및 수정이 가능하다는 점도 또한 명확하다. 개시된 실시예 및 상세한 설명은 본 발명의 실시를 위한 것으로 예시적인 것이며 본 발명의 범위를 제한되지 않는다. 따라서, 그러한 명확하지만 개시되지 않은 실시예, 변경, 결합 및 수정은 첨부된 특허청구의 범위에 의해서만 제한되는 것으로 본 발명의 정신 및 범위 내에 있는 것이다.

Claims (20)

  1. 본드 패드의 세트를 포함하고 고유의 배선 인출 요구 조건을 각각 갖는 적어도 두 개의 상이한 반도체 칩 중 하나를 수용하는 기판을 제조하는 방법에 있어서, ⓐ 인쇄 회로 기판 등과의 접속을 위한 입력/출력(input/output; I/O) 위치의 고정 I/O 할당을 갖는 I/O층을 제공하는 단계; ⓑ 적어도 두 개의 본드 패드 세트를 포함하는 복수의 본드 패드 및 비아(via)를 갖는 제1 층 - 여기서, 각 세트는 상기 기판에 수용될 때 상기 적어도 두 개의 상이한 반도체 칩 중 각각 하나의 칩과의 본드 접속에 적합하고 또한 각각의 배선 인출 요구 조건에 따름 - 을 제공하는 단계; 및 ⓒ 상기 고정 I/O 할당 및 상기 적어도 두 개의 상이한 반도체 칩의 배선 인출 요구 조건에 따라 상기 I/O층의 I/O 위치에 상기 제1 층의 복수의 본드 패드 및 비아를 결합시키는 재분배선을 가지는, 상기 제1 층과는 다른, 제2 층을 제공하는 단계를 포함하는 기판 제조 방법.
  2. 제1항에 있어서, 상기 제1 층을 제공하는 단계는 상기 제1 층 내에 공동(cavity)을 제공하는 단계를 포함하고, 상기 공동내에는 반도체 칩이 수용되어 위치하는 기판 제조 방법.
  3. 제2항에 있어서, 상기 제1 층을 제공하는 단계는 상기 제1 층상의 복수의 본드 패드를 상기 공동의 중심부 주위에 방사상으로, 또한 상기 공동의 단부(edge) 가까이에 배치하는 단계를 포함하는 기판 제조 방법.
  4. 제2항에 있어서, 상기 제1 층을 제공하는 단계가 상기 복수의 본드 패드를 상기 공동에 수직으로 배치하고, 또한 상기 공동의 단부(edge) 가까이에 위치되도록 하는 단계를 포함하는 기판 제조 방법.
  5. 제1항에 있어서, 상기 제1 층을 제공하는 단계는 공동을 각각 갖는 두 개의 서브층(sublayer)을 제공하는 단계를 포함하고, 각각의 공동의 단부 주위에 있는 선반(shelf) 상에 복수의 본드 패드를 배치하는 단계를 포함하며, 상기 서브층의 각 공동내에는 반도체 칩이 수용되어 위치하는 기판 제조 방법.
  6. 제1항에 있어서, 상기 복수의 본드 패드는 최적의 외형 모양 특성(optimal geometric features)을 제공하는 제1 물질을 포함하고, 상기 재분배선은 최적의 전기적 특성(optimal electrical characteristics)을 나타내는, 상기 제1 물질과는 다른, 제2 물질을 포함하는 기판 제조 방법.
  7. 제6항에 있어서, 상기 비아가 비아캡 - 여기서, 비아캡은 비아와 거의 동일한 단면 치수를 가짐 -을 포함하는 기판 제조 방법.
  8. 제1항에 있어서, 상기 제1 층의 복수의 본드 패드의 제1 세트의 본드 패드가 제2 세트의 본드 패드와 다른 적어도 하나의 본드 패드를 갖는 기판 제조 방법.
  9. 제1항에 있어서, 상기 재분배선이 상기 고정 I/O 할당을 유지하면서, 상기 적어도 두 개의 상이한 반도체 칩의 상기 배선 인출 요구를 수용하도록 동일한 I/O 위치에 상기 제1 층의 복수의 본드 패드중 적어도 두 개의 상이한 본드 패드를 접속하는 기판 제조 방법.
  10. 제9항에 있어서, 상기 제1 층을 제공하는 단계가 상기 제1 층에 공동(cavity)을 제공하는 단계를 포함하고, 상기 공동내에는 반도체 칩이 수용되어 위치하는 기판 제조 방법.
  11. 제10항에 있어서, 상기 제1 층을 제공하는 단계가 상기 제1 층 상의 복수의 본드 패드를 상기 공동의 중심 주위에 방사상으로, 또한 상기 공동의 단부(edge) 가까이에 배치하는 단계를 포함하는 기판 제조 방법.
  12. 제10항에 있어서, 상기 제1 층을 제공하는 단계가 복수의 본드 패드를 상기 공동에 수직으로 배치하고, 또한 상기 공동의 단부 가까이에 위치되도록 하는 단계를 포함하는 기판 제조 방법.
  13. 제9항에 있어서, 상기 제1 층을 제공하는 단계가 공동을 각각 갖는 두 개의 서브층(sublayer)을 제공하는 단계를 포함하고, 각각의 공동의 단부 주위에 있는 선반 상에 복수의 본드 패드를 배치하는 단계를 포함하며, 상기 서브층의 각 공동내에는 반도체 칩이 수용되어 위치하는 기판 제조 방법.
  14. 제10항에 있어서, 상기 복수의 본드 패드는 최적의 기하학적 특성을 제공하는 제1 물질을 포함하고, 상기 재분배선은 최적의 전기적 특성을 나타내는, 상기 제1 물질과는 다른, 제2 물질을 포함하는 기판 제조 방법.
  15. 제14항에 있어서, 상기 제2 층을 제공하는 단계는 상기 제1층의 공동과 동심이고 같은 크기의 치수로 된 제2 공동을 제공하는 단계를 포함하고, 상기 재분배선은 상기 제2 공동의 단부 가까운 제1 영역에서는 제1 폭 치수를 갖고, 상기 제2 공동의 단부에서 떨어진 제2 영역에서는 제2 폭 치수를 가지며, 상기 제1 폭 치수는 상기 제2 폭 치수보다 작은 기판 제조 방법.
  16. 제9항에 있어서, 상기 제1 층의 복수의 와이어본드 패드의 제1 세트의 본드 패드가 제2 세트의 와이어본드 패드와 다른 적어도 하나의 와이어본드 패드를 갖는 기판 제조 방법.
  17. 와이어본드 패드의 세트를 포함하고 고유의 배선 인출 요구를 각각 갖는 적어도 두개의 상이한 반도체 칩 중 하나를 수용하는 기판을 제조하는 방법에 있어서, ⓐ 인쇄 회로 기판 등과의 접속을 위한 입력/출력(input/output; I/O) 핀(pin) 위치의 고정 I/O 할당을 갖는 I/O층을 제공하는 단계; ⓑ 두 세트의 와이어본드 패드를 포함하는 복수의 와이어본드 패드 및 비아를 갖는 제1 층 - 여기서, 각 세트는 상기 기판에 수용될 때 상기 적어도 두 개의 상이한 반도체 칩 중 각각 하나의 칩과의 와이어본드 접속에 적합하고, 또한 각각의 배선 인출 요구에 따르며, 상기 복수의 와이어본드 패드는 최적의 기하학적 특성을 제공하는 제1 물질을 포함함 - 을 제공하는 단계; 및 ⓒ 상기 두 개의 상이한 반도체 칩의 배선 인출 요구 및 고정 I/O 할당 요구 에 따라 상기 I/O층의 I/O 위치에 상기 제1 층의 복수의 와이어본드 패드 및 비아를 결합시키는 재분배선 - 여기서, 상기 재분배선은 최적의 전기적 특성을 제공하고, 상기 제1 물질과는 다른, 제2 물질을 포함하며, 또한 상기 두 개의 상이한 반도체 칩의 배선 인출 요구를 수용하도록 동일한 I/O 위치에 상기 제1 층의 복수의 와이어본드 패드 중 적어도 두 개의 상이한 와이어본드 패드를 접속함 - 을 가지며, 상기 제1 층과는 다른, 제2 층을 제공하는 단계를 포함하는 기판 제조 방법.
  18. 제17항에 있어서, 상기 제1 층을 제공하는 단계는 상기 제1 층에 공동(cavity)을 제공하는 단계를 포함하고, 상기 공동내에는 반도체 칩이 수용되어 위치하고, 상기 제1 층 상의 복수의 와이어본드 패드는 상기 공동의 중심부 주위에 방사상으로 배치되고, 또한 상기 공동의 단부(edge) 가까이에 위치되며, 상기 제2 층을 제공하는 단계는 제1 층의 공동과 동심이고 같은 크기 치수의 제2 공동을 제공하는 단계를 포함하고, 상기 재분배선은 제2 공동의 단부 가까운 제1 영역에서는 제1 폭 치수를 갖고, 상기 제2 공동의 단부에서 떨어진 제2 영역에서는 제2 폭 치수를 가지며, 상기 제1 폭 치수는 상기 제2 폭 치수보다 작은 기판 제조 방법.
  19. ⓐ 인쇄 회로 기판 등과의 접속을 위한 입력/출력(input/output; I/O) 위치의 고정 I/O 할당을 갖는 I/O층; ⓑ 고유의 배선 인출 요구를 가지며, 본드 패드 세트를 각각 포함하는 적어도 두 개의 상이한 반도체 칩 중 하나를 수용하는 수단; ⓒ 적어도 두 세트의 본드 패드를 포함하는 복수의 본드 패드 및 비아(via)를 갖는 - 여기서, 각 세트는 또한 상기 수용 수단에 의해 수용될 때 상기 적어도 두 개의 상이한 반도체 칩 중 각각 하나의 칩과의 본드 접속에 적합하고, 또한 각각의 배선 인출 요구에 따름 - 제1 층; 및 ⓓ 상기 적어도 두 개의 상이한 반도체 칩의 배선 인출 요구 및 상기 고정 I/O 할당에 따라 상기 I/O 층의 I/O 위치에 상기 제1 층의 복수의 본드 패드 및 비아를 결합시키는 재분배선을 가지는, 상기 제1 층과는 다른, 제2 층을 포함하는 기판.
  20. 제19항에 있어서, 상기 재분배선은 상기 고정 I/O 할당을 유지하면서, 상기 적어도 두 개의 상이한 반도체 칩의 배선 인출 요구를 수용하도록 동일한 I/O 위치에 상기 제1 층의 복수의 본드 패드 중 적어도 두 개의 상이한 본드 패드를 접속하는 기판.
KR1019970017123A 1996-08-20 1997-05-02 비용을 저감한 범용 기판 및 그의 제조 방법 KR100263014B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US8/700210 1996-08-20
US08/700,210 US5946552A (en) 1996-08-20 1996-08-20 Universal cost reduced substrate structure method and apparatus
US8/700,210 1996-08-20

Publications (2)

Publication Number Publication Date
KR19980018090A KR19980018090A (ko) 1998-06-05
KR100263014B1 true KR100263014B1 (ko) 2000-09-01

Family

ID=24812601

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970017123A KR100263014B1 (ko) 1996-08-20 1997-05-02 비용을 저감한 범용 기판 및 그의 제조 방법

Country Status (2)

Country Link
US (1) US5946552A (ko)
KR (1) KR100263014B1 (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5744870A (en) * 1996-06-07 1998-04-28 Micron Technology, Inc. Memory device with multiple input/output connections
US6037677A (en) * 1999-05-28 2000-03-14 International Business Machines Corporation Dual-pitch perimeter flip-chip footprint for high integration asics
US6362087B1 (en) 2000-05-05 2002-03-26 Aptos Corporation Method for fabricating a microelectronic fabrication having formed therein a redistribution structure
US6617243B1 (en) * 2000-08-10 2003-09-09 International Business Machines Corporation Routing for multilayer ceramic substrates to reduce excessive via depth
US7299203B1 (en) * 2001-04-19 2007-11-20 Xilinx, Inc. Method for storing and shipping programmable ASSP devices
KR100574954B1 (ko) * 2003-11-15 2006-04-28 삼성전자주식회사 중앙부 패드와 재 배선된 패드에서 와이어 본딩된집적회로 칩패키지
TWI264094B (en) * 2005-02-22 2006-10-11 Phoenix Prec Technology Corp Package structure with chip embedded in substrate
KR100856326B1 (ko) * 2006-07-19 2008-09-03 삼성전기주식회사 레이저 리프트 오프를 이용한 유전체 박막을 갖는 박막 커패시터 내장된 인쇄회로기판 제조방법, 및 이로부터 제조된 박막 커패시터 내장된 인쇄회로기판
US20120146165A1 (en) * 2010-12-09 2012-06-14 Udo Ausserlechner Magnetic field current sensors
US9236320B2 (en) * 2013-06-28 2016-01-12 Xintec Inc. Chip package

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4195195A (en) * 1978-09-28 1980-03-25 The United States Of America As Represented By The Secretary Of The Army Tape automated bonding test board
US4458297A (en) * 1981-01-16 1984-07-03 Mosaic Systems, Inc. Universal interconnection substrate
US4667404A (en) * 1985-09-30 1987-05-26 Microelectronics Center Of North Carolina Method of interconnecting wiring planes
US4764644A (en) * 1985-09-30 1988-08-16 Microelectronics Center Of North Carolina Microelectronics apparatus
US4717988A (en) * 1986-05-05 1988-01-05 Itt Defense Communications Division Of Itt Corporation Universal wafer scale assembly
US4870356A (en) * 1987-09-30 1989-09-26 Digital Equipment Corporation Multi-component test fixture
US4888665A (en) * 1988-02-19 1989-12-19 Microelectronics And Computer Technology Corporation Customizable circuitry
US5096852A (en) * 1988-06-02 1992-03-17 Burr-Brown Corporation Method of making plastic encapsulated multichip hybrid integrated circuits
US5036163A (en) * 1989-10-13 1991-07-30 Honeywell Inc. Universal semiconductor chip package
US5074037A (en) * 1989-12-01 1991-12-24 Oerlikon-Contraves Ag Process for producing electrical connections on a universal substrate
US5006673A (en) * 1989-12-07 1991-04-09 Motorola, Inc. Fabrication of pad array carriers from a universal interconnect structure
US5227338A (en) * 1990-04-30 1993-07-13 International Business Machines Corporation Three-dimensional memory card structure with internal direct chip attachment
US5220490A (en) * 1990-10-25 1993-06-15 Microelectronics And Computer Technology Corporation Substrate interconnect allowing personalization using spot surface links
JPH0714024B2 (ja) * 1990-11-29 1995-02-15 川崎製鉄株式会社 マルチチップモジュール
JP3011510B2 (ja) * 1990-12-20 2000-02-21 株式会社東芝 相互連結回路基板を有する半導体装置およびその製造方法
US5360992A (en) * 1991-12-20 1994-11-01 Micron Technology, Inc. Two piece assembly for the selection of pinouts and bond options on a semiconductor device

Also Published As

Publication number Publication date
KR19980018090A (ko) 1998-06-05
US5946552A (en) 1999-08-31

Similar Documents

Publication Publication Date Title
US6008532A (en) Integrated circuit package having bond fingers with alternate bonding areas
US7405145B2 (en) Ball grid array package substrates with a modified central opening and method for making the same
US5663593A (en) Ball grid array package with lead frame
JP5247281B2 (ja) 分布中心を有する周辺マトリックス・ボール・グリッド・アレイ回路パッケージ
KR100904956B1 (ko) 다중 열들의 본드 패드들을 가진 반도체 칩
US4513355A (en) Metallization and bonding means and method for VLSI packages
EP1374305B1 (en) Enhanced die-down ball grid array and method for making the same
US6291881B1 (en) Dual silicon chip package
US5976914A (en) Method of making plastic package for a surface mounted integrated circuit
US5898213A (en) Semiconductor package bond post configuration
KR100263014B1 (ko) 비용을 저감한 범용 기판 및 그의 제조 방법
US5371321A (en) Package structure and method for reducing bond wire inductance
US20040124545A1 (en) High density integrated circuits and the method of packaging the same
US5569956A (en) Interposer connecting leadframe and integrated circuit
US7939372B1 (en) Semiconductor device packaging using etched leadfingers
US5650660A (en) Circuit pattern for a ball grid array integrated circuit package
US5856212A (en) Method of producing semiconductor package having solder balls
US6791166B1 (en) Stackable lead frame package using exposed internal lead traces
US7777308B2 (en) Integrated circuit packages including sinuous lead frames
US5726860A (en) Method and apparatus to reduce cavity size and the bondwire length in three tier PGA packages by interdigitating the VCC/VSS
US20040164427A1 (en) Optimization of routing layers and board space requirements for ball grid array package implementations including array corner considerations
US8283772B1 (en) Flip-flop semiconductor device packaging using bent leadfingers
US5255157A (en) Plastic pin grid array package with locking pillars
US20020195721A1 (en) Cavity down ball grid array packaging structure
US6384477B2 (en) Multiple line grid array package

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee