JPH08181271A - 半導体装置用パッケージ - Google Patents
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- Power Engineering (AREA)
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- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 半導体チップからの信号線や接地線の数が多
い場合、ボンディングワイヤの等価的インダクタンスを
低し、チップ実装時にワイヤ部での損失が低い半導体装
置用パッケージを提供する。 【構成】 中央部にチップ固着部をもつ金属の第１層基
板１１と、この上に積層され、チップ固着用の穴が空い
たセラミックの第２層基板１２と、半導体チップ１６の
信号線用パッド１６Ｐ11，Ｐ13，・・・は信号用配線ｌ
11，ｌ12，・・・とを、また半導体チップ１６の接地用
パッドＰ12，Ｐ14，・・・は第２層基板１２上の接地用
配線１４に接続する。接地用配線１４は第２層基板１２
のスルーホール又はチップ固着部の穴の側面メタライズ
パターンにより第１層基板１１と接続する。
い場合、ボンディングワイヤの等価的インダクタンスを
低し、チップ実装時にワイヤ部での損失が低い半導体装
置用パッケージを提供する。 【構成】 中央部にチップ固着部をもつ金属の第１層基
板１１と、この上に積層され、チップ固着用の穴が空い
たセラミックの第２層基板１２と、半導体チップ１６の
信号線用パッド１６Ｐ11，Ｐ13，・・・は信号用配線ｌ
11，ｌ12，・・・とを、また半導体チップ１６の接地用
パッドＰ12，Ｐ14，・・・は第２層基板１２上の接地用
配線１４に接続する。接地用配線１４は第２層基板１２
のスルーホール又はチップ固着部の穴の側面メタライズ
パターンにより第１層基板１１と接続する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路チップ
を実装するパッケージに関する。
を実装するパッケージに関する。
【０００２】
【従来の技術】従来、この種のパッケージとしては、例
えば、「島田 征明他“１０Ｇｂｐｓ対応ＬＳＩパッケ
ージ”信学技報 ＥＤ９３−１５６ Ｐ．５９〜６６」
に開示されるものがある。図８は従来の半導体装置用パ
ッケージの平面図、図９はその半導体装置用パッケージ
の断面図（図８のＡ−Ａ線断面図）を示している。
えば、「島田 征明他“１０Ｇｂｐｓ対応ＬＳＩパッケ
ージ”信学技報 ＥＤ９３−１５６ Ｐ．５９〜６６」
に開示されるものがある。図８は従来の半導体装置用パ
ッケージの平面図、図９はその半導体装置用パッケージ
の断面図（図８のＡ−Ａ線断面図）を示している。
【０００３】これらの図において、１はＣｕＷからなる
第１層基板、２はその第１層基板１の上に設けられるセ
ラミックからなる第２層基板、２ａはメタライズされた
リード用パッド、３はその第２層基板２に形成されるス
ルーホール、４は接地用配線、５は接地用リード端子、
６は半導体チップ、７はその半導体チップに形成される
接地用パッド、８はその接地用パッドと接地用電極を接
続するボンディングワイヤである。
第１層基板、２はその第１層基板１の上に設けられるセ
ラミックからなる第２層基板、２ａはメタライズされた
リード用パッド、３はその第２層基板２に形成されるス
ルーホール、４は接地用配線、５は接地用リード端子、
６は半導体チップ、７はその半導体チップに形成される
接地用パッド、８はその接地用パッドと接地用電極を接
続するボンディングワイヤである。
【０００４】図８において、Ｐ21，Ｐ23，Ｐ25，Ｐ26，
Ｐ28，Ｐ2Aは信号用パッド、Ｐ22，Ｐ24，Ｐ27，Ｐ29は
接地用パッド、ｌ21，ｌ23，ｌ25，ｌ26，ｌ28，ｌ2Aは
信号用配線、ｌ22，ｌ24，ｌ27，ｌ29は接地用配線、Ｔ
21，Ｔ23，Ｔ25，Ｔ26，Ｔ28，Ｔ2Aは信号用リード端
子、Ｔ22，Ｔ24，Ｔ27，Ｔ29は接地用リード端子を示し
ている。
Ｐ28，Ｐ2Aは信号用パッド、Ｐ22，Ｐ24，Ｐ27，Ｐ29は
接地用パッド、ｌ21，ｌ23，ｌ25，ｌ26，ｌ28，ｌ2Aは
信号用配線、ｌ22，ｌ24，ｌ27，ｌ29は接地用配線、Ｔ
21，Ｔ23，Ｔ25，Ｔ26，Ｔ28，Ｔ2Aは信号用リード端
子、Ｔ22，Ｔ24，Ｔ27，Ｔ29は接地用リード端子を示し
ている。
【０００５】図９に示すように、半導体パッケージは、
半導体チップ６を固着する第１層基板１と、半導体チッ
プ６が第１層基板１に固着できるように中心部に穴が形
成された第２層基板２と、リード端子（ここでは、接地
用リード端子５）から構成され、第２層基板２の上面に
は、半導体チップ６の信号用パッド、接地用パッド７
と、それぞれボンディングワイヤ８により接続する信号
用配線及び接地用配線４がメタライズされ、信号用配線
及び接地用配線はろう付けにより、信号用リード端子及
び接地用リード端子５に接続される。
半導体チップ６を固着する第１層基板１と、半導体チッ
プ６が第１層基板１に固着できるように中心部に穴が形
成された第２層基板２と、リード端子（ここでは、接地
用リード端子５）から構成され、第２層基板２の上面に
は、半導体チップ６の信号用パッド、接地用パッド７
と、それぞれボンディングワイヤ８により接続する信号
用配線及び接地用配線４がメタライズされ、信号用配線
及び接地用配線はろう付けにより、信号用リード端子及
び接地用リード端子５に接続される。
【０００６】このような半導体装置用パッケージにおい
て、仮に配線間のピッチを最小ボンディング間隔まで小
さくできるとしても、そのように配線の線幅を減少させ
ると、その配線の線幅の減少による配線抵抗の増加によ
って内部損失が増加し、また、線間隔の近接により生じ
る信号線間のクロストークが生じることになり、それを
避けるためには、配線の幅と間隔は十分大きな値をとる
必要がある。
て、仮に配線間のピッチを最小ボンディング間隔まで小
さくできるとしても、そのように配線の線幅を減少させ
ると、その配線の線幅の減少による配線抵抗の増加によ
って内部損失が増加し、また、線間隔の近接により生じ
る信号線間のクロストークが生じることになり、それを
避けるためには、配線の幅と間隔は十分大きな値をとる
必要がある。
【０００７】そのため、第２層基板の中心のチップ固着
部の穴の周囲長は、ワイヤボンディングされる基板上の
配線の数で決まり、その穴の縦、横の寸法は半導体チッ
プを挿入するために必要な物理的寸法よりも非常に大き
くなる。このため、半導体チップのパッドと基板上の配
線間隔が大きくなり、この結線のためのボンディングワ
イヤ長が長くなり、ワイヤのインダクタンスにより、パ
ッケージに実装したＩＣの特性が劣化する。
部の穴の周囲長は、ワイヤボンディングされる基板上の
配線の数で決まり、その穴の縦、横の寸法は半導体チッ
プを挿入するために必要な物理的寸法よりも非常に大き
くなる。このため、半導体チップのパッドと基板上の配
線間隔が大きくなり、この結線のためのボンディングワ
イヤ長が長くなり、ワイヤのインダクタンスにより、パ
ッケージに実装したＩＣの特性が劣化する。
【０００８】また、前記穴の大きさを小さくするために
は、通常、複数本ワイヤボンディングされる接地用や電
源用の配線の数を減らす必要が生じ、この際、ＩＣの動
作が直流的・高周波的に不安定となる。その他、従来の
パッケージでは、予め信号用、接地用、電源用等の基板
上の配線の配列が決まっているため、半導体チップのパ
ッド配列の自由度が制限される。
は、通常、複数本ワイヤボンディングされる接地用や電
源用の配線の数を減らす必要が生じ、この際、ＩＣの動
作が直流的・高周波的に不安定となる。その他、従来の
パッケージでは、予め信号用、接地用、電源用等の基板
上の配線の配列が決まっているため、半導体チップのパ
ッド配列の自由度が制限される。
【０００９】
【発明が解決しようとする課題】上記した従来の半導体
装置用パッケージでは、通常、半導体チップの作製上の
最小パッド間隔は、ワイヤボンディング装置の性能上の
最小ボンディング間隔より小さいが、セラミック基板上
面にメタライズされて形成される配線の（線幅に線間隔
を加えた）配線間の最小ピッチは最小ボンディング間隔
より大きい。
装置用パッケージでは、通常、半導体チップの作製上の
最小パッド間隔は、ワイヤボンディング装置の性能上の
最小ボンディング間隔より小さいが、セラミック基板上
面にメタライズされて形成される配線の（線幅に線間隔
を加えた）配線間の最小ピッチは最小ボンディング間隔
より大きい。
【００１０】本発明は、上記問題点を除去し、信号用配
線の数が多く、かつ半導体チップから多くの接地線を取
り出す必要がある場合、配線の数によって律則される穴
の平面の縦横寸法を小さくすることができ、半導体チッ
プの信号用パッドと基板の信号用配線を結ぶワイヤ長を
短くでき、ワイヤの等価的インダクタンスが低くなり、
チップ実装時にワイヤ部での損失を低減できる半導体装
置用パッケージを提供することを目的とする。
線の数が多く、かつ半導体チップから多くの接地線を取
り出す必要がある場合、配線の数によって律則される穴
の平面の縦横寸法を小さくすることができ、半導体チッ
プの信号用パッドと基板の信号用配線を結ぶワイヤ長を
短くでき、ワイヤの等価的インダクタンスが低くなり、
チップ実装時にワイヤ部での損失を低減できる半導体装
置用パッケージを提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明は、上記目的を達
成するために、選択的にメタライズされたセラミック基
板又は金属板を複数積層して得られる半導体装置用パッ
ケージにおいて、 （１）中央部にチップ固着部を有し、金属板で構成され
る第１層基板（１１）と、この第１層基板（１１）の上
に積層され、チップ固着部が露出するように穴の空いた
セラミックの第２層基板（１２）と、この第２層基板
（１２）はその上面に形成される半導体チップ（１６）
の信号線用パッド（Ｐ11，Ｐ13，Ｐ15，Ｐ 16，Ｐ18，Ｐ
1A）とワイヤボンディングにより接続される信号用配線
（ｌ11，ｌ 12，ｌ13，ｌ14，ｌ15，ｌ16）と、半導体チ
ップ（１６）の接地用パッド（Ｐ12，Ｐ14，Ｐ17，
Ｐ19）とワイヤボンディングにより接続される接地用配
線（１４）とを備え、この接地用配線（１４）は前記第
２層基板（１２）の上面に第２層基板の信号用配線（ｌ
11，ｌ12，ｌ13，ｌ14，ｌ15，ｌ16）と半導体チップ固
着部の穴の端との間に配置され、かつ前記第２層基板
（１２）のスルーホール（２２）又はチップ固着部の穴
の側面のメタライズ層（１９）により、前記第１層基板
（１１）と接続するようにしたものである。
成するために、選択的にメタライズされたセラミック基
板又は金属板を複数積層して得られる半導体装置用パッ
ケージにおいて、 （１）中央部にチップ固着部を有し、金属板で構成され
る第１層基板（１１）と、この第１層基板（１１）の上
に積層され、チップ固着部が露出するように穴の空いた
セラミックの第２層基板（１２）と、この第２層基板
（１２）はその上面に形成される半導体チップ（１６）
の信号線用パッド（Ｐ11，Ｐ13，Ｐ15，Ｐ 16，Ｐ18，Ｐ
1A）とワイヤボンディングにより接続される信号用配線
（ｌ11，ｌ 12，ｌ13，ｌ14，ｌ15，ｌ16）と、半導体チ
ップ（１６）の接地用パッド（Ｐ12，Ｐ14，Ｐ17，
Ｐ19）とワイヤボンディングにより接続される接地用配
線（１４）とを備え、この接地用配線（１４）は前記第
２層基板（１２）の上面に第２層基板の信号用配線（ｌ
11，ｌ12，ｌ13，ｌ14，ｌ15，ｌ16）と半導体チップ固
着部の穴の端との間に配置され、かつ前記第２層基板
（１２）のスルーホール（２２）又はチップ固着部の穴
の側面のメタライズ層（１９）により、前記第１層基板
（１１）と接続するようにしたものである。
【００１２】（２）中央部にチップ固着部を有し、金属
板で構成されるとともに、チップ固着部が露出するよう
に穴の空いた環状の凸部（３１ａ）を有する第１層基板
（３１）と、この第１層基板（３１）の凸部（３１ａ）
の外側に位置し、この第１層基板（３１）上に積層され
るセラミックの第２層基板（３２）と、この第２層基板
（３２）の上面に形成され、半導体チップの信号線用パ
ッド（Ｐ11，Ｐ13，Ｐ 15，Ｐ16，Ｐ18，Ｐ1A）とワイヤ
ボンディングにより接続される信号用配線（ｌ 11，
ｌ12，ｌ13，ｌ14，ｌ15，ｌ16）と、前記第１層基板
（３１）の凸部（３１ａ）上面に形成され、半導体チッ
プの接地用パッド（Ｐ12，Ｐ14，Ｐ17，Ｐ19）とワイヤ
ボンディングにより接続される接地用配線（３４）とを
備え、前記接地用配線（３４）は前記第１層基板（３
１）の凸部（３１ａ）上に形成され、スルーホール又は
側面メタライズ面を介さずに直接電気的に接続するよう
にしたものである。
板で構成されるとともに、チップ固着部が露出するよう
に穴の空いた環状の凸部（３１ａ）を有する第１層基板
（３１）と、この第１層基板（３１）の凸部（３１ａ）
の外側に位置し、この第１層基板（３１）上に積層され
るセラミックの第２層基板（３２）と、この第２層基板
（３２）の上面に形成され、半導体チップの信号線用パ
ッド（Ｐ11，Ｐ13，Ｐ 15，Ｐ16，Ｐ18，Ｐ1A）とワイヤ
ボンディングにより接続される信号用配線（ｌ 11，
ｌ12，ｌ13，ｌ14，ｌ15，ｌ16）と、前記第１層基板
（３１）の凸部（３１ａ）上面に形成され、半導体チッ
プの接地用パッド（Ｐ12，Ｐ14，Ｐ17，Ｐ19）とワイヤ
ボンディングにより接続される接地用配線（３４）とを
備え、前記接地用配線（３４）は前記第１層基板（３
１）の凸部（３１ａ）上に形成され、スルーホール又は
側面メタライズ面を介さずに直接電気的に接続するよう
にしたものである。
【００１３】（３）中央部にチップ固着部を有し、表面
にメタライズ層（４１）が形成されるセラミックの第１
層基板（４２）と、この第１層基板（４２）の上に積層
され、チップ固着部が露出するように穴の空いたセラミ
ックの第２層基板（４３）と、この第２層基板（４３）
の上面に形成され、半導体チップの信号線用パッド（Ｐ
11，Ｐ13，Ｐ15，Ｐ16，Ｐ18，Ｐ1A）とワイヤボンディ
ングにより接続される信号用配線（ｌ11，ｌ12，ｌ13，
ｌ14，ｌ15，ｌ16）と、半導体チップの接地用パッド
（Ｐ12，Ｐ14，Ｐ17，Ｐ19）とワイヤボンディングによ
り接続される接地用配線（３４）とを備え、前記接地用
配線（３４）は前記第２層基板（４３）の上面に第２層
基板（４３）の信号用配線（ｌ11，ｌ12，ｌ13，ｌ14，
ｌ15，ｌ16）と半導体チップ固着部の穴の端との間に配
置され、前記第２層基板（４３）のスルーホール（４
４）又はチップ固着部の穴の側面のメタライズ層によ
り、前記第１層基板（４２）と接続するようにしたもの
である。
にメタライズ層（４１）が形成されるセラミックの第１
層基板（４２）と、この第１層基板（４２）の上に積層
され、チップ固着部が露出するように穴の空いたセラミ
ックの第２層基板（４３）と、この第２層基板（４３）
の上面に形成され、半導体チップの信号線用パッド（Ｐ
11，Ｐ13，Ｐ15，Ｐ16，Ｐ18，Ｐ1A）とワイヤボンディ
ングにより接続される信号用配線（ｌ11，ｌ12，ｌ13，
ｌ14，ｌ15，ｌ16）と、半導体チップの接地用パッド
（Ｐ12，Ｐ14，Ｐ17，Ｐ19）とワイヤボンディングによ
り接続される接地用配線（３４）とを備え、前記接地用
配線（３４）は前記第２層基板（４３）の上面に第２層
基板（４３）の信号用配線（ｌ11，ｌ12，ｌ13，ｌ14，
ｌ15，ｌ16）と半導体チップ固着部の穴の端との間に配
置され、前記第２層基板（４３）のスルーホール（４
４）又はチップ固着部の穴の側面のメタライズ層によ
り、前記第１層基板（４２）と接続するようにしたもの
である。
【００１４】（４）中央部にチップ固着部を有し、表面
にメタライズ層（５１）が形成されるセラミックの第１
層基板（５２）と、この第１層基板（５２）の上に積層
され、チップ固着部が露出するように穴の空いた複数の
層が形成されるセラミックの第２層基板（５７）と、こ
の第２層基板（５７）の上面に形成され、半導体チップ
の信号線用パッド（Ｐ11，Ｐ13，Ｐ15，Ｐ16，Ｐ18，Ｐ
1A）とワイヤボンディングにより接続される信号用配線
（ｌ11，ｌ12，ｌ13，ｌ14，ｌ15，ｌ16）と、半導体チ
ップの接地用パッドとワイヤボンディングにより接続さ
れる接地用配線（５９）とを備え、前記接地用配線（５
９）は前記第２層基板（５７）の上面であって、かつ第
２層基板（５７）に配線される信号用配線（ｌ11，
ｌ12，ｌ13，ｌ14，ｌ15，ｌ16）と半導体チップ固着部
の穴の端との間に配置され、前記第２層基板（５７）は
２層以上の層数で構成され、その内一層は信号用配線で
あり、該信号用配線と絶縁されるように、前記接地用配
線（５９）をスルーホール（６０，５８）を介して接地
用リード端子（６１）に接続するようにしたものであ
る。
にメタライズ層（５１）が形成されるセラミックの第１
層基板（５２）と、この第１層基板（５２）の上に積層
され、チップ固着部が露出するように穴の空いた複数の
層が形成されるセラミックの第２層基板（５７）と、こ
の第２層基板（５７）の上面に形成され、半導体チップ
の信号線用パッド（Ｐ11，Ｐ13，Ｐ15，Ｐ16，Ｐ18，Ｐ
1A）とワイヤボンディングにより接続される信号用配線
（ｌ11，ｌ12，ｌ13，ｌ14，ｌ15，ｌ16）と、半導体チ
ップの接地用パッドとワイヤボンディングにより接続さ
れる接地用配線（５９）とを備え、前記接地用配線（５
９）は前記第２層基板（５７）の上面であって、かつ第
２層基板（５７）に配線される信号用配線（ｌ11，
ｌ12，ｌ13，ｌ14，ｌ15，ｌ16）と半導体チップ固着部
の穴の端との間に配置され、前記第２層基板（５７）は
２層以上の層数で構成され、その内一層は信号用配線で
あり、該信号用配線と絶縁されるように、前記接地用配
線（５９）をスルーホール（６０，５８）を介して接地
用リード端子（６１）に接続するようにしたものであ
る。
【００１５】（５）請求項１、２、３又は４記載の半導
体装置用パッケージにおいて、前記接地用配線（１４，
２１，３４，４６，５９）はチップ固着部の穴を囲むよ
うに環状に配置されるようにしたものである。 （６）請求項１、３又は４記載の半導体装置用パッケー
ジにおいて、前記接地用配線（１４，２１，３４，４
６，５９）は、チップ固着部の矩形状の穴の隅部を除い
て該矩形状の穴の各辺に配置するようにしたものであ
る。
体装置用パッケージにおいて、前記接地用配線（１４，
２１，３４，４６，５９）はチップ固着部の穴を囲むよ
うに環状に配置されるようにしたものである。 （６）請求項１、３又は４記載の半導体装置用パッケー
ジにおいて、前記接地用配線（１４，２１，３４，４
６，５９）は、チップ固着部の矩形状の穴の隅部を除い
て該矩形状の穴の各辺に配置するようにしたものであ
る。
【００１６】（７）請求項１、２、３、４、５又は６記
載の半導体装置用パッケージにおいて、前記接地用配線
（１４，２１，３４，４６，５９）と信号用配線
（ｌ11，ｌ 12，ｌ13，ｌ14，ｌ15，ｌ16）間に電源用配
線（８７）を配置するようにしたものである。
載の半導体装置用パッケージにおいて、前記接地用配線
（１４，２１，３４，４６，５９）と信号用配線
（ｌ11，ｌ 12，ｌ13，ｌ14，ｌ15，ｌ16）間に電源用配
線（８７）を配置するようにしたものである。
【００１７】
【実施例】以下、本発明の実施例を図面を参照しながら
説明する。図１は本発明の第１実施例を示す半導体装置
用パッケージの一部平面図、図２はその半導体装置用パ
ッケージの断面図（図１のＢ−Ｂ線断面図）、図３はそ
の半導体装置用パッケージの断面図（図１のＣ−Ｃ線断
面図）である。つまり、平面図は１／４部分、断面図は
１／２部分を示している。
説明する。図１は本発明の第１実施例を示す半導体装置
用パッケージの一部平面図、図２はその半導体装置用パ
ッケージの断面図（図１のＢ−Ｂ線断面図）、図３はそ
の半導体装置用パッケージの断面図（図１のＣ−Ｃ線断
面図）である。つまり、平面図は１／４部分、断面図は
１／２部分を示している。
【００１８】図２において、この半導体装置用パッケー
ジは、接地用リード端子１５がスルーホール１３により
接続する第１層基板（ＣｕＷ）１１と、これに積層され
中心部にチップ固着用の穴を持つ第２層基板（セラミッ
ク）１２と、接地用リード端子１５で構成されている。
第２層基板１２上には、信号用リード端子に接続し、固
着される半導体チップ１６の信号用パッドと、ワイヤボ
ンディングされる信号用配線と中心部の穴の周囲に穴の
端と信号用配線の間に環状に配置され、半導体チップ１
６の接地用パッド１７とワイヤボンディングされる接地
用配線１４がメタライズされており、環状の接地用配線
１４はチップ固着部の穴の側面メタライズパターン１９
により、第１層基板１１と電気的に接続する。
ジは、接地用リード端子１５がスルーホール１３により
接続する第１層基板（ＣｕＷ）１１と、これに積層され
中心部にチップ固着用の穴を持つ第２層基板（セラミッ
ク）１２と、接地用リード端子１５で構成されている。
第２層基板１２上には、信号用リード端子に接続し、固
着される半導体チップ１６の信号用パッドと、ワイヤボ
ンディングされる信号用配線と中心部の穴の周囲に穴の
端と信号用配線の間に環状に配置され、半導体チップ１
６の接地用パッド１７とワイヤボンディングされる接地
用配線１４がメタライズされており、環状の接地用配線
１４はチップ固着部の穴の側面メタライズパターン１９
により、第１層基板１１と電気的に接続する。
【００１９】図１において、Ｔ11〜Ｔ1Aは、外部との電
気的接続を行うリード端子であり、このリード端子は、
例えば１．２７ｍｍピッチで配置される。このリード端
子の内、Ｔ12，Ｔ14，Ｔ17，Ｔ19は接地用リード端子で
あり、第２層基板１２のこのリード端子の下にあるメタ
ライズパターンにろう付けされており、更に、第２層基
板１２のスルーホール１３を通して、第１層基板（Ｃｕ
Ｗ）１１のＣｕＷ金属に電気的に接続している。
気的接続を行うリード端子であり、このリード端子は、
例えば１．２７ｍｍピッチで配置される。このリード端
子の内、Ｔ12，Ｔ14，Ｔ17，Ｔ19は接地用リード端子で
あり、第２層基板１２のこのリード端子の下にあるメタ
ライズパターンにろう付けされており、更に、第２層基
板１２のスルーホール１３を通して、第１層基板（Ｃｕ
Ｗ）１１のＣｕＷ金属に電気的に接続している。
【００２０】リード端子Ｔ11，Ｔ13，Ｔ15，Ｔ16，
Ｔ18，Ｔ1Aは信号用入力リード端子であり、各リード端
子はそれぞれ第２層基板１２上の信号用配線ｌ11，
ｌ12，ｌ13，ｌ14，ｌ15，ｌ16にろう付けされる。ま
た、Ｐ11，Ｐ13，Ｐ15，Ｐ16，Ｐ18，Ｐ 1Aは信号線パッ
ド、Ｐ12，Ｐ14，Ｐ17，Ｐ19は接地用パッドである。こ
のように、半導体チップ固着用の穴の周囲には、環状に
接地用配線１４がメタライズされており、この幅はボン
ディングのために十分狭くしてよく、例えば０．２ｍｍ
程度である。この接地用配線１４は上記半導体チップ固
着部の穴の側面メタライズパターン１９と接続すること
により、第１層基板１１のＣｕＷの第１層基板１１と電
気的に接続している。
Ｔ18，Ｔ1Aは信号用入力リード端子であり、各リード端
子はそれぞれ第２層基板１２上の信号用配線ｌ11，
ｌ12，ｌ13，ｌ14，ｌ15，ｌ16にろう付けされる。ま
た、Ｐ11，Ｐ13，Ｐ15，Ｐ16，Ｐ18，Ｐ 1Aは信号線パッ
ド、Ｐ12，Ｐ14，Ｐ17，Ｐ19は接地用パッドである。こ
のように、半導体チップ固着用の穴の周囲には、環状に
接地用配線１４がメタライズされており、この幅はボン
ディングのために十分狭くしてよく、例えば０．２ｍｍ
程度である。この接地用配線１４は上記半導体チップ固
着部の穴の側面メタライズパターン１９と接続すること
により、第１層基板１１のＣｕＷの第１層基板１１と電
気的に接続している。
【００２１】信号用配線ｌ11，ｌ12，ｌ13，ｌ14，
ｌ15，ｌ16は、リード端から環状の接地用配線１４の近
くまで配線されており、この接地用配線１４側の終端の
ピッチは０．５ｍｍ程度の値がとられる。なお、ｌ11〜
ｌ16の信号用配線は、第２層基板（セラミック）１２上
で、特性インピーダンスが５０Ωとなるように、例えば
０．２ｍｍ程度の一定の線幅でパターニングされてい
る。１２ａはチップ固着部の穴の端、１４ａはメタライ
ズされたリード用パッドである。
ｌ15，ｌ16は、リード端から環状の接地用配線１４の近
くまで配線されており、この接地用配線１４側の終端の
ピッチは０．５ｍｍ程度の値がとられる。なお、ｌ11〜
ｌ16の信号用配線は、第２層基板（セラミック）１２上
で、特性インピーダンスが５０Ωとなるように、例えば
０．２ｍｍ程度の一定の線幅でパターニングされてい
る。１２ａはチップ固着部の穴の端、１４ａはメタライ
ズされたリード用パッドである。
【００２２】半導体チップ１６が実装された時、ボンデ
ィングワイヤ１８は、半導体チップ１６の信号用パッド
からパッケージの信号用配線にボンディングされるとと
もに、接地用パッド１７からパッケージの環状の接地用
配線１４の任意の位置にボンディングされる。なお、本
発明のパッケージは、上記第１実施例の断面構造に限定
されるだけでなく、以下の実施例も含まれる。
ィングワイヤ１８は、半導体チップ１６の信号用パッド
からパッケージの信号用配線にボンディングされるとと
もに、接地用パッド１７からパッケージの環状の接地用
配線１４の任意の位置にボンディングされる。なお、本
発明のパッケージは、上記第１実施例の断面構造に限定
されるだけでなく、以下の実施例も含まれる。
【００２３】図４は本発明の第１実施例の第１の変形例
を示す半導体装置用パッケージの一部断面図である。こ
の変形例では、接地用配線２１は第２層基板（セラミッ
ク）１２の内端表面のみに形成されている。つまり、半
導体チップ固着用穴の垂直面には、第１実施例のように
は、メタライズパターンは形成されず、その代わりに、
第２層基板１２にスルーホール２２が形成されており、
接地用配線２１はそのスルーホール２２を介して、Ｃｕ
Ｗの第１層基板１１と接続するようにしている。２１ａ
はメタライズされたリード用パッドである。
を示す半導体装置用パッケージの一部断面図である。こ
の変形例では、接地用配線２１は第２層基板（セラミッ
ク）１２の内端表面のみに形成されている。つまり、半
導体チップ固着用穴の垂直面には、第１実施例のように
は、メタライズパターンは形成されず、その代わりに、
第２層基板１２にスルーホール２２が形成されており、
接地用配線２１はそのスルーホール２２を介して、Ｃｕ
Ｗの第１層基板１１と接続するようにしている。２１ａ
はメタライズされたリード用パッドである。
【００２４】図５は本発明の第１実施例の第２の変形例
を示す半導体装置用パッケージの一部断面図である。こ
の変形例では、チップ固着部の穴の周囲に配設される環
状の接地用配線３４は、ＣｕＷからなる第１層基板３１
の凸部３１ａの上に、Ａｕ等のメッキ処理を施して形成
するようにしてもよい。
を示す半導体装置用パッケージの一部断面図である。こ
の変形例では、チップ固着部の穴の周囲に配設される環
状の接地用配線３４は、ＣｕＷからなる第１層基板３１
の凸部３１ａの上に、Ａｕ等のメッキ処理を施して形成
するようにしてもよい。
【００２５】図５において、３２はセラミックからなる
第２層基板、３３はその第２層基板に形成されるスルー
ホールであり、半導体チップ３６の接地用パッド３７−
ボンディングワイヤ３８−接地用配線３４−ＣｕＷから
なる第１層基板３１−メタライズされたリード用パッド
２１ａを介して、接地用リード端子３５に接続されるよ
うになっている。
第２層基板、３３はその第２層基板に形成されるスルー
ホールであり、半導体チップ３６の接地用パッド３７−
ボンディングワイヤ３８−接地用配線３４−ＣｕＷから
なる第１層基板３１−メタライズされたリード用パッド
２１ａを介して、接地用リード端子３５に接続されるよ
うになっている。
【００２６】図６は本発明の第１実施例の第３の変形例
を示す半導体装置用パッケージの一部断面図である。こ
の変形例では、第１層基板４２は、セラミック基板４０
上面を全面メタライズしたメタライズ層４１からなり、
この第１層基板４２のメタライズ面と接地用リード端子
４７間をスルーホール４５で、第２層基板４３上の接地
用配線４６間をスルーホール４４で電気的に接続するよ
うに構成している。
を示す半導体装置用パッケージの一部断面図である。こ
の変形例では、第１層基板４２は、セラミック基板４０
上面を全面メタライズしたメタライズ層４１からなり、
この第１層基板４２のメタライズ面と接地用リード端子
４７間をスルーホール４５で、第２層基板４３上の接地
用配線４６間をスルーホール４４で電気的に接続するよ
うに構成している。
【００２７】また、第２層基板４３の接地用配線４６と
第１層基板４２のメタライズ層４１間は、チップ固着部
の穴の側面（垂直面）をメタライズすることにより、電
気的に接続する（図２参照）ようにしても良い。４８は
半導体チップ、４９Ａはその半導体チップ４８の接地用
パッド、４９Ｂはボンディングワイヤである。図７は本
発明の第１実施例の第４の変形例を示す半導体装置用パ
ッケージの一部断面図である。
第１層基板４２のメタライズ層４１間は、チップ固着部
の穴の側面（垂直面）をメタライズすることにより、電
気的に接続する（図２参照）ようにしても良い。４８は
半導体チップ、４９Ａはその半導体チップ４８の接地用
パッド、４９Ｂはボンディングワイヤである。図７は本
発明の第１実施例の第４の変形例を示す半導体装置用パ
ッケージの一部断面図である。
【００２８】この変形例では、第１層基板５２と第２層
基板５７とからなり、第１層基板５２は、セラミック基
板５０とそのセラミック基板５０の表面に形成されるメ
タライズ層５１からなる。第２層基板５７は、セラミッ
ク基板５３とメタライズ層５４からなる第１層目基板５
５と第２層目基板５６からなる。このように、この変形
例では、合計セラミックの３層基板から構成され、チッ
プ固着部の周りの環状の接地用配線５９は、セラミック
の第３層目基板上に形成されており、この接地用配線５
９はスルーホール６０で第１層基板５２のメタライズ層
５１に電気的に接続されて、接地用リード端子６１はス
ルーホール５８で第１層基板５２のメタライズ層５１に
電気的に接続される。５９ａはメタランズされたリード
用パッド、６２は半導体チップ、６３はその半導体チッ
プ６２の接地用パッド、６４はボンディングワイヤであ
る。
基板５７とからなり、第１層基板５２は、セラミック基
板５０とそのセラミック基板５０の表面に形成されるメ
タライズ層５１からなる。第２層基板５７は、セラミッ
ク基板５３とメタライズ層５４からなる第１層目基板５
５と第２層目基板５６からなる。このように、この変形
例では、合計セラミックの３層基板から構成され、チッ
プ固着部の周りの環状の接地用配線５９は、セラミック
の第３層目基板上に形成されており、この接地用配線５
９はスルーホール６０で第１層基板５２のメタライズ層
５１に電気的に接続されて、接地用リード端子６１はス
ルーホール５８で第１層基板５２のメタライズ層５１に
電気的に接続される。５９ａはメタランズされたリード
用パッド、６２は半導体チップ、６３はその半導体チッ
プ６２の接地用パッド、６４はボンディングワイヤであ
る。
【００２９】このように、本発明は、３層以上の多層の
積層基板で構成されるパッケージにも適用可能であり、
高密度実装配線を行うことができる。次に、本発明の第
２実施例について説明する。図１０は本発明の第２実施
例の半導体装置用パッケージの部分平面図、図１１はそ
の半導体装置用パッケージの断面図（図１０のＤ−Ｄ線
断面図）、図１２はその半導体装置用パッケージの断面
図（図１０のＥ−Ｅ線断面図）である。
積層基板で構成されるパッケージにも適用可能であり、
高密度実装配線を行うことができる。次に、本発明の第
２実施例について説明する。図１０は本発明の第２実施
例の半導体装置用パッケージの部分平面図、図１１はそ
の半導体装置用パッケージの断面図（図１０のＤ−Ｄ線
断面図）、図１２はその半導体装置用パッケージの断面
図（図１０のＥ−Ｅ線断面図）である。
【００３０】この実施例によれば、第１実施例で示した
ような、第２層基板７２のチップ固着部の穴の周囲の環
状の接地用配線を一部切断して、辺毎に分離した接地用
配線７４を配設し、その接地用配線７４が分離された箇
所には、信号用配線ｌ33のように、一部の信号用配線を
上記穴の端７２ａの近くまで引き延ばし、半導体チップ
の信号用パッドＰ35と接続するように構成している。７
１は第１層基板（ＣｕＷ）、７３は第１層基板（Ｃｕ
Ｗ）７１とメタライズされたリード用パッド７４ａを介
して接地用リード端子７５と接続するスルーホール、７
６は半導体チップ、７７はその半導体チップ７６の接地
用パッド、７８はボンディングワイヤ、７９は半導体チ
ップ固着部の穴の側面メタライズパターンである。
ような、第２層基板７２のチップ固着部の穴の周囲の環
状の接地用配線を一部切断して、辺毎に分離した接地用
配線７４を配設し、その接地用配線７４が分離された箇
所には、信号用配線ｌ33のように、一部の信号用配線を
上記穴の端７２ａの近くまで引き延ばし、半導体チップ
の信号用パッドＰ35と接続するように構成している。７
１は第１層基板（ＣｕＷ）、７３は第１層基板（Ｃｕ
Ｗ）７１とメタライズされたリード用パッド７４ａを介
して接地用リード端子７５と接続するスルーホール、７
６は半導体チップ、７７はその半導体チップ７６の接地
用パッド、７８はボンディングワイヤ、７９は半導体チ
ップ固着部の穴の側面メタライズパターンである。
【００３１】図において、Ｔ31〜Ｔ3Aは、外部との電気
的接続を行うリード端子であり、このリード端子は、例
えば１．２７ｍｍピッチで配置される。このリード端子
の内、Ｔ32，Ｔ34，Ｔ37，Ｔ39は接地用リード端子であ
り、第２層基板７２のこのリード端子の下にあるメタラ
イズパターンにろう付けされており、更に、第２層基板
７２のスルーホール７３を通して、第１層基板（Ｃｕ
Ｗ）７１のＣｕＷ金属に電気的に接続している。
的接続を行うリード端子であり、このリード端子は、例
えば１．２７ｍｍピッチで配置される。このリード端子
の内、Ｔ32，Ｔ34，Ｔ37，Ｔ39は接地用リード端子であ
り、第２層基板７２のこのリード端子の下にあるメタラ
イズパターンにろう付けされており、更に、第２層基板
７２のスルーホール７３を通して、第１層基板（Ｃｕ
Ｗ）７１のＣｕＷ金属に電気的に接続している。
【００３２】リード端子Ｔ31，Ｔ33，Ｔ35，Ｔ36，
Ｔ38，Ｔ3Aは信号用入力リード端子であり、各リード端
子はそれぞれ第２層基板７２上の信号用配線ｌ31，
ｌ32，ｌ33，ｌ34，ｌ35，ｌ36にろう付けされる。ま
た、Ｐ31，Ｐ33，Ｐ35，Ｐ36，Ｐ38，Ｐ 3Aは信号線パッ
ド、Ｐ32，Ｐ34，Ｐ37，Ｐ39は接地用パッドである。次
に、本発明の第３実施例について説明する。
Ｔ38，Ｔ3Aは信号用入力リード端子であり、各リード端
子はそれぞれ第２層基板７２上の信号用配線ｌ31，
ｌ32，ｌ33，ｌ34，ｌ35，ｌ36にろう付けされる。ま
た、Ｐ31，Ｐ33，Ｐ35，Ｐ36，Ｐ38，Ｐ 3Aは信号線パッ
ド、Ｐ32，Ｐ34，Ｐ37，Ｐ39は接地用パッドである。次
に、本発明の第３実施例について説明する。
【００３３】図１３は本発明の第３実施例の半導体装置
用パッケージの部分平面図、図１４はその半導体装置用
パッケージの断面図（図１３のＦ−Ｆ線断面図）、図１
５はその半導体装置用パッケージの断面図（図１３のＧ
−Ｇ線断面図）である。この実施例によれば、チップ固
着部の穴の周囲の環状の接地用配線８６の周りに、更に
環状の電源用配線８７を配置したものである。
用パッケージの部分平面図、図１４はその半導体装置用
パッケージの断面図（図１３のＦ−Ｆ線断面図）、図１
５はその半導体装置用パッケージの断面図（図１３のＧ
−Ｇ線断面図）である。この実施例によれば、チップ固
着部の穴の周囲の環状の接地用配線８６の周りに、更に
環状の電源用配線８７を配置したものである。
【００３４】環状の電源用配線８７は、第２層基板８２
上の電源用配線ｌ44を通して電源用リード端子８５と接
続しているが、セラミックの３層以上の多層基板（図７
参照）を用い、その内一層の上面に電源用リード端子と
接続する電源専用の全面メタライズ層を設けた場合、環
状の電源用配線からスルーホールを通して、電源専用の
全面メタライズ層に電気的に接続する構成としても良
い。
上の電源用配線ｌ44を通して電源用リード端子８５と接
続しているが、セラミックの３層以上の多層基板（図７
参照）を用い、その内一層の上面に電源用リード端子と
接続する電源専用の全面メタライズ層を設けた場合、環
状の電源用配線からスルーホールを通して、電源専用の
全面メタライズ層に電気的に接続する構成としても良
い。
【００３５】これらの図において、８１は第１層基板
（ＣｕＷ）、８３は第１層基板（ＣｕＷ）８１とメタラ
イズされたリード用パッド８４ａを介して接地用リード
端子８５と接続するスルーホール、８８は半導体チッ
プ、８９はその半導体チップ８８の接地用パッド、９０
はボンディングワイヤ、９１はチップ固着部の穴の側面
メタライズパターンであり、環状の接地用配線８６は前
記チップ固着部の穴の側面メタライズパターン９１によ
り第１層基板８１と電気的に接続する。
（ＣｕＷ）、８３は第１層基板（ＣｕＷ）８１とメタラ
イズされたリード用パッド８４ａを介して接地用リード
端子８５と接続するスルーホール、８８は半導体チッ
プ、８９はその半導体チップ８８の接地用パッド、９０
はボンディングワイヤ、９１はチップ固着部の穴の側面
メタライズパターンであり、環状の接地用配線８６は前
記チップ固着部の穴の側面メタライズパターン９１によ
り第１層基板８１と電気的に接続する。
【００３６】図において、Ｔ41〜Ｔ4Aは、外部との電気
的接続を行うリード端子であり、このリード端子は、例
えば１．２７ｍｍピッチで配置される。このリード端子
の内、Ｔ42，Ｔ44，Ｔ47，Ｔ49は接地用リード端子であ
り、第２層基板８２のこのリード端子の下にあるメタラ
イズパターンにろう付けされており、更に、第２層基板
８２のスルーホール８３を通して、第１層基板（Ｃｕ
Ｗ）８１のＣｕＷ金属に電気的に接続している。
的接続を行うリード端子であり、このリード端子は、例
えば１．２７ｍｍピッチで配置される。このリード端子
の内、Ｔ42，Ｔ44，Ｔ47，Ｔ49は接地用リード端子であ
り、第２層基板８２のこのリード端子の下にあるメタラ
イズパターンにろう付けされており、更に、第２層基板
８２のスルーホール８３を通して、第１層基板（Ｃｕ
Ｗ）８１のＣｕＷ金属に電気的に接続している。
【００３７】リード端子Ｔ41，Ｔ43，Ｔ45，Ｔ48，Ｔ4A
は信号用入力リード端子であり、各リード端子はそれぞ
れ第２層基板８２上の信号用配線ｌ41，ｌ42，ｌ43，ｌ
45，ｌ46にろう付けされる。また、Ｐ41，Ｐ43，Ｐ45，
Ｐ46，Ｐ48，Ｐ4Aは信号線パッド、Ｐ42，Ｐ44，Ｐ47，
Ｐ49は接地用パッド、Ｔ46は電源用リード端子であり、
この電源用リード端子は電源用配線ｌ44にろう付けされ
る。
は信号用入力リード端子であり、各リード端子はそれぞ
れ第２層基板８２上の信号用配線ｌ41，ｌ42，ｌ43，ｌ
45，ｌ46にろう付けされる。また、Ｐ41，Ｐ43，Ｐ45，
Ｐ46，Ｐ48，Ｐ4Aは信号線パッド、Ｐ42，Ｐ44，Ｐ47，
Ｐ49は接地用パッド、Ｔ46は電源用リード端子であり、
この電源用リード端子は電源用配線ｌ44にろう付けされ
る。
【００３８】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
【００３９】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、以下のような効果を奏することができる。 （ａ）信号用配線の数が多く、かつ半導体チップから多
くの接地線を取り出す必要がある場合、第２層基板のチ
ップ固着部の穴の周囲に沿って並ぶ配線の数が減ること
により、配線の数によって律則される穴の平面の縦横寸
法を小さくすることができ、半導体チップの信号用パッ
ドと基板の信号用配線を結ぶワイヤ長を短くでき、ワイ
ヤの等価的インダクタンスが低くなり、チップ実装時に
ワイヤ部での損失を低減できる。
よれば、以下のような効果を奏することができる。 （ａ）信号用配線の数が多く、かつ半導体チップから多
くの接地線を取り出す必要がある場合、第２層基板のチ
ップ固着部の穴の周囲に沿って並ぶ配線の数が減ること
により、配線の数によって律則される穴の平面の縦横寸
法を小さくすることができ、半導体チップの信号用パッ
ドと基板の信号用配線を結ぶワイヤ長を短くでき、ワイ
ヤの等価的インダクタンスが低くなり、チップ実装時に
ワイヤ部での損失を低減できる。
【００４０】（ｂ）半導体チップの接地用パッドと環状
の接地用配線を結ぶワイヤ長が短くなり、ワイヤのイン
ダクタンスが小さくなり、チップ実装時のＩＣの高周波
特性が安定する。 （ｃ）半導体チップのパッケージにワイヤボンディング
可能なパッドの個数がパッケージの基板上の配線の数に
よって制限されないため、半導体チップにパッケージの
接地用配線と接続される十分な数のパッドを配置でき、
ＩＣ内の接地電位の直流的上昇を小さくでき、出力バッ
ファのスイッチング時の接地電位の過渡的変化による雑
音を低減でき、抵抗終端部のインピーダンスの不整合を
小さくすることができる。
の接地用配線を結ぶワイヤ長が短くなり、ワイヤのイン
ダクタンスが小さくなり、チップ実装時のＩＣの高周波
特性が安定する。 （ｃ）半導体チップのパッケージにワイヤボンディング
可能なパッドの個数がパッケージの基板上の配線の数に
よって制限されないため、半導体チップにパッケージの
接地用配線と接続される十分な数のパッドを配置でき、
ＩＣ内の接地電位の直流的上昇を小さくでき、出力バッ
ファのスイッチング時の接地電位の過渡的変化による雑
音を低減でき、抵抗終端部のインピーダンスの不整合を
小さくすることができる。
【００４１】（ｄ）チップ固着部の穴の垂直方向の面の
メタライズ層により、前記第１層基板と接続する場合に
は、環状の接地用配線は半導体チップ固着部の穴の側面
のメタライズ面を通して、短い距離で低抵抗の第１層基
板に電気的に接続されるための接地用リード端子と接地
用配線のボンディング部間のインピーダンスが低くな
り、チップ実装時のＩＣの高周波特性が安定する。
メタライズ層により、前記第１層基板と接続する場合に
は、環状の接地用配線は半導体チップ固着部の穴の側面
のメタライズ面を通して、短い距離で低抵抗の第１層基
板に電気的に接続されるための接地用リード端子と接地
用配線のボンディング部間のインピーダンスが低くな
り、チップ実装時のＩＣの高周波特性が安定する。
【００４２】更に、接地用配線がチップ固着部の穴に環
状に配置されるため、半導体チップ側の接地用パッドは
任意の位置に配置でき、半導体チップのパターンレイア
ウトの自由度が増し、パターンレイアウトが最適化でき
る。 （ｅ）パッケージの作製過程に、接地用配線以外にスル
ーホール形成工程がある場合、接地用配線に一括してス
ルーホールを形成することができ、図２のチップ固着部
の穴の側面メタライズ工程を新たに設ける必要がない。
状に配置されるため、半導体チップ側の接地用パッドは
任意の位置に配置でき、半導体チップのパターンレイア
ウトの自由度が増し、パターンレイアウトが最適化でき
る。 （ｅ）パッケージの作製過程に、接地用配線以外にスル
ーホール形成工程がある場合、接地用配線に一括してス
ルーホールを形成することができ、図２のチップ固着部
の穴の側面メタライズ工程を新たに設ける必要がない。
【００４３】また、接地用配線と第１層基板間のインピ
ーダンスが最も小さく、最も確実に接地できる。 （ｆ）第１層基板にメタライズしたセラミック基板を用
いると、パッケージ裏面は電気的に絶縁され、パッケー
ジを実装する外部基板の例えば電源配線はパッケージの
裏面に接触する配置をとることができ、外部基板の配線
の自由度が大きくなる。
ーダンスが最も小さく、最も確実に接地できる。 （ｆ）第１層基板にメタライズしたセラミック基板を用
いると、パッケージ裏面は電気的に絶縁され、パッケー
ジを実装する外部基板の例えば電源配線はパッケージの
裏面に接触する配置をとることができ、外部基板の配線
の自由度が大きくなる。
【００４４】（ｇ）基板上の信号用配線の内、他の信号
用配線より高速な、例えばクロックのような信号が入力
又は出力する配線がある時、その配線と対応する信号パ
ッド間のボンディングワイヤ長を短くし、インダクタン
スを減らすことにより、ＩＣの高速動作時の性能を上げ
ることができる。 （ｈ）３層以上の多層基板にする場合には、信号用配線
の数を増やすことができる。
用配線より高速な、例えばクロックのような信号が入力
又は出力する配線がある時、その配線と対応する信号パ
ッド間のボンディングワイヤ長を短くし、インダクタン
スを減らすことにより、ＩＣの高速動作時の性能を上げ
ることができる。 （ｈ）３層以上の多層基板にする場合には、信号用配線
の数を増やすことができる。
【００４５】（ｉ）集積規模の大きな半導体チップへの
電源供給は、チップ上に複雑配置された電源パッドとパ
ッケージ上の複数の電源配線をワイヤボンディングして
なされるのが普通であり、接地用配線と共に電源用配線
を環状に配置することにより、接地用配線の場合と同じ
効果を電源用配線に拡張することができる。
電源供給は、チップ上に複雑配置された電源パッドとパ
ッケージ上の複数の電源配線をワイヤボンディングして
なされるのが普通であり、接地用配線と共に電源用配線
を環状に配置することにより、接地用配線の場合と同じ
効果を電源用配線に拡張することができる。
【図１】本発明の第１実施例を示す半導体装置用パッケ
ージの一部平面図である。
ージの一部平面図である。
【図２】本発明の第１実施例を示す半導体装置用パッケ
ージの断面図（図１のＢ−Ｂ線断面図）である。
ージの断面図（図１のＢ−Ｂ線断面図）である。
【図３】本発明の第１実施例を示す半導体装置用パッケ
ージの断面図（図１のＣ−Ｃ線断面図）である。
ージの断面図（図１のＣ−Ｃ線断面図）である。
【図４】本発明の第１実施例の第１の変形例を示す半導
体装置用パッケージの一部断面図である。
体装置用パッケージの一部断面図である。
【図５】本発明の第１実施例の第２の変形例を示す半導
体装置用パッケージの一部断面図である。
体装置用パッケージの一部断面図である。
【図６】本発明の第１実施例の第３の変形例を示す半導
体装置用パッケージの一部断面図である。
体装置用パッケージの一部断面図である。
【図７】本発明の第１実施例の第４の変形例を示す半導
体装置用パッケージの一部断面図である。
体装置用パッケージの一部断面図である。
【図８】従来の半導体装置用パッケージの平面図であ
る。
る。
【図９】従来の半導体装置用パッケージの断面図（図８
のＡ−Ａ線断面図）である。
のＡ−Ａ線断面図）である。
【図１０】本発明の第２実施例の半導体装置用パッケー
ジの部分平面図である。
ジの部分平面図である。
【図１１】本発明の第２実施例の半導体装置用パッケー
ジの断面図（図１０のＤ−Ｄ線断面図）である。
ジの断面図（図１０のＤ−Ｄ線断面図）である。
【図１２】本発明の第２実施例の半導体装置用パッケー
ジの断面図（図１０のＥ−Ｅ線断面図）である。
ジの断面図（図１０のＥ−Ｅ線断面図）である。
【図１３】本発明の第３実施例の半導体装置用パッケー
ジの部分平面図である。
ジの部分平面図である。
【図１４】本発明の第３実施例の半導体装置用パッケー
ジの断面図（図１３のＦ−Ｆ線断面図）である。
ジの断面図（図１３のＦ−Ｆ線断面図）である。
【図１５】本発明の第３実施例の半導体装置用パッケー
ジの断面図（図１３のＧ−Ｇ線断面図）である。
ジの断面図（図１３のＧ−Ｇ線断面図）である。
【符号の説明】 １１，３１，７１，８１ 第１層基板（ＣｕＷ） １２，３２，４３ 第２層基板（セラミック） １３，２２，３３，４４，４５，５８，６０，７３，８
３ スルーホール １４，２１，３４，４６，５９，７４，８６ 接地用
配線 １５，３５，４７，６１ 接地用リード端子 １６，３６，４８，６２，７６，８８ 半導体チップ １７，３７，４９Ａ，６３，７７ 接地用パッド １８，３８，４９Ｂ，６４，７８，９０ ボンディン
グワイヤ １９，９１ チップ固着部の穴の側面メタライズパタ
ーン ２１ａ，５９ａ，７４ａ，８４ａ メタライズパッド ３１ａ 凸部 ４０ セラミック基板 ４１ メタライズ層 ４２，８１ 第１層基板（表面にメタライズ層を有す
るセラミック基板） ５０，５３ セラミック基板 ５１，５４ メタライズ層 ５２ 第１層基板 ５５ 第１層目基板 ５６ 第２層目基板 ５７，７２，８２ 第２層基板 ８５ 電源用リード端子 ８７ 電源用配線
３ スルーホール １４，２１，３４，４６，５９，７４，８６ 接地用
配線 １５，３５，４７，６１ 接地用リード端子 １６，３６，４８，６２，７６，８８ 半導体チップ １７，３７，４９Ａ，６３，７７ 接地用パッド １８，３８，４９Ｂ，６４，７８，９０ ボンディン
グワイヤ １９，９１ チップ固着部の穴の側面メタライズパタ
ーン ２１ａ，５９ａ，７４ａ，８４ａ メタライズパッド ３１ａ 凸部 ４０ セラミック基板 ４１ メタライズ層 ４２，８１ 第１層基板（表面にメタライズ層を有す
るセラミック基板） ５０，５３ セラミック基板 ５１，５４ メタライズ層 ５２ 第１層基板 ５５ 第１層目基板 ５６ 第２層目基板 ５７，７２，８２ 第２層基板 ８５ 電源用リード端子 ８７ 電源用配線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小川 康徳 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内
Claims (7)
- 【請求項１】 選択的にメタライズされたセラミック基
板又は金属板を複数積層して得られる半導体装置用パッ
ケージにおいて、（ａ）中央部にチップ固着部を有し、
金属板で構成される第１層基板と、（ｂ）該第１層基板
の上に積層され、チップ固着部が露出するように穴の空
いたセラミックの第２層基板と、（ｃ）該第２層基板は
その上面に形成される半導体チップの信号線用パッドと
ワイヤボンディングにより接続される信号用配線と、
（ｄ）半導体チップの接地用パッドとワイヤボンディン
グにより接続される接地用配線とを備え、（ｅ）前記接
地用配線は前記第２層基板の上面に第２層基板の信号用
配線と半導体チップ固着部の穴の端との間に配置され、
かつ前記第２層基板のスルーホール又はチップ固着部の
穴の側面のメタライズ層により、前記第１層基板と接続
することを特徴とする半導体装置用パッケージ。 - 【請求項２】 選択的にメタライズされたセラミック基
板又は金属板を複数積層して得られる半導体装置用パッ
ケージにおいて、（ａ）中央部にチップ固着部を有し、
金属板で構成されるとともに、チップ固着部が露出する
ように穴の空いた環状の凸部を有する第１層基板と、
（ｂ）該第１層基板の凸部の外側に位置し、該第１層基
板上に積層されるセラミックの第２層基板と、（ｃ）該
第２層基板の上面に形成され、半導体チップの信号線用
パッドとワイヤボンディングにより接続される信号用配
線と、（ｄ）前記第１層基板の凸部上面に形成され、半
導体チップの接地用パッドとワイヤボンディングにより
接続される接地用配線とを備え、（ｅ）前記接地用配線
は前記第１層基板の凸部上に形成され、スルーホール又
は側面メタライズ面を介さずに直接電気的に接続するこ
とを特徴とする半導体装置用パッケージ。 - 【請求項３】 選択的にメタライズされたセラミック基
板又は金属板を複数積層して得られる半導体装置用パッ
ケージにおいて、（ａ）中央部にチップ固着部を有し、
表面にメタライズ層が形成されるセラミックの第１層基
板と、（ｂ）該第１層基板の上に積層され、チップ固着
部が露出するように穴の空いたセラミックの第２層基板
と、（ｃ）該第２層基板の上面に形成され、半導体チッ
プの信号線用パッドとワイヤボンディングにより接続さ
れる信号用配線と、（ｄ）半導体チップの接地用パッド
とワイヤボンディングにより接続される接地用配線とを
備え、（ｅ）前記接地用配線は前記第２層基板の上面に
第２層基板の信号用配線と半導体チップ固着部の穴の端
との間に配置され、前記第２層基板のスルーホール又は
チップ固着部の穴の側面のメタライズ層により、前記第
１層基板と接続することを特徴とする半導体装置用パッ
ケージ。 - 【請求項４】 選択的にメタライズされたセラミック基
板又は金属板を複数積層して得られる半導体装置用パッ
ケージにおいて、（ａ）中央部にチップ固着部を有し、
表面にメタライズ層が形成されるセラミックの第１層基
板と、（ｂ）該第１層基板の上に積層され、チップ固着
部が露出するように穴の空いた複数の層が形成されるセ
ラミックの第２層基板と、（ｃ）該第２層基板の上面に
形成され、半導体チップの信号線用パッドとワイヤボン
ディングにより接続される信号用配線と、（ｄ）半導体
チップの接地用パッドとワイヤボンディングにより接続
される接地用配線とを備え、（ｅ）前記接地用配線は前
記第２層基板の上面であって、かつ第２層基板に配線さ
れる信号用配線と半導体チップ固着部の穴の端との間に
配置され、前記第２層基板は２層以上の層数で構成さ
れ、その内一層は信号用配線であり、該信号用配線と絶
縁されるように、前記接地用配線をスルーホールを介し
て接地用リード端子に接続することを特徴とする半導体
装置用パッケージ。 - 【請求項５】 請求項１、２、３又は４記載の半導体装
置用パッケージにおいて、前記接地用配線はチップ固着
部の穴を囲むように環状に配置されることを特徴とする
半導体装置用パッケージ。 - 【請求項６】 請求項１、３又は４記載の半導体装置用
パッケージにおいて、前記接地用配線はチップ固着部の
穴が矩形状であり、その隅部を除いて前記矩形状の穴の
各辺に配置してなる半導体装置用パッケージ。 - 【請求項７】 請求項１、２、３、４、５又は６記載の
半導体装置用パッケージにおいて、前記接地用配線と信
号用配線間に電源用配線を配置してなる半導体装置用パ
ッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6321997A JPH08181271A (ja) | 1994-12-26 | 1994-12-26 | 半導体装置用パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6321997A JPH08181271A (ja) | 1994-12-26 | 1994-12-26 | 半導体装置用パッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08181271A true JPH08181271A (ja) | 1996-07-12 |
Family
ID=18138779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6321997A Withdrawn JPH08181271A (ja) | 1994-12-26 | 1994-12-26 | 半導体装置用パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08181271A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001319945A (ja) * | 2000-03-02 | 2001-11-16 | Ibiden Co Ltd | 電子部品搭載用基板 |
-
1994
- 1994-12-26 JP JP6321997A patent/JPH08181271A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001319945A (ja) * | 2000-03-02 | 2001-11-16 | Ibiden Co Ltd | 電子部品搭載用基板 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020305 |