JPH03283592A - 多層配線基板 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） 本発明は高速高集積回路用に適する多層基板に関する。

（従来の技術） 従来、半導体素子のパッケージ化は、半導体素子の機械
的保護、ハンドリング、リペアビリティのため一般に採
用されている。しがし、半導体素子の高速化に伴いパッ
ケージにおける高速性能の追及は重要な課題となってい
る。

ところで、高速デジタルＩＣのパッケージ化には、セラ
ミック多層同時焼成技術によって製造（製作）したパッ
ケージが一般に使用されている。

その理由は、プロセスに実績かあること、金属よりも安
価にできること、多層構造か可能であることなどから高
速高密度化への対応が図り易いがらである。

高周波特性の高いパッケージを作製する一般的な方法は
、可能な限り小さいパッケージを作ることである。すな
わち、キャビティ共振などパッケージ固有の共振モード
が、外形を小さく作ることにより高周波 側に移ること、またパッケージ内部に特性インピーダン
スの不整合があっても、小さい領域内であれば、反射な
どの影響を無視でき、パッケージの周波数帯域を広くす
ることができるからである。

パッケージの外形の最小化は主にリードの本数で規定さ
れる。たとえば、表面実装型のフラットパッケージでは
、無理なくハンダ付けできるリードピッチは０．５ｍｍ
程度であり、搭載するＩＣチップの端子数が決まれば、
パッケージの外形の実現できる最小寸法が決まる。した
がって、高周波特性を満足するという意味で十分小さい
パッケージを常に作製できるというわけではない。

次に、高速パッケージの設計において考慮しなければな
らない点は、信号配線の特性インピーダンスの制御であ
る。信号配線の特性インピーダンスが十分整合されてい
ないと、不連続部で信号の反射が起こり、論理素子の誤
動作の原因となるためである。セラミック多層同時焼成
技術で作製される高速デジタルＩＣ用パッケージにおい
て、信号配線の構造は、主にマイクロストリップ構造ま
たはストリップ構造が用いられる。この構造では、基板
の厚さ、基板の誘電率および信号線幅で配線の特性イン
ピーダンスを制御しており、多くの場合特性インピーダ
ンスを５０Ωに制御している。

基板にアルミナを用い、信号配線の構造をマイクロスト
リップ線路とした場合、特性インピーダンスを５０Ωに
するためには、信号線幅Ｗと基板の厚さ、すなわち接地
面との距離Ｈとの比、Ｗ／Ｈを１程度とすればよい。一
方、パッケージのリード数が増えてくるとパッケージ内
配線同士が並列して布設される距離が長くなるため、リ
ード間の電気的結合が無視できなくなる。

第２図（ａ）はセラミック基板１面にマイクロストリッ
プ線路２が２本平行して配設された構成を斜視的に示し
たもので、３は接地用の導体層を示す。第２図（ｂ）は
、前記マイクロストリップ線路２が２本平行して配設さ
れた構成における機能説明用の模式図である。たとえば
、誘電率９．５のアルミナの基板１の厚さが■０Ｉｌｉ
１、線幅が２５０μｍ１平行に配設されている線路２の
長さを５＋ａｍ、配線ピッチをｆｍｍとし、ポートＡか
ら信号を入射させた場合、ボートＢに出力される信号の
漏れは、２０ｄＢをきるところが８ＧＨｚである。しか
し、配線ピッチを半分の０，５關とすると２ＧＨｚにま
で劣化する。特に高周波特性向上のため、または高密度
実装のために、パッケージの外形を最小化した場合、ま
たは結果的にパッケージのアウターリード間のピッチを
小さくした場合など、パッケージ内のリード間結合をい
かに抑えるかが重要な課題となってくる。

信号線間の結合を小さくする構造として、第３図に斜視
的に示すようなコプラナ構造が考えられる。しかし、こ
のコブラナ構造の場合は、高密度化のため、インピーダ
ンスを変えずに信号線２間を小さくしようとすると接地
導体パターン３′の幅が狭くなり、接地インダクタンス
が大きくなり高周波特性が劣化する。また基本的に、信
号線２間に接地電位に固定された導体パターン３′が挿
入配設される構造となるため、パッケージの小形化には
不利である。

別な手段として、第４図に斜視的に示すように、信号線
２層を２層構造にして、それらの信号線２を千鳥状に配
設する構造が考えられる。ただし、層間の信号線２に結
合があるため、１層配線に比べ高周波特性を維持したま
ま単純に密度を２倍にできるというわけではない。

その他、高速ＩＣ用パッケージにおいて考慮しなければ
ならないものとして、電源のデカップリングがある。電
源のデカップリングは、電源のふらつき、ノイズの影響
を低減するために、高周波実装では不可欠のものである
。−殻内には、実装基板上のパッケージの近傍にデカッ
プリング・キャパシタを配置している。しかし、信号周
波数が高くなってくると効果的なデカップリングを行う
ために、キャパシタ・チップ間のインダクタンスがなる
べく小さくなるようにパッケージ内部にキャパシタを搭
載することが必要になってくる。そこでパッケージ・キ
ャビティ内にチップ・キャパシタを搭載する手段がしば
しばとられる。

第５図は、チップ・キャパシタ４をパッケージキャビテ
ィ５の内部にＩＣチップ６などと搭載・配設した構成を
斜視的に示部分図である。しかし、この構成の場合は、
パッケージキャビティら内の寸法を大きくし、共振周波
数を引き下げることになり高周波特性に大きく影響して
くる。したがって、パッケージ本体の高周波特性を劣化
させずに、大容量のチップ・キャパシタ４を搭載するこ
が困難になってくる。

（発明が解決しようとする課題） 上記したように、高周波特性の良いパッケージを開発す
るためには、パッケージの外形を小形化しなければなら
ない。しかし、小形化により配線密度が増し、信号線２
間のアイソレーションが劣化してしまい、必ずしもパッ
ケージの小形化が高周波特性に繋がるとは限らない。そ
こで、信号配線２の高密度化を実現しつつ高周波特性の
劣化の少ない配線構造が望まれている。また、パッケー
ジのキャビティ５寸法を大きくせずに、すなわちパッケ
ージの共振周波数を下げずに、デカップリング・キャパ
シタ４を搭載し得る構造ないし手段も同時に兼ね備えた
ものが望まれている。

本発明は、上記事情に対処してなされたもので、パッケ
ージのキャビティ寸法を大きくせずに、かつデカップリ
ング・キャパシタを兼ね備え高速デ「タルＩＣ素子の搭
載・パッケージ化に適する多層配線基板の提供を目的と
する。

［発明の構成］ （課題を解決するための手段） 本発明は、主面に所要の信号線が放射状に配設され、少
くとも一層の高周波接地もしくはＤＣ電位面を成す導体
層を内層する多層配線基板であって、 前記信号線の一部が、隣接する内層導体層およびこれを
支持する絶縁体層を貫通するヴィアを介して他の面側の
他の導体層に並設的に配設された信号線を介して引出さ
れていることを特徴とする。

（作用） 上記構成によれば、高周波特性を劣化させることなく、
貫通するヴィアの利用によって所要の信号線を高密度に
配設されるため、小形化が可能となり、拠ってパッケー
ジ化した際の高周波特性の劣化も効果的に低減し得る。

しかも、内層されている高周波接地もしくはＤＣ電位面
を成す導体層間などでキャパシタ機能を呈するため、効
果的に電源雑音の低減がなされる。

（実施例） 以下第１図を参照して、本発明の詳細な説明する。

第１図は本発明に係る多層配線基板の構成例を分解して
示す斜視図である。第１図において、１１ａは第１の絶
縁層であり、この第１の絶縁層１１ａ上に信号線パター
ン１２ａが形成されている。ｌｌｂは第２の絶縁層で、
この第２の絶縁層１１ｂ上には、はとんど全面が高周波
的接地もしくはＤＣ電位をもち得る第１の導体層１３ａ
が形成されている。また、ｌｉｅは第３の絶縁層で、こ
の第３の絶縁層１１Ｃ上には、高周波的接地もしくはＤ
Ｃ電位をもち得る第２の導体層１３ｂおよびこの第２の
導体層１３ｂとは電気的に絶縁（離隔）された状態で内
層信号配線パターン１２ｂが並設的に形成されている。

しかして、前記第１の絶縁層１１ａ上の信号線パターン
１２ａは、第１の絶縁層１１ａおよび第１の導体層１３
ａ層とてマイクロストリップ構造を形成している。たと
えば第１の絶縁−層１１ａを厚さ１０１のアルミナ基板
とすると信号線１２ａの線幅は２４０μｍ程度となる。

内層信号線１２ｂは第１の導体層１３ａ　、第２の絶縁
層１１ｂ　、第２の導体層１３ｂ１第３の絶縁層ｌｉｅ
および第３の導体層１３ｅによって、接地面付きコブラ
ナ構造を成している。

また、信号配線パターン１２ａの一部は、第１の絶縁層
１１ａ　、第１の導体層１３ａおよび第２の絶縁層１１
ｂを貫通するヴィアホール１４を介して、前記内層信号
線パターン１２ｂに接続し、さらに他の（別設の）ヴィ
アホール１４を介して第１の絶縁層１１ａ面に引出し、
対応する信号配線パターン１２ａに接続している。

上記の構成においては、基板両端部近傍の信号波長に比
べ、ｌ／４以下の十分小さな領域以外は、第１の導体層
１３ａによって信号配線パターン１２ａと内層信号配線
パターン１２ｂとは電気的に隔離されているので、平行
して信号波長以上の長さにわたって信号配線パターン１
２ａと内層信号配線パタン１２ｂが配設される場合でも
、信号線間の電気的結合により高周波特性が劣化し難い
。したがって、信号配線パターン１２ａと内層信号配線
パターン１２ｂとを交互に配設することにより、信号線
の高周波性能の劣化を防止しつつ、配線密度を高くする
ことができる。さらに第２の導体層１３ｂにおいては、
この第２の導体層１３ｂとは互いに絶縁して内層信号配
線パターン１２ｂが配設（並設）されている。つまり、
内層信号配線パタニン１２ｂ領域を第２の導体層１３ｂ
が絶縁離隔して取囲むようになっている。この導体層（
パターン）パターン１３ｂは接地もしくは電源電位に接
続されており、さらに、第２の導体層１３ｂ　、第１の
導体層１３ａ１第２の絶縁層１１ｂ　、第３の絶縁層ｌ
ｉｅおよび第３の導体層１３ｃによりデカップリング・
キャパシタを構成することになる。

すなわち、絶縁層の誘電率、厚さ、面積によって所望の
容量を持つキャパシタが構成される。たとえば、外形が
１ＣＩ１１角程度の高速ＩＣ用パッケージを考え、同時
焼成プロセスを用いるとすると、基板の厚さ５１１、誘
電率が１０のときキャパシタの容量は１００９Ｆ程度と
なる。

以上述べたように、第２の導体層１３ｂの内層信号配線
パターン１２ｂ以外の導体パターンはキャパシタの１部
を構成しているが、高周波的には接地電位になっており
、内層信号配線パターン１２ｂ間を電気的に隔離する役
割も果たす。さらに、内層信号配線パターン１２ｂと、
同一平面上にある第２の導体層１３ｂを成す導体パター
ン間の空隙を変えることにより、容易に内層信号配線パ
ターン１２ｂの特性インピーダンスを調整することがで
きるので、設計変更をし、内層信号配線パターン１２ｂ
を電源線に用いた場合、第２の導体層に対応するマスク
１枚のみを新たに作製するだけで、低インピーダンスの
電源線を持った多層配線基板を作製することができる。

以上、本発明を高速ＩＣ用パッケージに応用したものを
例にとって説明したが、本発明の適用はパッケージに限
るものではなく、高周波特性を維持しつつ高密度実装を
必要とする多層基板一般に適用されるものである。

また、上記では内層信号配線パターン１２ｂを、別設し
た他のヴィアホール１４を介して再び主面に引出した構
成を示したが、たとえばそのまま側端面に引出したり、
多層配線基板内外の他の構成物、たとえば導体層などに
接続した構成としてもよい。

［発明の効果］ 上記したように、本発明に係る多層配線基板においては
、はぼ平行に放射状に配設されている信号線群中、一部
の信号線の少なくない部分を、隣接する接地面を成す導
体層を貫通し、さらに他の導体層（メタライズ）面に形
成して、この信号線が形成されている以外の部分に導体
パターンを構成することにより、高周波特性を劣化させ
ずに高密度に配線することが可能となる。

また、同時に効果的なデカップリング・キャパシタも構
成され、さらに、前記メタライズ面に形設された内層信
号線は、それらの内層信号配線間に高周波的には接地さ
れた導体パターンが配設されているので、高いアイソレ
ーションを得る。さらにまた、内層信号配線の特性イン
ピーダンスは、内層信号配線と同一平面内の導体パター
ンとの空隙により容易に制御できるので、マスク１枚の
変更により、該配線を信号線に用いたり、低インピーダ
ンスの電源線に用いたりすることができる。

【図面の簡単な説明】

第１図は本発明に係る多層配線基板の構成例を示めす分
解図、第２図（ａ）　、　（ｂ）第３図および第４図は
従来の配線基板の要部構造を示す斜視図、第５図は従来
のパッケージにＩＣチップおよびキャパシタを搭載した
状態を示す斜視図である。 １１ａ、ｌｌｂ、ｌｉｅ、ｌｉｄ　−−−−絶縁層１２
ａ・・・・・・信号配線パターン（外層）１２ｂ・・・
・・・内層信号配線パタ一ン１３ａ、１３ｂ、１４ｃ・
・・・・・高周波接地導体層（ＤＣ電位面導体層） １４・・・・・・ヴィアホール 第４図

Claims (2)

【特許請求の範囲】
1. （１）主面に所要の信号線が放射状に配設され、少くと
   も一層の高周波接地もしくはＤＣ電位面を成す導体層を
   内層する多層配線基板であって、前記信号線の一部が、
   隣接する内層導体層およびこれを支持する絶縁体層を貫
   通するヴィアを介して他の面側の他の導体層に並設的に
   配設された信号線に接続し引出されていることを特徴と
   する多層配線基板。
2. （２）請求項１において、内層の信号線が前記高周波接
   地もしくはＤＣ電位面を成す導体層以外の高周波接地も
   しくはＤＣ電位面を成す導体層面に並設的に配設されて
   いることを特徴とする多層配線基板。