CN110299340B - 半导体装置 - Google Patents

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Abstract

实施方式涉及半导体装置，具备：基板，设置在框体中；第1半导体芯片，设置在基板的上方，并具有第1上部电极、第1下部电极和第1栅极电极；板状的第一极电极，具有沿第1方向设置在框体之外的第1第一极端子和沿与第1方向相反方向的第2方向设置在框体之外的第2第一极端子，该第一极电极的一部分设置在框体中；以及板状的第二极电极，具有沿第1方向设置在框体之外的第1第二极端子和沿第2方向设置在框体之外的第2第二极端子，该第二极电极的一部分设置在框体中，与第一极电极对置设置。

Description

半导体装置
本申请以日本专利申请2018—56220号(申请日：2018年3月23日) 为基础申请来主张优先权。本申请通过参照该基础申请而包括基础申请的全部内容。
技术领域
实施方式涉及半导体装置。
背景技术
在功率半导体模块中，例如在金属基板的上方，在之间夹持绝缘基板来安装多个功率半导体芯片。功率半导体芯片例如是MOSFET(Metal Oxide Field EffectTransistor：金属氧化物半导体场效应晶体管)、IGBT(Insulated Gate BipolarTransistor：绝缘栅双极型晶体管)或者二极管。
通过将多个功率半导体模块连接，例如构成逆变器电路等电路系统。如果使用了功率半导体模块的电路系统的电感大，则会产生开关 (switching)损失变大这一问题。因此，希望降低使用了功率半导体模块的电路系统的电感。
发明内容
实施方式提供一种能够降低电感的半导体装置。
实施方式的半导体装置具备：框体；基板，设置在上述框体中；第1 半导体芯片，设置在上述基板的上方，并具有第1上部电极、第1下部电极和第1栅极电极；板状的第一极电极，具有沿第1方向设置在上述框体之外的第1第一极端子和沿与上述第1方向相反方向的第2方向设置在上述框体之外的第2第一极端子，该第一极电极的一部分设置在上述框体中；以及板状的第二极电极，具有沿上述第1方向设置在上述框体之外的第1 第二极端子和沿上述第2方向设置在上述框体之外的第2第二极端子，该第二极电极的一部分设置在上述框体中，与上述第一极电极对置设置。
附图说明
图1A、1B是第1实施方式的半导体装置的示意俯视图。
图2A、2B是第1实施方式的半导体装置的示意俯视图。
图3A、3B、3C是第1实施方式的半导体装置的示意剖视图。
图4是第1实施方式的半导体装置的等效电路图。
图5A、5B是第1实施方式的半导体装置的作用以及效果的说明图。
图6是第2实施方式的半导体装置的示意俯视图。
图7A、7B是第2实施方式的半导体装置的示意俯视图。
图8是第2实施方式的半导体装置的作用以及效果的说明图。
图9A、9B是第3实施方式的半导体装置的示意俯视图。
图10是第4实施方式的半导体装置的示意剖视图。
图11A、11B是第5实施方式的半导体装置的示意图。
图12A、12B是第5实施方式的半导体装置的作用以及效果的说明图。
具体实施方式
在本说明书中，有时对于相同或者类似的部件赋予相同的附图标记，省略重复的说明。
在本说明书中，为了表示部件等的位置关系，有时将附图的上方向记为“上”，将附图的下方向记为“下”。在本说明书中，“上”、“下”的概念不一定是表示与重力的朝向的关系的用语。
(第1实施方式)
图1A、图1B、图2A、图2B是第1实施方式的半导体装置的示意俯视图。图3A、图3B、图3C是第1实施方式的半导体装置的示意剖视图。图4是第1实施方式的半导体装置的等效电路图。以下，以第一极为负极 (N极)、第二极为正极(P极)的情况为例来进行说明。
第1实施方式的半导体装置是功率半导体模块100。如图4所示，第1 实施方式的功率半导体模块100将2个MOSFET串联连接。第1实施方式的功率半导体模块100是能够由1个模块构成半桥电路的、所谓的“2in1”类型的模块。例如，通过使用三个第1实施方式的功率半导体模块100能够构成3相逆变器电路。
第1实施方式的功率半导体模块100具备：树脂壳体10(框体)、盖 12、N电极14(第一极电极)、第1N端子14a(第1第一极端子)、第2N 端子14b(第2第一极端子)、P电极16(第二极电极)、第1P端子16a(第 1第二极端子)、第2P端子16b(第2第二极端子)、第1AC输出端子18a (输出端子)、第2AC输出端子18b、金属基板22、绝缘基板24(基板)、第1金属层26、第2金属层28、第3金属层30、MOSFET38(第1半导体芯片)、MOSFET40(第2半导体芯片)、焊线(bonding wire)42、硅凝胶 (silicone gel)44、第1金属芯棒(metal plug)52、第2金属芯棒54。
图1A是功率半导体模块100的俯视图。图1B是从功率半导体模块100 除去了盖12以及硅凝胶44的状态的俯视图。
图2A是从功率半导体模块100除去了盖12、P电极16(第二极电极) 以及硅凝胶44的状态的俯视图。图2B是从功率半导体模块100除去了盖 12、P电极16、N电极14、AC输出端子18以及硅凝胶44的状态的俯视图。
图3A是图1A所示的AA’方向的剖视图。图3B是图1A所示的BB’方向的剖视图。图3C是图1A所示的CC’方向的剖视图。
金属基板22例如是铜。例如，当将半导体模块向产品安装时，在金属基板22的背面连接未图示的散热板。
树脂壳体10设在金属基板22的周围。树脂壳体10由树脂形成。在树脂壳体10的上方设置盖12。另外，在半导体模块100的内部填充硅凝胶 44作为密封材料。树脂壳体10、金属基板22、盖12以及硅凝胶44具有保护半导体模块100内的部件或者将半导体模块100内的部件绝缘的功能。
绝缘基板24设置在树脂壳体10中。绝缘基板24设置在金属基板22 的上方。绝缘基板24具有将金属基板22与第1金属层26、第2金属层28 以及第3金属层30绝缘的功能。绝缘基板24在树脂中例如含有由氮化硼等形成的热传导率高的填料。绝缘基板24例如是作为高热传导材料的氮化铝(AlN)。
第1金属层26、第2金属层28以及第3金属层30设在绝缘基板24 上。第1金属层26、第2金属层28以及第3金属层30例如为铜。
MOSFET38设置在第1金属层26的上方。MOSFET38例如使用焊锡或Ag纳米粒子与第1金属层26连接。MOSFET38在上表面具有源极电极 38a(第1上部电极)以及栅极电极38c(第1栅极电极)，在下表面具有漏极电极38b(第1下部电极)。
MOSFET40设置在第2金属层28的上方。MOSFET38例如使用焊锡或Ag纳米粒子与第2金属层28连接。MOSFET40在上表面具有源极电极 40a(第2上部电极)以及栅极电极40c(第2栅极电极)，在下表面具有漏极电极40b(第2下部电极)。
MOSFET38、MOSFET40例如是使用了炭化硅(SiC)、硅(Si)或者氮化镓(GaN)等化合物半导体的半导体芯片。
N电极14为板状。N电极14具有第1N端子14a和第2N端子14b。 N电极14的一部分设置在树脂壳体10中。N电极14的一部分被硅凝胶44 包围。
第1N端子14a设置在树脂壳体10之外。第1N端子14a相对于树脂壳体10沿第1方向设置。
第2N端子14b设置在树脂壳体10之外。第2N端子14b相对于树脂壳体10沿与第1方向相反方向的第2方向设置。
第1N端子14a与第2N端子14b存在于以绝缘基板24的法线作为法线的两个不同的平面内。例如，第1N端子14a存在于图3A所示的平面P1 内，第2N端子14b存在于图3A所示的平面P2内。平面P1与平面P2是不同的平面。换言之，第1N端子14a与第2N端子14b设置在距离绝缘基板24不同的高度。
N电极14通过金属芯棒52与第3金属层30电连接。
P电极16为板状。P电极16具有第1P端子16a和第2P端子16b。P 电极16的一部分设置在树脂壳体10中。P电极16的一部分被硅凝胶44 包围。
第1P端子16a设置在树脂壳体10之外。第1P端子16a相对于树脂壳体10沿第1方向设置。
第2P端子16b设置在树脂壳体10之外。第2P端子16b相对于树脂壳体10沿与第1方向相反方向的第2方向设置。
第1P端子16a与第2P端子16b存在于以绝缘基板24的法线作为法线的不同的两个平面内。例如，第1P端子16a存在于图3B所示的平面P3 内，第2P端子16b存在于图3B所示的平面P4内。平面P3与平面P4是不同的平面。换言之，第1P端子16a与第2P端子16b设置在距离绝缘基板24不同的高度。其中，例如平面P3以及平面P4是与平面P1以及平面 P2不同的平面。
P电极16通过金属芯棒54与第2金属层28电连接。金属芯棒54贯通N电极14。
P电极16的至少一部分与N电极14的至少一部分对置。N电极14与 P电极16具有平行对置的区域。换言之，N电极14的一部分与P电极的一部分为平行平板。
从外部对P电极16例如施加正电压。从外部对N电极例如施加负电压。
第1AC输出端子18a设置在树脂壳体10之外。第1AC输出端子18a 相对于树脂壳体10沿与第1方向正交的第3方向设置。
第2AC输出端子18b设置在树脂壳体10之外。第2AC输出端子18b 相对于树脂壳体10沿与第3方向相反方向的第4方向设置。
功率半导体模块100例如具备未图示的第1栅极端子以及第2栅极端子。第1栅极端子例如与栅极电极38c电连接。第2栅极端子例如与栅极电极40c电连接。
N电极14、P电极16、第1AC输出端子18a、第2AC输出端子18b、第1栅极端子、第2栅极端子为金属。N电极14、P电极16、第1AC输出端子18a、第2AC输出端子18b、第1栅极端子、第2栅极端子例如为铜或者铜合金。
MOSFET38的源极电极38a通过焊线42与第3金属层30连接。N电极14经由金属芯棒52、第3金属层30以及焊线42与源极电极38a电连接。
P电极16经由金属芯棒54以及第2金属层28与漏极电极40b电连接。
第1AC输出端子18a以及第2AC输出端子18b经由未图示的焊线、第1金属层26与漏极电极38b以及源极电极40a连接。
接下来，对第1实施方式的半导体装置的作用以及效果进行说明。
通过将多个功率半导体模块连接，例如能够构成逆变器电路等电路系统。如果使用了功率半导体模块的电路系统的电感大，则当高速进行半导体芯片的开关的关闭(off)动作时，会产生被称为电涌(surge)电压的过电压。如果考虑电涌电压来将半导体芯片的耐压设计得高，则产生半导体芯片的接通电阻增大而电路系统的导通损失变大这一问题。另外，虽然通过增长关闭动作的时间能够降低电涌电压，但会产生电路系统的开关损失变大这一问题。因此，希望将使用了功率半导体模块的电路系统的电感降低。
例如，通过将三个能够由1个模块构成半桥电路的、“2in1”类型的功率半导体模块并联连接，可构成3相逆变器电路。该情况下，使用母线将各个功率半导体模块的端子间连接。该情况下，除了功率半导体模块的内部的电感以外，还增加母线的电感，使得使用了功率半导体模块的电路系统的电感增大。
图5A、图5B是第1实施方式的半导体装置的作用以及效果的说明图。图5A是将三个功率半导体模块100并联连接的情况的示意俯视图。图5B 是将三个功率半导体模块100并联连接的情况的示意剖视图。图5B是与图 3A相当的剖视图。
功率半导体模块100在树脂壳体10的两侧具有N电极14的端子。即，在树脂壳体10的两侧具有第1N端子14a和第2N端子14b。另外，功率半导体模块100在树脂壳体10的两侧具有P电极16的端子。即，在树脂壳体10的两侧具有第1P端子16a和第2P端子16b。
如图5A、图5B所示，能够将邻接的功率半导体模块100的第1N端子14a与第2N端子14b连接，并将第1P端子16a与第2P端子16b连接。因此，能够不使用母线(bus bar)便将功率半导体模块的端子间连接。因此，使用了功率半导体模块的电路系统的电感减少。
此外，邻接的功率半导体模块100的端子彼此的连接例如能够使用未图示的连接用螺钉来进行。
在布线的电感中具有基于自感应的自感和基于互感应的互感。布线的电感成为自感与互感之和。例如，N电极14与P电极16的电感具有N电极14与P电极16各自的自感、以及与N电极14和P电极16的互感应相伴的互感。
对功率半导体模块100而言，N电极14与P电极16的一部分成为平行平板。因此，互感向将自感抵消的方向作用。因此，N电极14与P电极 16的电感减少。从而，功率半导体模块100的内部的电感也减少。因而，使用了功率半导体模块100的电路系统的电感减少。
以上，根据第1实施方式，功率半导体模块100的连接不需要母线，能够减少使用了功率半导体模块100的电路系统的电感。另外，通过使N 电极14与P电极16的一部分为平行平板，能够减少使用了功率半导体模块100的电路系统的电感。
(第2实施方式)
第2实施方式的半导体装置与第1实施方式的不同之处在于：第一极电极具有沿框体的与第1方向垂直的第3方向设置的第3第一极端子、和在框体之外沿与第3方向相反方向的第4方向设置的第4第一极端子，第二极电极具有沿框体的与第1方向垂直的第3方向设置的第3第二极端子、和在框体之外沿与第3方向相反方向的第4方向设置的第4第二极端子。以下，对与第1实施方式重复的内容省略详细说明。
图6、图7A、图7B是第2实施方式的半导体装置的示意俯视图。
第2实施方式的功率半导体模块200具备：树脂壳体10(框体)、盖 12、N电极14(第一极电极)、第1N端子14a(第1第一极端子)、第2N 端子14b(第2第一极端子)、第3N端子14c(第3第一极端子)、第4N 端子14d(第4第一极端子)、P电极16(第二极电极)、第1P端子16a(第 1第二极端子)、第2P端子16b(第2第二极端子)、第3P端子16c(第3 第二极端子)、第4P端子16d(第4第二极端子)、第1AC输出端子18a(输出端子)、第2AC输出端子18b、第3AC输出端子18c、第4AC输出端子 18d、金属基板22、绝缘基板24(基板)、第1金属层26、第2金属层28、第3金属层30、MOSFET38(第1半导体芯片)、MOSFET40(第2半导体芯片)、焊线42、硅凝胶44、第1金属芯棒52、第2金属芯棒54。
图6是功率半导体模块200的俯视图。图7A是从功率半导体模块200 除去了盖12以及硅凝胶44的状态的俯视图。图7B是从功率半导体模块200除去了盖12、P电极16(第二极电极)以及硅凝胶44的状态的俯视图。
N电极14为板状。N电极14具有第1N端子14a、第2N端子14b、第3N端子14c、第4N端子14d。N电极14的一部分设置在树脂壳体10 中。N电极14的一部分被硅凝胶44包围。
第1N端子14a设置在树脂壳体10之外。第1N端子14a相对于树脂壳体10沿第1方向设置。
第2N端子14b设置在树脂壳体10之外。第2N端子14b相对于树脂壳体10沿与第1方向相反方向的第2方向设置。
第3N端子14c设置在树脂壳体10之外。第3N端子14c相对于树脂壳体10沿与第1方向垂直的第3方向设置。
第4N端子14d设置在树脂壳体10之外。第4N端子14d相对于树脂壳体10沿与第3方向相反方向的第4方向设置。
P电极16为板状。P电极16具有第1P端子16a、第2P端子16b、第 3P端子16c、第4P端子16d。P电极16的一部分设置在树脂壳体10中。P 电极16的一部分被硅凝胶44包围。
第1P端子16a设置在树脂壳体10之外。第1P端子16a相对于树脂壳体10沿第1方向设置。
第2P端子16b设置在树脂壳体10之外。第2P端子16b相对于树脂壳体10沿与第1方向相反方向的第2方向设置。
第3P端子16c设置在树脂壳体10之外。第3P端子16c相对于树脂壳体10沿与第1方向垂直的第3方向设置。
第4P端子16d设置在树脂壳体10之外。第4P端子16d相对于树脂壳体10沿与第3方向相反方向的第4方向设置。
图8是第2实施方式的半导体装置的作用以及效果的说明图。图8是将三个功率半导体模块200排列连接的情况的示意俯视图。
如图8所示，功率半导体模块200能够在第1方向、第2方向、第3 方向、第4方向的每一个方向都不使用母线而连接。因此，使用了功率半导体模块200的电路系统的布局的自由度提高。
此外，关于第1AC输出端子18a和第2AC输出端子18b、或者第3AC 输出端子18c和第4AC输出端子18d，在连接功率半导体模块200时，例如能够按照相互不接触的方式调整高度。
以上，根据第2实施方式，除了与第1实施方式相同的效果以外，使用了功率半导体模块200的电路系统的布局的自由度也会提高。
(第3实施方式)
第3实施方式的半导体装置与第1实施方式的不同之处在于：第一极电极以及第二极电极的至少任意一方具有条纹图案或者网格图案。以下，对与第1实施方式重复的内容省略详细说明。
图9A、图9B是第3实施方式的半导体装置的示意俯视图。图9A、图 9B是从功率半导体模块300除去了盖12以及硅凝胶44的状态的俯视图。
图9A的P电极16具有条纹状的图案。图9B的P电极16具有网格状的图案。
此外，虽然没有图示，但N电极14也能够成为具有条纹状的图案或者网格状的图案的构成。
对功率半导体模块300而言，N电极14以及P电极16的至少任意一方具有条纹状的图案或者网格状的图案。由此，能够降低伴随着温度变化而产生的应力。具体而言，能够降低树脂壳体10的内部的应力、端子的连接部处的应力。因此，能够实现使用了功率半导体模块300的可靠性高的电路系统。
以上，根据第3实施方式，除了与第1实施方式相同的效果以外，使用了功率半导体模块300的电路系统的可靠性也会提高。
(第4实施方式)
第4实施方式的半导体装置与第1实施方式的不同之处在于：在第一极电极与第二极电极之间设置介电常数比硅凝胶高的绝缘层。以下，对与第1实施方式重复的内容省略详细说明。
图10是第4实施方式的半导体装置的示意剖视图。图10是与第1实施方式的图3C相当的剖视图。
功率半导体模块400在N电极14与P电极16之间设置有介电常数比硅凝胶高的绝缘层60。绝缘层60例如是氟树脂、聚酰亚胺、环氧树脂。
功率半导体模块400通过在N电极14与P电极16之间设置介电常数比硅凝胶高的绝缘层60，能够减少功率半导体模块400的内部的电感。因此，能够减少使用了功率半导体模块400的电路系统的电感。
以上，根据第4实施方式，与第1实施方式相比，能够进一步减少使用了功率半导体模块400的电路系统的电感。
(第5实施方式)
第5实施方式的半导体装置与第1实施方式的不同之处在于：框体在第1方向具有凸部，并在第2方向具有凹部，第1第一极端子以及第1第二极端子设置于凸部，第2第一极端子以及第2第二极端子设置于凹部。以下，对与第1实施方式重复的内容省略详细说明。
第5实施方式的功率半导体模块500具备：树脂壳体10(框体)、盖 12、N电极14(第一极电极)、第1N端子14a(第1第一极端子)、第2N 端子14b(第2第一极端子)、P电极16(第二极电极)、第1P端子16a(第 1第二极端子)、第2P端子16b(第2第二极端子)、第1AC输出端子18a (输出端子)、第2AC输出端子18b、金属基板22、绝缘基板24(基板)、第1金属层26、第2金属层28、第3金属层30、MOSFET38(第1半导体芯片)、MOSFET40(第2半导体芯片)、焊线42、硅凝胶44、第1金属芯棒52、第2金属芯棒54。
图11A和图11B是第5实施方式的半导体装置的示意图。图11A是功率半导体模块500的俯视图。图11B是图11A的DD’剖视图。
树脂壳体10具有凸部10a以及凹部10b。凸部10a沿树脂壳体10的第 1方向设置(换言之，设置在树脂壳体10的第1方向上)。凹部10b沿树脂壳体10的第2方向设置(换言之，设置在树脂壳体10的第2方向上)。
在凸部10a设置有第1N端子14a以及第1P端子16a。另外，在凹部 10b设置有第2N端子14b以及第2P端子16b。
图12A、12B是第5实施方式的半导体装置的作用以及效果的说明图。图12A是将三个功率半导体模块500排列连接的情况的示意俯视图。图12B 是将三个功率半导体模块500并联连接的情况的示意剖视图。图12B是与图11B相当的剖视图。
对半导体模块而言，在电路系统内端子需要空间上的绝缘。例如，为了使供半导体模块的下表面固定的部件与第1N端子14a之间绝缘，需要一定的绝缘距离(图12B中的d)。如果对半导体模块要求的耐压变高，则绝缘距离d也需要变大。因此，存在半导体模块的高度(图12B中的h)也变高，导致使用了半导体模块的电路系统的大小变大这一问题。
在连接了功率半导体模块500的情况下，如图12B所示，邻接的功率半导体模块500的凸部10a嵌入到凹部10b。因此，例如，第1N端子14a 与供半导体模块500的下表面固定的部件之间的树脂壳体10间的绝缘距离变长。即，由于在第1N端子14a与供半导体模块的下表面固定的部件之间存在树脂壳体10，所以不再存在空间，第1N端子14a的有效的绝缘距离变长。对于第2N端子14b、第1P端子16a、第2P端子16b，有效的绝缘距离也同样变长。
因此，功率半导体模块500的绝缘耐压提高。换言之，即使缩短绝缘距离d而使功率半导体模块500的高度h变低，也能够实现所希望的耐压。因此，能够实现使用了功率半导体模块500的电路系统的小型化。
以上，根据第5实施方式，除了与第1实施方式相同的效果以外，还能够实现使用了半导体模块500的电路系统的小型化。
在第1至第5实施方式中，作为半导体模块，以“2in1”类型的模块为例进行了说明，但也能够使半导体模块的构成为“2in1”类型的模块以外的构成。
在第1至第5实施方式中，以使用MOSFET作为半导体芯片的情况为例进行了说明，但半导体芯片并不限定于此。例如，也能够应用IGBT、SBD (Schottky Barrier Diode：肖特基势垒二极管)、PIN二极管等其他的晶体管或二极管。另外，也能够应用晶体管与二极管的组合。
在第1至第5实施方式中，以在功率半导体模块内设置2个半导体芯片的方式为例进行了说明，但也可以例如设置三个以上半导体芯片。
对本发明的几个实施方式进行了说明，但这些实施方式只是例示，并不意图限定发明的范围。这些新的实施方式能够通过其他的各种方式加以实施，在不脱离发明主旨的范围，能够进行各种省略、置换、变更。这些实施方式及其变形包含在发明的范围及主旨中，并且，包含在技术方案所记载的发明及其等同的范围。

Claims (10)

1.一种半导体装置，其中，具备：
框体；
基板，设置在上述框体中；
第1半导体芯片，设置在上述基板的上方，并具有第1上部电极、第1下部电极和第1栅极电极；
第2半导体芯片，设置在上述基板的上方，具有第2上部电极、第2下部电极和第2栅极电极；
第1金属层，设置在上述基板和上述第1半导体芯片之间，与上述第1下部电极电连接；
第2金属层，设置在上述基板和上述第2半导体芯片之间，与上述第2下部电极电连接；
第3金属层，设置在上述基板的上方，与上述第1上部电极电连接；
板状的第一极电极，具有沿第1方向设置在上述框体之外的第1第一极端子和沿与上述第1方向相反方向的第2方向设置在上述框体之外的第2第一极端子，该第一极电极的一部分设置在上述框体中；
板状的第二极电极，具有沿上述第1方向设置在上述框体之外的第1第二极端子和沿上述第2方向设置在上述框体之外的第2第二极端子，该第二极电极的一部分设置在上述框体中，与上述第一极电极对置设置；
输出端子，设置在上述框体之外；
第1金属芯棒，设置在上述第3金属层和上述第一极电极之间，将上述第3金属层和上述第一极电极电连接；以及
第2金属芯棒，设置在上述第2金属层和上述第二极电极之间，将上述第2金属层和上述第二极电极电连接，
上述输出端子与上述第1下部电极以及上述第2上部电极电连接。
2.根据权利要求1所述的半导体装置，其中，
上述第2金属芯棒贯通上述第一极电极。
3.一种半导体装置，其中，具备：
框体；
基板，设置在上述框体中；
第1半导体芯片，设置在上述基板的上方，并具有第1上部电极、第1下部电极和第1栅极电极；
板状的第一极电极，具有沿第1方向设置在上述框体之外的第1第一极端子和沿与上述第1方向相反方向的第2方向设置在上述框体之外的第2第一极端子，该第一极电极的一部分设置在上述框体中；以及
板状的第二极电极，具有沿上述第1方向设置在上述框体之外的第1第二极端子和沿上述第2方向设置在上述框体之外的第2第二极端子，该第二极电极的一部分设置在上述框体中，与上述第一极电极对置设置，
上述第一极电极具有沿与上述第1方向垂直的第3方向设置在上述框体之外的第3第一极端子和沿与上述第3方向相反方向的第4方向设置在上述框体之外的第4第一极端子，
上述第二极电极具有沿上述第3方向设置在上述框体之外的第3第二极端子和沿上述第4方向设置在上述框体之外的第4第二极端子。
4.根据权利要求1或者3所述的半导体装置，其中，
上述第一极电极和上述第二极电极中的至少任意一方具有条纹图案或者网格图案。
5.根据权利要求1或者3所述的半导体装置，其中，
在上述第一极电极与上述第二极电极之间设置有介电常数比硅凝胶高的绝缘层。
6.根据权利要求1或者3所述的半导体装置，其中，
上述框体沿上述第1方向具有凸部，沿上述第2方向具有凹部，上述第1第一极端子以及上述第1第二极端子设置于上述凸部，上述第2第一极端子以及上述第2第二极端子设置于上述凹部。
7.根据权利要求1或者3所述的半导体装置，其中，
上述第1第一极端子与上述第2第一极端子存在于以上述基板的法线作为法线的不同的两个平面内，上述第1第二极端子与上述第2第二极端子存在于以上述基板的法线作为法线的不同的两个平面内。
8.根据权利要求5所述的半导体装置，其中，
在上述框体中填充有硅凝胶。
9.根据权利要求1或者3所述的半导体装置，其中，
上述第1半导体芯片是MOSFET或者IGBT。
10.根据权利要求1或者3所述的半导体装置，其中，
上述框体是树脂。
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Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101599484A (zh) * 2008-06-05 2009-12-09 三菱电机株式会社 树脂密封型半导体装置及其制造方法
JP2014011338A (ja) * 2012-06-29 2014-01-20 Denso Corp 半導体装置
WO2014208450A1 (ja) * 2013-06-24 2014-12-31 日産自動車株式会社 電力変換装置
JP2016035994A (ja) * 2014-08-04 2016-03-17 株式会社東芝 半導体装置、および半導体モジュール
CN105870116A (zh) * 2015-02-06 2016-08-17 瑞萨电子株式会社 半导体器件
CN105990284A (zh) * 2014-08-22 2016-10-05 株式会社东芝 半导体装置
CN107155372A (zh) * 2014-11-28 2017-09-12 日产自动车株式会社 半桥功率半导体模块及其制造方法
JP2018041769A (ja) * 2016-09-05 2018-03-15 株式会社デンソー 半導体装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05183094A (ja) * 1992-01-06 1993-07-23 Nec Ic Microcomput Syst Ltd 半導体集積回路
JP2000049280A (ja) * 1998-07-31 2000-02-18 Toshiba Corp 半導体装置とその製造方法
JP2004014891A (ja) * 2002-06-10 2004-01-15 Tetsuya Hojo 立体凝縮型のキュービック状ｉｃパッケージ、およびコネクター部品
JP4628687B2 (ja) * 2004-03-09 2011-02-09 ルネサスエレクトロニクス株式会社 半導体装置
JP4450230B2 (ja) * 2005-12-26 2010-04-14 株式会社デンソー 半導体装置
JP4804497B2 (ja) * 2008-03-24 2011-11-02 ルネサスエレクトロニクス株式会社 半導体装置
CN104040715B (zh) 2012-02-09 2017-02-22 富士电机株式会社 半导体器件
JP2016006806A (ja) 2013-06-05 2016-01-14 富士電機株式会社 半導体装置
JP6112073B2 (ja) 2014-06-20 2017-04-12 株式会社豊田自動織機 半導体装置
WO2016031052A1 (ja) 2014-08-29 2016-03-03 三菱電機株式会社 半導体装置及び多相用半導体装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101599484A (zh) * 2008-06-05 2009-12-09 三菱电机株式会社 树脂密封型半导体装置及其制造方法
JP2014011338A (ja) * 2012-06-29 2014-01-20 Denso Corp 半導体装置
WO2014208450A1 (ja) * 2013-06-24 2014-12-31 日産自動車株式会社 電力変換装置
JP2016035994A (ja) * 2014-08-04 2016-03-17 株式会社東芝 半導体装置、および半導体モジュール
CN105990284A (zh) * 2014-08-22 2016-10-05 株式会社东芝 半导体装置
CN107155372A (zh) * 2014-11-28 2017-09-12 日产自动车株式会社 半桥功率半导体模块及其制造方法
CN105870116A (zh) * 2015-02-06 2016-08-17 瑞萨电子株式会社 半导体器件
JP2018041769A (ja) * 2016-09-05 2018-03-15 株式会社デンソー 半導体装置

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