KR20150101893A - 반도체 장치 - Google Patents

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KR20150101893A
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semiconductor
terminal
package
semiconductor device
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노부타카 마츠오카
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가부시끼가이샤 도시바
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Abstract

본 발명은 복수의 반도체 장치가 실장되는 반도체 시스템의 소형화를 실현한다.
실시 형태의 반도체 장치는, 반도체 칩과, 반도체 칩을 둘러싸는 패키지와, 패키지의 상측에 있어서, 상단부가 패키지의 상면과 일치하거나 또는 상면보다 돌출되어 노출되고, 패키지의 하측에 있어서, 하단부가 패키지의 하면과 일치하거나 또는 하면보다 돌출되어 노출되는 제1 전극 단자와, 패키지의 상측에 있어서, 상단부가 상면과 일치하거나 또는 상면보다 돌출되어 노출되고, 패키지의 하측에 있어서, 하단부가 하면과 일치하거나 또는 하면보다 돌출되어 노출되는 제2 전극 단자를 구비한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 출원은 일본 특허 출원 제2014-37564호(출원일:2014년 2월 27일)를 기초 출원으로 하는 우선권을 향수한다. 본 출원은 이 기초 출원을 참조함으로써 기초 출원의 모든 내용을 포함한다.
본 발명의 실시 형태는, 반도체 장치에 관한 것이다.
예를 들어, 트랜지스터, 다이오드 등의 반도체 칩이 패키지 내에 수용된 반도체 장치를, 프린트 기판 위에 실장함으로써, 반도체 시스템이 구축된다. 반도체 시스템의 소형화를 실현시키기 위해서는, 반도체 장치간의 배선에 필요한 영역을 축소하는 것이 바람직하다.
본 발명은 복수의 반도체 장치가 실장되는 반도체 시스템의 소형화를 실현한다.
실시 형태의 반도체 장치는, 반도체 칩과, 반도체 칩을 둘러싸는 패키지와, 패키지의 상측에 있어서, 상단부가 패키지의 상면과 일치하거나 또는 상면보다 돌출되어 노출되고, 패키지의 하측에 있어서, 하단부가 패키지의 하면과 일치하거나 또는 하면보다 돌출되어 노출되는 제1 전극 단자와, 패키지의 상측에 있어서, 상단부가 상면과 일치하거나 또는 상면보다 돌출되어 노출되고, 패키지의 하측에 있어서, 하단부가 하면과 일치하거나 또는 하면보다 돌출되어 노출되는 제2 전극 단자를 구비한다.
도 1은 제1 실시 형태의 반도체 장치의 모식도이다.
도 2는 제1 실시 형태의 반도체 장치의 모식 사시도이다.
도 3은 제1 실시 형태의 반도체 장치의 작용 설명도이다.
도 4는 제1 실시 형태의 반도체 장치의 작용 설명도이다.
도 5는 제1 실시 형태의 변형예의 반도체 장치의 모식 사시도이다.
도 6은 제2 실시 형태의 반도체 장치의 모식도이다.
도 7은 제3 실시 형태의 반도체 장치의 모식도이다.
도 8은 제4 실시 형태의 반도체 장치의 모식도이다.
도 9는 제5 실시 형태의 반도체 장치의 모식도이다.
도 10은 제6 실시 형태의 반도체 장치의 모식도이다.
도 11은 제7 실시 형태의 반도체 장치의 모식도이다.
도 12는 제8 실시 형태의 반도체 장치의 모식도이다.
도 13은 제9 실시 형태의 반도체 장치의 모식도이다.
도 14는 제10 실시 형태의 반도체 장치의 모식도이다.
도 15는 제11 실시 형태의 반도체 장치의 모식 사시도이다.
도 16은 제11 실시 형태의 반도체 장치를 갖는 반도체 시스템의 모식 사시도이다.
도 17은 제11 실시 형태의 반도체 장치를 갖는 반도체 시스템의 모식 사시도이다.
도 18은 제12 실시 형태의 반도체 장치의 모식 사시도이다.
도 19는 제13 실시 형태의 반도체 장치를 갖는 반도체 시스템의 모식 사시도이다.
도 20은 제13 실시 형태의 반도체 장치를 갖는 반도체 시스템의 변형예의 모식 사시도이다.
도 21은 제14 실시 형태의 반도체 시스템의 모식도이다.
도 22는 제14 실시 형태의 반도체 시스템의 모식도이다.
이하, 도면을 참조하면서 본 발명의 실시 형태를 설명한다. 또한, 이하의 설명에서는, 동일한 부재 등에는 동일한 부호를 붙이고, 한번 설명한 부재 등에 대해서는 적절히 그 설명을 생략한다.
본 명세서 중, 「반도체 칩」이란, 반도체를 재료로 하는 능동 소자를 의미한다. 예를 들어, 다이오드, 트랜지스터, 사이리스터 등이다.
또한, 본 명세서에 있어서, 「패키지」란, 반도체 칩의 주위에 설치되고, 반도체 칩을 물리적 충격, 습기 등으로부터 보호하는 부재를 의미한다. 예를 들어, 수지, 실리콘 겔, 세라믹 등의 재료 또는 그들의 조합을 적용하는 것을 생각할 수 있다.
또한, 본 명세서에 있어서, 「상측」, 「하측」, 「상면」, 「하면」, 「상방」, 「하방」 등의 용어는, 반드시 중력 방향에 대한 상하를 의미하는 용어가 아니고, 부재 등의 상대 위치 관계를 규정하기 위해서 사용되는 용어이다.
또한, 본 명세서에 있어서, 「반도체 시스템」이란, 패키지화된 반도체 장치를 복수개, 프린트 기판 등의 회로 기판이나, 반도체 모듈에 실장해서 구성되는 반도체 회로를 의미한다. 반도체 시스템에는, 반도체 장치 이외에도, 저항이나 콘덴서 등의 수동 부품이 실장되어도 상관없다.
(제1 실시 형태)
본 실시 형태의 반도체 장치는, 반도체 칩과, 반도체 칩을 둘러싸는 패키지와, 상단부가 패키지의 상측에 패키지의 상면과 일치하거나 또는 상면보다 돌출되어 노출되고, 하단부가 패키지의 하측에 패키지의 하면과 일치하거나 또는 하면보다 돌출되어 노출되는 제1 전극 단자와, 상단부가 패키지의 상측에 패키지의 상면과 일치하거나 또는 상면보다 돌출되어 노출되고, 하단부가 패키지의 하측에 패키지의 하면과 일치하거나 또는 하면보다 돌출되어 노출되는 제2 전극 단자를 구비한다.
도 1은 본 실시 형태의 반도체 장치의 모식도이다. 도 1의 (a)가 모식 단면도, 도 1의 (b)가 모식 상면도이다. 도 1의 (b)는 반도체 칩 상방의 수지 캡 및 반도체 칩을 덮는 보호재를 제거한 상태의 도면이다. 도 2는 본 실시 형태의 반도체 장치의 외관을 나타내는 모식 사시도이다.
본 실시 형태의 반도체 장치는, 예를 들어 3단자의 종형의 IGBT(Insulated Gate Bipolar Transistor)이다. 본 실시 형태의 반도체 장치는, 반도체 칩(10), 패키지(12), 에미터 단자(제1 전극 단자)(14), 콜렉터 단자(제2 전극 단자)(16), 게이트 단자(제3 전극 단자)(18)를 구비한다.
반도체 칩(10)은, 예를 들어 실리콘을 재료로 한다. 반도체 칩(10)에는, 종형의 IGBT가 형성되어 있다.
본 실시 형태의 패키지(12)는, 반도체 칩(10)을 둘러싸고, 반도체 칩(10) 하방의 방열판(20), 반도체 칩(10) 측방의 수지 케이스(22), 반도체 칩(10) 상방의 수지 캡(24)을 구비한다. 방열판(20)은, 예를 들어 금속이며, 예를 들어 구리나 알루미늄이다.
방열판(20) 위에는, 절연 기판(26)이 설치된다. 절연 기판(26) 위에 반도체 칩(10)이 적재된다. 절연 기판(26)은 도전층(26a), 절연층(26b), 도전층(26c)의 3층 구조로 되어 있다. 도전층(26a), 도전층(26c)은, 예를 들어 구리 등의 금속이다. 또한, 절연층(26b)은, 예를 들어 알루미나나 질화알루미늄 등의 세라믹스이다.
에미터 단자(14)의 상단부는, 패키지(12)의 상측에, 패키지(12)의 상면과 일치하거나 또는 상면보다 돌출되어 노출된다. 본 실시 형태의 경우, 수지 캡(24)의 상면보다 돌출되어 노출된다.
에미터 단자(14)의 하단부는, 패키지(12)의 하측에 패키지(12)의 하면과 일치하거나 또는 하면보다 돌출되어 노출된다. 본 실시 형태의 경우, 방열판(20)의 하면보다 돌출되어 노출된다.
에미터 단자(14)는 본딩 와이어(30)에 의해, 반도체 칩(10)의 에미터 전극에 접속된다. 본딩 와이어(30)는 금속이며, 예를 들어 금 또는 알루미늄이다.
콜렉터 단자(16)의 상단부는 패키지(12)의 상측에, 패키지(12)의 상면과 일치하거나 또는 상면보다 돌출되어 노출된다. 본 실시 형태의 경우, 수지 캡(24)의 상면보다 돌출되어 노출된다.
콜렉터 단자(16)의 하단부는 패키지(12)의 하측에 패키지(12)의 하면과 일치하거나 또는 하면보다 돌출되어 노출된다. 본 실시 형태의 경우, 방열판(20)의 하면보다 돌출되어 노출된다.
콜렉터 단자(16)는 본딩 와이어(30)에 의해, 도전층(26c)을 통해서 반도체 칩(10)의 콜렉터 전극에 접속된다. 본딩 와이어(30)는 금속이며, 예를 들어 금 또는 알루미늄이다.
게이트 단자(18)의 상단부는 패키지(12)의 상측에, 패키지(12)의 상면과 일치하거나 또는 상면보다 돌출되어 노출된다. 본 실시 형태의 경우, 수지 캡(24)의 상면보다 돌출되어 노출된다.
게이트 단자(18)의 하단부는 패키지(12)의 하측에 패키지(12)의 하면과 일치하거나 또는 하면보다 돌출되어 노출된다. 본 실시 형태의 경우, 방열판(20)의 하면보다 돌출되어 노출된다.
게이트 단자(18)는 본딩 와이어(30)에 의해, 반도체 칩(10)의 게이트 전극에 접속된다. 본딩 와이어(30)는 금속이며, 예를 들어 금 또는 알루미늄이다.
반도체 칩(10)은 패키지(12) 내에, 예를 들어 실리콘 겔(32)로 밀봉된다. 실리콘 겔(32)은 반도체 칩(10)의 보호재이다. 실리콘 겔(32)과 수지 캡(24) 사이는 중공(中空)이다.
본 실시 형태의 반도체 장치는, 에미터 단자(14) 및 콜렉터 단자(16)가 패키지(12)의 측방에도 노출되어 있다. 에미터 단자(14) 및 콜렉터 단자(16)는 패키지(12)의 측면과 일치하거나 또는 측면보다 돌출되어 노출되어 있다.
이하, 본 실시 형태의 반도체 장치의 작용 및 효과에 대해서 설명한다.
도 3은 본 실시 형태의 반도체 장치의 작용 설명도이다. 도 3의 (a)는 복수의 본 실시 형태의 반도체 장치를 조합한 구성을 도시하는 도면, 도 3의 (b)는 도 3의 (a)의 회로도이다.
도 3의 (a)에서는, 본 실시 형태의 IGBT를 세로로 3단 적층하고 있다. 각각의 IGBT는, 패키지(12)의 상면 및 하면으로부터, 에미터 단자(14), 콜렉터 단자(16), 게이트 단자(18)가 돌출되어 있다. 따라서, 상하의 IGBT의 단자를 접촉시키는 것만으로, 각각의 단자의 전기적 도통이 확보된다. IGBT를 세로로 3단 적층함으로써, 도 3의 (b)에 도시한 바와 같이, IGBT를 3개 병렬로 접속한 회로가 실현된다.
도 4는 본 실시 형태의 반도체 장치의 작용을 설명하는 도면이다. 도 4의 (a)는 복수의 본 실시 형태의 반도체 장치를 조합한 구성을 도시하는 도면, 도 4의 (b)는 도 4의 (a)의 회로도이다.
도 4의 (a)에서는, 본 실시 형태의 IGBT를 가로로 2개 배열하고 있다. 각각의 IGBT는 패키지(12)의 측면으로부터, 에미터 단자(14), 콜렉터 단자(16)가 돌출되어 있다. 따라서, 좌우의 IGBT의 단자를 접촉시키는 것만으로, 각각의 단자의 전기적 도통이 확보된다. IGBT를 가로로 2개 배열함으로써, 도 4의 (b)에 도시한 바와 같이, IGBT를 2개 직렬로 접속한 회로가 실현된다.
본 실시 형태의 IGBT는, 패키지(12)의 상면, 하면, 측면으로부터 각 단자가 돌출되어 있음으로써, 복수의 IGBT를 세로 방향으로 적층하거나 또는 가로 방향으로 배열할 때 부가적인 접속 배선을 필요로 하지 않고, 각 IGBT의 단자간을 접속하는 것이 가능하다. 또한, 도 3이나 도 4에 도시한 바와 같이, 입체적인 IGBT의 배치가 가능해진다. 따라서, 예를 들어 복수의 IGBT를 프린트 기판에 실장한 반도체 시스템을 구축할 때 반도체 시스템 사이즈의 소형화를 실현하는 것이 가능하다.
또한, 세로 방향으로 적층하거나, 가로 방향으로 배열하거나 하는 경우의 IGBT의 개수를 적절하게 선택함으로써, 용이하게 정격 전류나 정격 전압 등을 원하는 값으로 설정하는 것이 가능하다. 따라서, 반도체 시스템의 설계 자유도가 향상된다.
또한, 각 IGBT의 단자간의 전기적 도통은, 각 단자간을 압접(壓接)하는 것만으로 실현되어도 상관없다. 또한, 각 단자 사이에, 땜납층 등의 접착층을 형성해도 상관없다.
(변형예)
도 5는 본 실시 형태의 변형예의 반도체 장치의 외관을 나타내는 모식 사시도이다. 실시 형태의 반도체 장치와는, 단자의 형상이 다르다.
본 변형예의 IGBT는, 에미터 단자(14), 콜렉터 단자(16), 게이트 단자(18)가 원기둥 형상을 나타내고 있다. 본 변형예의 반도체 장치에 의해서도, 실시 형태와 마찬가지로, 반도체 시스템 사이즈의 소형화를 실현하는 것이 가능하다.
(제2 실시 형태)
본 실시 형태의 반도체 장치는, 반도체 칩의 보호재가 몰드 수지인 점 및 방열판을 구비하지 않은 것 이외에는, 제1 실시 형태와 마찬가지이다. 따라서, 제1 실시 형태와 중복되는 내용에 대해서는, 일부 기재를 생략한다.
도 6은 본 실시 형태의 반도체 장치의 모식도이다. 도 6의 (a)가 모식 단면도, 도 6의 (b)가 모식 상면도이다. 도 6의 (b)는 반도체 칩 상방의 보호재를 제거한 상태의 도면이다.
본 실시 형태의 패키지(12)는, 반도체 칩(10)을 둘러싼다. 패키지(12)는, 반도체 칩(10)의 하방의 지지 기판(36), 반도체 칩(10)의 보호재로 되는 몰드 수지(38)를 구비한다. 지지 기판(36)은 절연체이며, 예를 들어 수지 또는 세라믹스이다.
지지 기판(36) 위에는 절연 기판(26)이 설치된다. 절연 기판(26) 위에 반도체 칩(10)이 적재된다. 절연 기판(26)은 도전층(26a), 절연층(26b), 도전층(26c)의 3층 구조로 되어 있다. 도전층(26a), 도전층(26c)은, 예를 들어 구리이다. 또한, 절연층(26b)은, 예를 들어 알루미나나 질화알루미늄 등의 세라믹스이다.
본 실시 형태의 IGBT는, 제1 실시 형태와 마찬가지로, 패키지(12)의 상면, 하면, 측면으로부터 각 단자가 돌출되어 있다. 따라서, 예를 들어 복수의 IGBT를 프린트 기판에 실장한 반도체 시스템을 구축할 때 반도체 시스템 사이즈의 소형화를 실현하는 것이 가능하다.
또한, 제1 실시 형태에 비교하여 부품 개수도 적어, 용이하게 제조하는 것이 가능하다.
(제3 실시 형태)
본 실시 형태의 반도체 장치는, 반도체 칩이, 본딩 와이어가 아닌, 접착층에 의해 직접 각 단자 또는 도전층에 접속되는 것 이외에는, 제2 실시 형태와 마찬가지이다. 따라서, 제2 실시 형태와 중복되는 내용에 대해서는, 일부 기재를 생략한다.
도 7은 본 실시 형태의 반도체 장치의 모식도이다. 도 7의 (a)가 모식 단면도, 도 7의 (b)가 모식 상면도이다. 도 7의 (b)는, 반도체 칩 상방의 보호재를 제거한 상태의 도면이다.
본 실시 형태의 IGBT에서는, 에미터 단자(14)는, 도시하지 않은 접착층에 의해, 반도체 칩(10)의 에미터 전극과 직접 접속된다. 또한, 콜렉터 단자(16)는 도시하지 않은 접착층에 의해, 도전층(26c)과 직접 접속된다. 도전층(26c)은 반도체 칩(10)의 콜렉터 전극과 접속된다. 또한, 게이트 단자(18)는, 도시하지 않은 접착층에 의해, 반도체 칩(10)의 게이트 전극과 직접 접속된다. 접착층은 도전성을 가지며, 예를 들어 땜납이다.
본 실시 형태의 IGBT는, 제1 실시 형태와 마찬가지로, 패키지(12)의 상면, 하면, 측면으로부터 각 단자가 돌출되어 있다. 따라서, 예를 들어 복수의 IGBT를 프린트 기판에 실장한 반도체 시스템을 구축할 때 반도체 시스템 사이즈의 소형화를 실현하는 것이 가능하다.
또한, 제2 실시 형태에 비교하여 각 단자를 반도체 칩(10)의 전극과 직접 접속함으로써, 전류가 흐르는 영역의 단면적이 증가한다. 따라서, 접속부의 저항이 저감되어, IGBT의 동작 특성이 향상된다.
(제4 실시 형태)
본 실시 형태의 반도체 장치는, 2단자의 반도체 장치인 것 이외에는, 제3 실시 형태와 마찬가지이다. 따라서, 제3 실시 형태와 중복되는 내용에 대해서는, 일부 기재를 생략한다.
도 8은 본 실시 형태의 반도체 장치의 모식도이다. 도 8의 (a)가 모식 단면도, 도 8의 (b)가 모식 상면도이다. 도 8의 (b)는 반도체 칩 상방의 보호재를 제거한 상태의 도면이다.
본 실시 형태의 반도체 장치는, 예를 들어 2단자의 종형 다이오드이다. 본 실시 형태의 반도체 장치는, 반도체 칩(10), 패키지(12), 애노드 단자(제1 전극 단자)(44), 캐소드 단자(제2 전극 단자)(46)를 구비한다.
본 실시 형태의 IGBT에서는, 애노드 단자(44)는, 도시하지 않은 접착층에 의해, 반도체 칩(10)의 애노드 전극과 직접 접속된다. 또한, 캐소드 단자(46)는 도시하지 않은 접착층에 의해, 도전층(26c)과 직접 접속된다. 도전층(26c)은 반도체 칩(10)의 캐소드 전극에 접속된다. 접착층은 도전성을 가지며, 예를 들어 땜납이다.
본 실시 형태의 다이오드는, 제3 실시 형태와 마찬가지로, 패키지(12)의 상면, 하면, 측면으로부터 각 단자가 돌출되어 있다. 따라서, 예를 들어 복수의 다이오드를 프린트 기판에 실장한 반도체 시스템을 구축할 때 반도체 시스템 사이즈의 소형화를 실현하는 것이 가능하다.
(제5 실시 형태)
본 실시 형태의 반도체 장치는, 2개의 반도체 칩을 구비하는 것 이외에는, 제3 실시 형태와 마찬가지이다. 따라서, 제3 실시 형태와 중복되는 내용에 대해서는, 일부 기재를 생략한다.
도 9는 본 실시 형태의 반도체 장치의 모식도이다. 도 9의 (a)가 모식 단면도, 도 9의 (b)가 모식 상면도이다. 도 9의 (b)는 반도체 칩 상방의 보호재를 제거한 상태의 도면이다.
본 실시 형태의 반도체 장치는, 예를 들어 제1 반도체 칩(50)과 제2 반도체 칩(52)을 구비한다. 제1 반도체 칩(50)은, 예를 들어 3단자의 종형의 IGBT이다. 제2 반도체 칩(52)은, 예를 들어 환류 다이오드로서 기능하는 2단자의 종형 다이오드이다.
본 실시 형태의 반도체 장치는, 제1 전극 단자(54), 제2 전극 단자(56), 게이트 단자(58)를 구비한다. 제1 전극 단자(54)는 제1 반도체 칩(50)의 에미터 단자와 제2 반도체 칩(52)의 애노드 단자의 공통 단자이다. 제2 전극 단자(56)는 제1 반도체 칩(50)의 콜렉터 단자와 제2 반도체 칩(52)의 캐소드 단자의 공통 단자이다.
본 실시 형태의 반도체 장치에서는, 제1 전극 단자(54)는, 도시하지 않은 접착층에 의해, 제1 반도체 칩(50)의 에미터 전극과 제2 반도체 칩(52)의 애노드 전극에 직접 접속된다. 또한, 제2 전극 단자(46)는, 도시하지 않은 접착층에 의해, 도전층(26c)에 직접 접속된다. 도전층(26c)은, 제1 반도체 칩(50)의 콜렉터 전극과, 제2 반도체 칩(52)의 캐소드 전극에 접속된다. 접착층은, 도전성을 가지며, 예를 들어 땜납이다.
본 실시 형태의 다이오드는, 제3 실시 형태와 마찬가지로, 패키지(12)의 상면, 하면, 측면으로부터 각 단자가 돌출되어 있다. 따라서, 예를 들어 IGBT와 다이오드의 2개의 반도체 칩을 구비하는 복수의 반도체 장치를 프린트 기판에 실장한 반도체 시스템을 구축할 때 반도체 시스템 사이즈의 소형화를 실현하는 것이 가능하다.
또한, 2개의 반도체 칩은, IGBT와 다이오드의 조합에 한정되는 것은 아니다. 예를 들어, MOSFET와 다이오드 등, 그 외의 조합으로 하는 것도 가능하다. 또한, 3개 이상의 반도체 칩을 구비하는 것도 가능하다.
(제6 실시 형태)
본 실시 형태의 반도체 장치는, 반도체 칩이, 절연 기판 상이 아닌, 전극 단자와 일체화된 프레임 상에 형성되는 것 이외에는, 기본적으로 제2 실시 형태와 마찬가지이다. 따라서, 제2 실시 형태와 중복되는 내용에 대해서는, 일부 기재를 생략한다.
도 10은 본 실시 형태의 반도체 장치의 모식도이다. 도 10의 (a)가 모식 단면도, 도 10의 (b)가 모식 상면도이다. 도 10의 (b)는 반도체 칩 상방의 보호재를 제거한 상태의 도면이다.
본 실시 형태의 IGBT에서는, 반도체 칩(10)이 콜렉터 단자(16)와 일체화된 금속제의 프레임(60) 위에 적재된다. 반도체 칩(10)과 프레임(60)은, 도시하지 않은 접착층, 예를 들어 땜납으로 접착된다.
본 실시 형태의 IGBT는, 제2 실시 형태와 마찬가지로, 패키지(12)의 상면, 하면, 측면으로부터 각 단자가 돌출되어 있다. 따라서, 예를 들어 복수의 IGBT를 프린트 기판에 실장한 반도체 시스템을 구축할 때 반도체 시스템 사이즈의 소형화를 실현하는 것이 가능하다.
또한, 제2 실시 형태에 비해 부품 개수도 적어, 용이하게 제조하는 것이 가능하다.
(제7 실시 형태)
본 실시 형태의 반도체 장치는, 지지 기판 대신에 방열판을 구비하는 것 이외에는, 제2 실시 형태와 마찬가지이다. 따라서, 제2 실시 형태와 중복되는 내용에 대해서는, 일부 기재를 생략한다.
도 11은 본 실시 형태의 반도체 장치의 모식도이다. 도 11의 (a)가 모식 단면도, 도 11의 (b)가 모식 상면도이다. 도 11의 (b)는 반도체 칩 상방의 보호재를 제거한 상태의 도면이다.
본 실시 형태의 IGBT는 방열판(20)을 구비한다. 방열판(20) 위에는, 절연 기판(26)이 설치된다. 절연 기판(26) 위에 반도체 칩(10)이 적재된다.
본 실시 형태의 IGBT는, 제2 실시 형태와 마찬가지로, 패키지(12)의 상면, 하면, 측면으로부터 각 단자가 돌출되어 있다. 따라서, 예를 들어 복수의 IGBT를 프린트 기판에 실장한 반도체 시스템을 구축할 때 반도체 시스템 사이즈의 소형화를 실현하는 것이 가능하다.
또한, 방열판(20)을 구비함으로써, 방열성이 향상된다. 따라서, 안정된 동작과, 높은 신뢰성을 갖춘 반도체 장치가 실현된다.
(제8 실시 형태)
본 실시 형태의 반도체 장치는, 제1 전극 단자의 상단부 또는 하단부의 한쪽에 오목부가 설치되고, 다른 쪽에 볼록부가 설치되고, 제2 전극 단자의 상단부 또는 하단부의 한쪽에 오목부가 설치되고, 다른 쪽에 볼록부가 설치되는 것 이외에는, 제1 실시 형태의 변형예와 마찬가지이다. 따라서, 제1 실시 형태 및 그 변형예와 중복되는 내용에 대해서는, 일부 기재를 생략한다.
도 12는 본 실시 형태의 반도체 장치의 모식도이다. 본 실시 형태의 반도체 장치를, 세로로 2개 적층한 구성을 나타낸다.
본 실시 형태의 반도체 장치는, 예를 들어 3단자의 종형의 IGBT이다. 본 실시 형태의 반도체 장치는 반도체 칩을 내포하는 패키지(12), 에미터 단자(제1 전극 단자)(14), 콜렉터 단자(제2 전극 단자)(16), 게이트 단자(제3 전극 단자)(18)를 구비한다.
에미터 단자(14), 콜렉터 단자(16), 게이트 단자(18) 각각의 상단부에 오목부(62)가 설치되고, 하단부에 볼록부(64)가 설치된다. IGBT를 상하로 적층한 경우, 상측의 IGBT의 각 단자의 볼록부(64)와 하측의 IGBT의 각 단자의 오목부(62)가 끼워 맞추어지도록 구성되어 있다.
본 실시 형태의 IGBT는 제1 실시 형태와 마찬가지로, 패키지(12)의 상면, 하면, 측면으로부터 각 단자가 돌출되어 있다. 따라서, 예를 들어 복수의 IGBT를 프린트 기판에 실장한 반도체 시스템을 구축할 때 반도체 시스템 사이즈의 소형화를 실현하는 것이 가능하다.
또한, 각 단자에 끼워맞춤 구조가 설치됨으로써, 복수의 IGBT를 세로로 적층하는 경우의 맞춤 어긋남을 방지할 수 있다. 따라서, 제조가 용이하여, 특성이 안정된 반도체 시스템이 실현된다.
(제9 실시 형태)
본 실시 형태의 반도체 장치는, 제1 또는 제2 전극 단자의 한쪽 측면에 오목부가 설치되고, 다른 쪽 측면에 볼록부가 설치되는 것 이외에는, 제1 실시 형태와 마찬가지이다. 따라서, 제1 실시 형태와 중복되는 내용에 대해서는, 일부 기재를 생략한다.
도 13은 본 실시 형태의 반도체 장치의 모식도이다. 본 실시 형태의 반도체 장치를, 가로로 2개 배치한 구성을 나타낸다.
본 실시 형태의 반도체 장치는, 예를 들어 3단자의 종형의 IGBT이다. 본 실시 형태의 반도체 장치는, 반도체 칩을 내포하는 패키지(12), 에미터 단자(제1 전극 단자)(14), 콜렉터 단자(제2 전극 단자)(16), 게이트 단자(제3 전극 단자)(18)를 구비한다.
콜렉터 단자(16)의 측면에 오목부(62)가 설치되고, 에미터 단자(14)의 측면에 볼록부(64)가 설치된다. IGBT를 가로로 나란히 배치한 경우, 한쪽 IGBT의 에미터 단자(14)의 볼록부(64)와, 다른 쪽 콜렉터 단자(16)의 오목부(62)가 끼워 맞추어지도록 구성되어 있다.
본 실시 형태의 IGBT는, 제1 실시 형태와 마찬가지로, 패키지(12)의 상면, 하면, 측면으로부터 각 단자가 돌출되어 있다. 따라서, 예를 들어 복수의 IGBT를 프린트 기판에 실장한 반도체 시스템을 구축할 때 반도체 시스템 사이즈의 소형화를 실현하는 것이 가능하다.
또한, 단자의 측면에 끼워맞춤 구조가 설치됨으로써, 복수의 IGBT를 가로로 나란히 배치하는 경우의 맞춤 어긋남을 방지할 수 있다. 따라서, 제조가 용이하여, 특성이 안정된 반도체 시스템이 실현된다.
(제10 실시 형태)
본 실시 형태의 반도체 장치는, 제1 전극 단자의 상단부 및 하단부에 나사 구멍이 설치되고, 제2 전극 단자의 상단부 및 하단부에 나사 구멍이 설치되는 것 이외에는, 제1 실시 형태의 변형예와 마찬가지이다. 따라서, 제1 실시 형태 및 그 변형예와 중복되는 내용에 대해서는, 일부 기재를 생략한다.
도 14는 본 실시 형태의 반도체 장치의 모식도이다. 본 실시 형태의 반도체 장치를, 세로로 2개 적층한 구성을 나타낸다.
본 실시 형태의 반도체 장치는, 예를 들어 3단자의 종형의 IGBT이다. 본 실시 형태의 반도체 장치는, 반도체 칩을 내포하는 패키지(12), 에미터 단자(제1 전극 단자)(14), 콜렉터 단자(제2 전극 단자)(16), 게이트 단자(제3 전극 단자)(18)를 구비한다.
에미터 단자(14), 콜렉터 단자(16), 게이트 단자(18) 각각의 상단부 및 하단부에 나사 구멍(66)이 설치된다. IGBT를 상하로 적층하는 경우, 상측의 IGBT의 각 단자의 나사 구멍(66)과, 하측의 IGBT의 각 단자의 나사 구멍(66) 사이에, 상하로 나사산을 구비하는 볼트(68)를 삽입한다. 이 볼트(68)에 의해, 상하의 IGBT를 고정한다.
본 실시 형태의 IGBT는, 제1 실시 형태와 마찬가지로, 패키지(12)의 상면, 하면, 측면으로부터 각 단자가 돌출되어 있다. 따라서, 예를 들어 복수의 IGBT를 프린트 기판에 실장한 반도체 시스템을 구축할 때 반도체 시스템 사이즈의 소형화를 실현하는 것이 가능하다.
또한, 각 단자에 나사 구멍(66)이 설치되고, 상하의 IGBT를 볼트(68)로 고정가능하다. 따라서, 복수의 IGBT를 세로로 적층하는 경우의 맞춤 어긋남 및 분리를 방지할 수 있다. 따라서, 제조가 용이하여, 특성이 안정된 반도체 시스템이 실현된다.
(제11 실시 형태)
본 실시 형태의 반도체 장치는, 제1 및 제2 전극 단자가, 전극 단자의 상단부로부터 하단부까지 관통하는 관통 구멍을 갖는 것 이외에는, 기본적으로 제4 실시 형태와 마찬가지이다. 따라서, 제4 실시 형태와 중복되는 내용에 대해서는, 일부 기재를 생략한다.
도 15는 본 실시 형태의 반도체 장치의 모식 사시도이다. 본 실시 형태의 반도체 장치는, 예를 들어 2단자의 종형 다이오드이다. 본 실시 형태의 반도체 장치는, 반도체 칩을 내포하는 패키지(12), 애노드 단자(제1 전극 단자)(44), 캐소드 단자(제2 전극 단자)(46)를 구비한다.
애노드 단자(44) 및 캐소드 단자(46)는 원기둥 형상이다. 그리고, 애노드 단자(44)에는, 단자의 상단부로부터 하단부까지 관통하는 관통 구멍(70)이 설치된다. 또한, 캐소드 단자(46)에도, 단자의 상단부로부터 하단부까지 관통하는 관통 구멍(70)이 설치된다. 또한, 애노드 단자(44) 및 캐소드 단자(46)는 원기둥 형상 이외에, 예를 들어 각기둥 형상이어도 상관없다.
도 16은 본 실시 형태의 반도체 장치를 갖는 반도체 시스템의 모식 사시도이다. 도 16의 (a)는 프린트 배선(73)을 구비하는 프린트 기판의 구성도, 도 16의 (b)는 프린트 기판에 본 실시 형태의 반도체 장치를 실장한 경우의 구성도이다.
도 16의 (a)에 도시한 바와 같이, 프린트 기판(72)에는, 본 실시 형태의 반도체 장치를 실장하기 위한 지지 막대(74)가 설치된다. 지지 막대(74)는, 예를 들어 프린트 배선(73)과 전기적으로 도통한다. 그리고, 도 16의 (b)에 도시한 바와 같이, 각 다이오드의 단자의 관통 구멍(70)에 지지 막대(74)를 통과함으로써, 3개의 다이오드를 세로로 적층한다. 이 구성에 의해, 3개의 다이오드가 프린트 기판 위에 병렬로 실장된다.
지지 막대(74)는, 예를 들어 금속이다. 또한, 지지 막대(74)와 다이오드의 각 단자는, 예를 들어 땜납에 의해 접속된다.
도 17은 본 실시 형태의 반도체 장치를 갖는 반도체 시스템의 모식 사시도이다. 도 17은 프린트 기판에 본 실시 형태의 반도체 장치를 실장한 경우의 구성도이다.
도 17에 도시한 바와 같이, 각 다이오드의 단자의 관통 구멍(70)에 지지 막대(74)를 통과함으로써, 3개의 다이오드를, 세로 방향 및 가로 방향으로 배치한다. 이 구성에 의해, 3개의 다이오드가 프린트 기판(72) 위에 직렬로 실장된다.
본 실시 형태의 다이오드는, 패키지(12)의 상면, 하면으로부터 각 단자가 돌출되어 있음으로써, 복수의 다이오드를 세로 방향으로 적층할 때 부가적인 접속 배선을 필요로 하지 않고, 각 다이오드의 단자간을 접속하는 것이 가능하다. 또한, 도 16, 도 17에 도시한 바와 같이, 입체적인 다이오드의 배치가 가능해진다. 따라서, 예를 들어 복수의 다이오드를 프린트 기판에 실장한 반도체 시스템을 구축할 때 반도체 시스템 사이즈의 소형화를 실현하는 것이 가능하다.
또한, 세로 방향이나 가로 방향으로 배치하는 경우의 다이오드의 개수를 적절하게 선택함으로써, 용이하게 정격을 원하는 값으로 설정하는 것이 가능하다. 따라서, 반도체 시스템의 설계 자유도가 향상된다.
또한, 각 단자에 관통 구멍(70)이 설치됨으로써, 복수의 다이오드를 세로로 적층하는 경우의 맞춤 어긋남을 방지할 수 있다. 따라서, 제조가 용이하여, 특성이 안정된 반도체 시스템이 실현된다.
(제12 실시 형태)
본 실시 형태의 반도체 장치는, 2단자가 아닌 3단자인 것 이외에는, 제11 실시 형태의 변형예와 마찬가지이다. 따라서, 제11 실시 형태와 중복되는 내용에 대해서는, 일부 기재를 생략한다.
도 18은 본 실시 형태의 반도체 장치의 모식 사시도이다. 본 실시 형태의 반도체 장치는, 예를 들어 3단자의 종형의 IGBT이다. 본 실시 형태의 반도체 장치는, 반도체 칩을 내포하는 패키지(12), 에미터 단자(제1 전극 단자)(14), 콜렉터 단자(제2 전극 단자)(16), 게이트 단자(제3 전극 단자)(18)를 구비한다.
에미터 단자(14), 콜렉터 단자(16) 및 게이트 단자(18)는 원기둥 형상이다. 그리고, 에미터 단자(14), 콜렉터 단자(16) 및 게이트 단자(18)에는, 단자의 상단부로부터 하단부까지 관통하는 관통 구멍(70)이 설치된다. 또한, 에미터 단자(14), 콜렉터 단자(16) 및 게이트 단자(18)는 원기둥 형상 이외에, 예를 들어 각기둥 형상이어도 상관없다.
본 실시 형태의 IGBT는, 패키지(12)의 상면, 하면으로부터 각 단자가 돌출되어 있음으로써, 복수의 IGBT를 세로 방향으로 적층할 때 부가적인 접속 배선을 필요로 하지 않고, 각 IGBT의 단자간을 접속하는 것이 가능하다. 또한, 입체적인 IGBT의 배치가 가능해진다. 따라서, 예를 들어 복수의 IGBT를 프린트 기판에 실장한 반도체 시스템을 구축할 때 반도체 시스템 사이즈의 소형화를 실현하는 것이 가능하다.
또한, 세로 방향이나 가로 방향으로 배치하는 경우의 IGBT의 개수를 적절하게 선택함으로써, 용이하게 정격을 원하는 값으로 설정하는 것이 가능하다. 따라서, 반도체 시스템의 설계 자유도가 향상된다.
또한, 각 단자에 관통 구멍(70)이 설치됨으로써, 복수의 IGBT를 세로로 적층하는 경우의 맞춤 어긋남을 방지할 수 있다. 따라서, 제조가 용이하여, 특성이 안정된 반도체 시스템이 실현된다.
(제13 실시 형태)
본 실시 형태의 반도체 장치는, 반도체 모듈에 접속되는 것 이외에는, 기본적으로 제11 실시 형태와 마찬가지이다. 따라서, 제11 실시 형태와 중복되는 내용에 대해서는, 일부 기재를 생략한다.
도 19는 본 실시 형태의 반도체 장치를 갖는 반도체 시스템의 모식 사시도이다. 도 19에 도시한 바와 같이, 반도체 모듈(76)의 단자가 막대 형상의 지지 막대(74)이다. 반도체 모듈(76)은, 예를 들어 대전력용 모듈이다. 또한, 예를 들어 반도체 모듈(76)의 신호 단자가 지지 막대(74)로 되어 있다. 프린트 기판(72)에는, 본 실시 형태의 반도체 장치를 실장하기 위한 지지 막대(74)가 설치된다.
도 19에 도시한 바와 같이, 각 다이오드의 단자 관통 구멍(70)에 지지 막대(74)를 통과함으로써, 2개의 다이오드를 세로로 적층한다. 이 구성에 의해, 2개의 다이오드가 반도체 모듈(76)의 신호 단자에 병렬로 실장된다.
지지 막대(74)는, 예를 들어 금속이다. 또한, 지지 막대(74)와 다이오드의 각 단자는, 예를 들어 땜납(78)에 의해 접속된다.
또한, 도 19에서는, 반도체 모듈(76)과, 각 다이오드 사이에 프린트 기판(72)을 개재시키는 경우를 예시하고 있다. 프린트 기판(72)을 생략한 구성으로 하는 것도 가능하다.
본 실시 형태의 다이오드는, 패키지(12)의 상면, 하면으로부터 각 단자가 -, 복수의 다이오드를 세로 방향으로 적층할 때 부가적인 접속 배선을 필요로 하지 않고, 각 다이오드의 단자간을 접속하는 것이 가능하다. 또한, 도 19에 도시한 바와 같이, 입체적인 다이오드의 배치가 가능해진다. 따라서, 예를 들어 복수의 다이오드를 반도체 모듈 위에 실장한 반도체 시스템을 구축할 때 반도체 시스템 사이즈의 소형화를 실현하는 것이 가능하다.
또한, 세로 방향이나 가로 방향으로 배치하는 경우의 다이오드 개수를 적절하게 선택함으로써, 용이하게 정격을 원하는 값으로 설정하는 것이 가능하다. 따라서, 반도체 시스템의 설계 자유도가 향상된다.
또한, 각 단자에 관통 구멍(70)이 설치됨으로써, 복수의 다이오드를 세로로 적층하는 경우의 맞춤 어긋남을 방지할 수 있다. 따라서, 제조가 용이하여, 특성이 안정된 반도체 시스템이 실현된다.
(변형예)
도 20은 본 실시 형태의 반도체 장치를 갖는 반도체 시스템의 변형예의 모식 사시도이다. 각 다이오드는 지지 막대(74)에, 납땜이 아닌, 나비 나사(80)를 사용해서 고정된다. 본 변형예에 따르면, 반도체 모듈(76)에 다이오드를 용이하게 고정하는 것이 가능하다.
(제14 실시 형태)
본 실시 형태는, 프린트 기판 위에 다이오드 또는 IGBT가 실장되고, 컨버터 회로 또는 인버터 회로를 구비하는 반도체 시스템이다. 다이오드 또는 IGBT에 대해서는, 제11 또는 제12 실시 형태와 마찬가지이다. 따라서, 제11 또는 제12 실시 형태와 중복되는 내용에 대해서는, 일부 기재를 생략한다.
도 21은 본 실시 형태의 반도체 시스템의 모식도이다. 도 21의 (a)는 본 실시 형태의 반도체 시스템의 모식 사시도이다. 도 21의 (b)는 도 21의 (a)의 회로도이다. 본 실시 형태의 반도체 시스템은 컨버터 회로를 구비한다.
본 실시 형태의 반도체 시스템은 프린트 기판(72) 위에 4개의 다이오드(반도체 장치)가 세로 방향 및 가로 방향으로 배치되어, 지지 막대(74)에 고정된다. 본 실시 형태의 각 다이오드는, 반도체 칩을 내포하는 패키지(12), 애노드 단자(제1 전극 단자)(44), 캐소드 단자(제2 전극 단자)(46)를 구비한다.
각 다이오드를 도 21의 (a)에 도시한 바와 같이 배치함으로써, 도 21의 (b)에 나타내는 컨버터 회로를 구비하는 반도체 시스템이 실현된다.
도 22는 본 실시 형태의 반도체 시스템의 모식도이다. 도 22의 (a)는 본 실시 형태의 반도체 시스템의 모식 사시도이다. 도 22의 (b)는 도 22의 (a)의 회로도이다. 본 실시 형태의 반도체 시스템은, 컨버터 회로 및 인버터 회로를 구비한다.
본 실시 형태의 반도체 시스템은, 하부 프린트 기판(72a), 상부 프린트 기판(72b)을 사용해서 입체적으로 실장되는 4개의 다이오드, 4개의 IGBT 및 1개의 콘덴서(82)를 포함한다. 본 실시 형태의 각 다이오드는 애노드 단자(44), 캐소드 단자(46)를 구비한다. 본 실시 형태의 각 IGBT는 에미터 단자(14), 콜렉터 단자(16), 게이트 단자(18)를 구비한다.
각 다이오드, IGBT, 콘덴서(82)를 도 22의 (a)에 도시한 바와 같이 배치함으로써, 도 22의 (b)에 나타내는 컨버터 회로 및 인버터 회로를 구비하는 반도체 시스템이 실현된다.
본 실시 형태의 반도체 시스템은, 다이오드나 IGBT 등의 반도체 장치를, 부가적인 접속 배선을 사용하지 않고 입체적으로 배치한다. 따라서, 반도체 시스템 사이즈의 소형화를 실현하는 것이 가능하다.
또한, 세로 방향이나 가로 방향으로 배치하는 경우의 반도체 장치의 개수를 적절하게 선택함으로써, 용이하게 정격을 원하는 값으로 설정하는 것이 가능하다. 따라서, 반도체 시스템의 설계 자유도가 향상된다.
또한, 각 단자에 관통 구멍(70)이 설치됨으로써, 복수의 다이오드나 IGBT를 세로로 적층하는 경우의 맞춤 어긋남을 방지할 수 있다. 따라서, 제조가 용이하여, 특성이 안정된 반도체 시스템이 실현된다.
실시 형태에서는, 반도체 장치로서, 종형의 IGBT, 종형 다이오드를 예로 들어 설명했지만, 본 발명을, 종형의 IGBT나 다이오드 이외의 디바이스, 예를 들어 소스 단자, 드레인 단자, 게이트 단자를 구비한 종형 MOSFET(Metal Oxide Semiconductor Field Effect Transistor), 종형 사이리스터 등에도 적용하는 것이 가능하다. 또한, 반도체 장치의 상부 혹은 하부 중 어느 한쪽 면에만 전극을 구비하는 횡형 디바이스에, 본 발명을 적용하는 것도 가능하다.
실시 형태에서는, 반도체로서 실리콘을 사용한 디바이스를 예로 들어 설명했다. 그러나, 실리콘에 한하지 않고, SiC 등의 탄화물 반도체나, GaN계 반도체 등의 질화물 반도체를 적용하는 것도 가능하다.
본 발명의 몇몇 실시 형태를 설명했지만, 이들 실시 형태는, 예로서 제시한 것이며, 발명의 범위를 한정하는 것은 의도하지 않는다. 이들 신규의 실시 형태는, 그 외의 다양한 형태로 실시되는 것이 가능하고, 발명의 요지를 일탈하지 않는 범위에서, 다양한 생략, 치환, 변경을 행할 수 있다. 예를 들어, 일 실시 형태의 구성 요소를 다른 실시 형태의 구성 요소와 치환하거나 또는 변경해도 된다. 이들 실시 형태나 그 변형은, 발명의 범위나 요지에 포함됨과 함께, 특허 청구 범위에 기재된 발명과 그 균등한 범위에 포함된다.

Claims (5)

  1. 반도체 장치로서,
    반도체 칩과,
    상기 반도체 칩을 둘러싸는 패키지와,
    상기 패키지의 상측에 있어서, 상단부가 상기 패키지의 상면과 일치하거나 또는 상기 상면보다 돌출되어 노출되고, 상기 패키지의 하측에 있어서, 하단부가 상기 패키지의 하면과 일치하거나 또는 상기 하면보다 돌출되어 노출되는 제1 전극 단자와,
    상기 패키지의 상측에 있어서, 상단부가 상기 상면과 일치하거나 또는 상기 상면보다 돌출되어 노출되고, 상기 패키지의 하측에 있어서, 하단부가 상기 하면과 일치하거나 또는 상기 하면보다 돌출되어 노출되는 제2 전극 단자
    를 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 및 제2 전극 단자가, 상기 패키지의 측방에서, 상기 패키지의 측면과 일치하거나 또는 측면보다 돌출되어 노출되는 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 전극 단자의 상단부 또는 하단부의 한쪽에 오목부가 설치되고, 다른 쪽에 볼록부가 설치되고,
    상기 제2 전극 단자의 상단부 또는 하단부의 한쪽에 오목부가 설치되고, 다른 쪽에 볼록부가 설치되는 것을 특징으로 하는 반도체 장치.
  4. 제1항 또는 제2항에 있어서,
    상기 제1 및 제2 전극 단자가, 전극 단자의 상단부로부터 하단부까지 관통하는 관통 구멍을 갖는 것을 특징으로 하는 반도체 장치.
  5. 제1항 또는 제2항에 있어서,
    상기 패키지가 수지인 것을 특징으로 하는 반도체 장치.
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