JP6112073B2 - 半導体装置 - Google Patents

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Description

本発明は、正極端子板及び負極端子板が絶縁層を介して積層されてなる積層体を有する半導体装置に関する。
半導体装置においては、半導体装置の駆動に伴う発熱量の低減などのために、半導体装置のインダクタンスを低減させることが望まれている。そこで、特許文献１のように、正極導体板（正極端子板）及び負極導体板（負極端子板）を、絶縁シート（絶縁層）を介して積層した積層配線板（積層体）を用いることで、正極導体板を流れる電流の向きと、負極導体板を流れる電流の向きとを逆にする。これによれば、正極導体板に電流が流れることによって発生する磁束と、負極導体板に電流が流れることによって発生する磁束とが、相互誘導作用によって打ち消され、インダクタンスが低減される。
ところで、半導体装置は、半導体素子が実装された実装基板を有している。また、実装基板と対向する位置には、実装基板とは別の回路基板が配置されることがある。この場合、半導体素子から発せられる電磁ノイズが回路基板に伝わると、回路基板の誤動作を招く虞がある。そこで、例えば、実装基板と回路基板との間にシールド板を介在させて、半導体素子から回路基板に向かう電磁ノイズをシールド板によって遮断する。これによれば、半導体素子からの電磁ノイズが回路基板に伝わってしまうことが抑制される。
特開２０１０−３５３４７号公報
しかしながら、シールド板を、実装基板と回路基板との間に介在させるためには、シールド板を、実装基板と回路基板との間で支持する支持部を別途設ける必要がある。したがって、支持部が設けられる分だけ、半導体装置が大型化してしまう。さらには、シールド板を支持部に組み付ける工程を必要とするため、半導体装置における組み付け工数が増えてしまい、生産性が悪化してしまう。
本発明は、上記課題を解決するためになされたものであって、その目的は、小型化を図りつつも、組み付け工数を低減することができる半導体装置を提供することにある。
上記課題を解決する半導体装置は、半導体素子が実装された実装基板と、前記半導体素子に電気的に接続される異なる極の端子板が第１の絶縁層を介して積層されてなる積層体とを有する半導体装置であって、前記積層体における前記実装基板とは反対側には、第２の絶縁層を介してシールド板が接着されており、前記半導体素子と電気的に接続されるとともに前記積層体の積層方向における前記実装基板とは反対側へ延びる第１の電極接合板を有し、前記異なる極の端子板のうちの一方としての第１の端子板は、前記第１の端子板から前記積層体の積層方向における前記実装基板とは反対側へ一体的に延びる第１の端子部を有し、前記積層体は、前記第１の電極接合板が貫通可能な第１の開口部を有し、前記シールド板は、前記第１の端子部及び前記第１の電極接合板が貫通可能な第１の貫通部を有し、前記第１の端子部と前記第１の電極接合板とが前記シールド板における前記積層体とは反対側で金属接合されている。
これによれば、例えば、実装基板と対向する位置に、実装基板とは別の回路基板が配置される場合であっても、半導体素子からの電磁ノイズが回路基板に伝わってしまうことをシールド板によって抑制することができる。そして、シールド板は、積層体における実装基板とは反対側に、第２の絶縁層を介して接着されている。積層体は、インダクタンスを低減するために、正極端子板及び負極端子板が第１の絶縁層を介して積層されてなる既存のものである。そして、この既存の積層体にシールド板が接着されているため、例えば、シールド板を、実装基板と回路基板との間に介在させるために、シールド板を、実装基板と回路基板との間で支持する支持部を別途設ける必要が無い。さらには、シールド板を支持部に組み付ける工程が無くなり、シールド板が接着された積層体を実装基板に実装するだけで済む。その結果、半導体装置における小型化を図りつつも、組み付け工数を低減することができる。
また、これによれば、第１の端子部及び第１の電極接合板が第１の貫通部内に位置することにより、シールド板における積層体に対しての面方向の移動を規制し易くすることができ、シールド板における積層体に対しての位置決め精度を向上させることができる。その結果、シールド板を、予め決められた所望の位置に配置し易くなり、半導体素子からの電磁ノイズを遮断し易くすることができる。
上記半導体装置において、前記シールド板と前記半導体素子の少なくとも一部とが前記積層体の積層方向に重なり、前記半導体素子を駆動する回路基板が前記シールド板と重なることが好ましい。これによれば、半導体素子からの電磁ノイズが回路基板に伝わってしまうことをシールド板によってさらに抑制し易くすることができる。
上記半導体装置において、前記半導体素子と電気的に接続されるとともに前記積層体の積層方向における前記実装基板とは反対側へ延びる第２の電極接合板を有し、前記異なる極の端子板のうちの他方としての前記第２の端子板は、前記第２の端子板から前記積層体の積層方向における前記実装基板とは反対側へ一体的に延びる第２の端子部を有し、前記積層体は、前記第２の電極接合板が貫通可能な第２の開口部を有し、前記シールド板は、前記第２の端子部及び前記第２の電極接合板が貫通可能な第２の貫通部を有し、前記第２の端子部と前記第２の電極接合板とが前記シールド板における前記積層体とは反対側で金属接合されていることが好ましい。
これによれば、第２の端子部及び第２の電極接合板が第２の貫通部内に位置することにより、シールド板における積層体に対しての面方向の移動を規制し易くすることができ、シールド板における積層体に対しての位置決め精度を向上させることができる。その結果、シールド板を、予め決められた所望の位置に配置し易くなり、半導体素子からの電磁ノイズを遮断し易くすることができる。
この発明によれば、小型化を図りつつも、組み付け工数を低減することができる。
実施形態における半導体装置の分解斜視図。 第２の絶縁層、積層体及び絶縁層を示す分解斜視図。 シールド板が接着された積層体が実装基板に実装されている状態を示す斜視図。
以下、半導体装置を具体化した一実施形態を図１〜図３にしたがって説明する。
図１に示すように、半導体装置１０は、半導体素子１１が実装された複数（本実施形態では六つ）の実装基板１２と、矩形枠状のハウジング１３とを有する。なお、具体的な図示は省略するが、実装基板１２には、半導体素子１１として、例えばＩＧＢＴやダイオードが二つずつ実装されている。実装基板１２は、図示しない絶縁層を介してヒートシンク１４上に載置される。また、ハウジング１３はヒートシンク１４上に載置されている。半導体素子１１、実装基板１２、ハウジング１３及びヒートシンク１４は、パワーモジュール１５を構成している。
ハウジング１３は樹脂製である。ハウジング１３には、平面視矩形状の収容孔１３ｈが複数（本実施形態では三つ）形成されている。各収容孔１３ｈ内には、実装基板１２が二つずつ配置されている。ハウジング１３におけるヒートシンク１４とは反対側の端面であって、且つ各収容孔１３ｈの周りには、複数（本実施形態では１０個）のボス部１３ｂが突設されている。また、ハウジング１３の長手方向において、ハウジング１３における隣り合うボス部１３ｂ同士の間には、実装基板１２に電気的に接続される信号端子１３ｃが複数突設されている。実装基板１２には、積層体２０が各半導体素子１１に重なって実装されている。
図２に示すように、積層体２０は、各半導体素子１１に電気的に接続される正極端子板２１及び負極端子板２２が２枚の絶縁紙により形成される第１の絶縁層２３を介して積層されてなる。正極端子板２１及び負極端子板２２は、実装基板１２における半導体素子１１と重なる領域Ｚ１（図２において二点鎖線で囲まれた領域）を含む略矩形平板状に形成されている。
負極端子板２２は、積層体２０の積層方向において、正極端子板２１よりも実装基板１２寄りに位置している。なお、「積層体２０の積層方向」とは、正極端子板２１、負極端子板２２及び第１の絶縁層２３の重なり方向のことである。
正極端子板２１は、電源（図示せず）の正極端子に接続される正極側電源端子２１ｅを有する。正極側電源端子２１ｅは、正極端子板２１における短側縁から正極端子板２１の面方向に沿って突出している。また、負極端子板２２は、電源の負極端子に接続される負極側電源端子２２ｅを有する。負極側電源端子２２ｅは、負極端子板２２における短側縁から負極端子板２２の面方向に沿って突出している。正極側電源端子２１ｅ及び負極側電源端子２２ｅは、正極端子板２１及び負極端子板２２の短手方向においてずれた位置に配置されており、互いに重なっていない。
図１に示すように、各収容孔１３ｈ内に収容された二つの実装基板１２同士は直列に接続されている。また、半導体装置１０は、各収容孔１３ｈ内に収容された二つの実装基板１２の一方の半導体素子１１と電気的に接続されるとともに正極端子板２１に電気的に接続される正極電極接合板１１ａを有する。各正極電極接合板１１ａは薄板状であるとともに、積層体２０の積層方向における実装基板１２とは反対側へ延びている。さらに、半導体装置１０は、各収容孔１３ｈ内に収容された二つの実装基板１２の他方の半導体素子１１と電気的に接続されるとともに負極端子板２２に電気的に接続される負極電極接合板１１ｂを有する。各負極電極接合板１１ｂは薄板状であるとともに、積層体２０の積層方向における実装基板１２とは反対側へ延びている。
半導体装置１０は、各収容孔１３ｈ内に収容された二つの実装基板１２同士を電気的に接続する薄板状の接続端子１１ｃを有する。各接続端子１１ｃの一端は二つの実装基板１２に電気的に接続されるとともに、他端は積層体２０の積層方向における実装基板１２とは反対側へ延びている。そして、各接続端子１１ｃは、各バスバー２４を介して図示しない負荷（例えばモータ）に接続されている。各バスバー２４は、その一部がハウジング１３に埋設されている。そして、各バスバー２４の一端は積層体２０の積層方向における実装基板１２とは反対側へ延びるとともに、他端は負荷に接続されている。
図２に示すように、負極端子板２２には、負極端子板２２から積層体２０の積層方向における実装基板１２とは反対側へ一体的に延びる負極端子部２２ａが三つ突設されている。各負極端子部２２ａは、負極端子板２２の長手方向に沿って所定の間隔を置いて配置されている。また、負極端子板２２には、各負極電極接合板１１ｂが貫通可能な開口２２ｈが、各負極端子部２２ａに連続するように形成されている。さらに、負極端子板２２には、各正極電極接合板１１ａが貫通可能な開口２２ｂが形成されている。また、負極端子板２２には、各接続端子１１ｃ及び各バスバー２４の一端が貫通可能な切欠２２ｋが形成されている。
正極端子板２１には、正極端子板２１から積層体２０の積層方向における実装基板１２とは反対側へ一体的に延びる正極端子部２１ａが三つ突設されている。各正極端子部２１ａは、正極端子板２１の長手方向に沿って所定の間隔を置いて配置されている。各正極端子部２１ａは、各負極端子部２２ａに対して、正極端子板２１及び負極端子板２２の短手方向においてずれた位置に配置されている。また、正極端子板２１には、各正極電極接合板１１ａが貫通可能な開口２１ｈが、各正極端子部２１ａに連続するように形成されている。さらに、正極端子板２１には、各負極電極接合板１１ｂ及び各負極端子部２２ａが貫通可能な開口２１ｂが形成されている。また、正極端子板２１には、各接続端子１１ｃ及び各バスバー２４の一端が貫通可能な切欠２１ｋが形成されている。
第１の絶縁層２３には、各正極電極接合板１１ａが貫通可能な開口２３ａが形成されている。さらに、第１の絶縁層２３には、各負極電極接合板１１ｂ及び各負極端子部２２ａが貫通可能な開口２３ｂが形成されている。また、第１の絶縁層２３には、各接続端子１１ｃ及び各バスバー２４の一端が貫通可能な切欠２３ｋが形成されている。
積層体２０における実装基板１２側には、２枚の絶縁紙により形成される絶縁層１６が接着されている。絶縁層１６には、各正極電極接合板１１ａが貫通可能な開口１６ａが形成されるとともに、各負極電極接合板１１ｂが貫通可能な開口１６ｂが形成されている。また、絶縁層１６には、各接続端子１１ｃ及び各バスバー２４の一端が貫通可能な切欠１６ｋが形成されている。
積層体２０における実装基板１２とは反対側には、２枚の絶縁紙により形成される第２の絶縁層２５が接着されている。第２の絶縁層２５には、各正極電極接合板１１ａ及び各正極端子部２１ａが貫通可能な開口２５ａが形成されるとともに、各負極電極接合板１１ｂ及び各負極端子部２２ａが貫通可能な開口２５ｂが形成されている。また、第２の絶縁層２５には、各接続端子１１ｃ及び各バスバー２４の一端が貫通可能な切欠２５ｋが形成されている。
図３に示すように、積層体２０における実装基板１２とは反対側には、第２の絶縁層２５を介してシールド板２６が接着されている。シールド板２６は鉄製である。シールド板２６は、第２の絶縁層２５を介して正極端子板２１における実装基板１２とは反対側の面に接着されている。なお、シールド板２６は接地されている。
シールド板２６には、各正極端子部２１ａ及び各正極電極接合板１１ａが貫通可能な貫通部２６ａが形成されている。各貫通部２６ａは、シールド板２６が厚み方向に打ち抜かれた貫通孔である。また、シールド板２６には、各負極端子部２２ａ及び各負極電極接合板１１ｂが貫通可能な貫通部２６ｂが形成されている。各貫通部２６ｂは、シールド板２６が厚み方向に打ち抜かれた貫通孔である。また、シールド板２６には、各接続端子１１ｃ及び各バスバー２４の一端が貫通可能な切欠２６ｋが形成されている。シールド板２６は、領域Ｚ１に重なる領域Ｚ２（図３において二点鎖線で囲まれた領域）を含んでいる。すなわち、シールド板２６は、実装基板１２における半導体素子１１と重なる領域Ｚ２を含む略矩形平板状に形成されている。
各正極電極接合板１１ａは、絶縁層１６の各開口１６ａ、負極端子板２２の各開口２２ｂ、第１の絶縁層２３の各開口２３ａ、正極端子板２１の各開口２１ｈ、第２の絶縁層２５の各開口２５ａ、及びシールド板２６の各貫通部２６ａを貫通して、シールド板２６における積層体２０とは反対側に突出している。よって、積層体２０は、負極端子板２２の開口２２ｂ、第１の絶縁層２３の開口２３ａ、及び正極端子板２１の開口２１ｈにより形成される開口部２０ａを有し、正極電極接合板１１ａは開口部２０ａを貫通可能である。
各負極電極接合板１１ｂは、絶縁層１６の各開口１６ｂ、負極端子板２２の各開口２２ｈ、第１の絶縁層２３の各開口２３ｂ、正極端子板２１の各開口２１ｂ、第２の絶縁層２５の各開口２５ｂ、及びシールド板２６の各貫通部２６ｂを貫通して、シールド板２６における積層体２０とは反対側に突出している。よって、積層体２０は、負極端子板２２の開口２２ｈ、第１の絶縁層２３の開口２３ｂ、及び正極端子板２１の開口２１ｂにより形成される開口部２０ｂを有し、負極電極接合板１１ｂは開口部２０ｂを貫通可能である。
各正極端子部２１ａは、第２の絶縁層２５の各開口２５ａ、及びシールド板２６の各貫通部２６ａを貫通して、シールド板２６における積層体２０とは反対側に突出している。各負極端子部２２ａは、第１の絶縁層２３の各開口２３ｂ、正極端子板２１の各開口２１ｂ、第２の絶縁層２５の各開口２５ｂ、及びシールド板２６の各貫通部２６ｂを貫通して、シールド板２６における積層体２０とは反対側に突出している。
そして、各正極端子部２１ａと各正極電極接合板１１ａとは、シールド板２６における積層体２０とは反対側で金属接合されている。また、各負極端子部２２ａと各負極電極接合板１１ｂとは、シールド板２６における積層体２０とは反対側で金属接合されている。
各接続端子１１ｃ及び各バスバー２４の一端は、絶縁層１６の各切欠１６ｋ、負極端子板２２の各切欠２２ｋ、第１の絶縁層２３の各切欠２３ｋ、正極端子板２１の各切欠２１ｋ、第２の絶縁層２５の各切欠２５ｋ、シールド板２６の各切欠２６ｋを貫通して、シールド板２６における積層体２０とは反対側に突出している。そして、各接続端子１１ｃと各バスバー２４の一端とは、シールド板２６における積層体２０とは反対側で金属接合されている。
図１に示すように、実装基板１２と対向する位置には、実装基板１２とは別の回路基板３０（駆動回路基板）が配置されている。すなわち、回路基板３０は、シールド板２６と重なっている。回路基板３０には、ボルト３１が挿通可能なボルト挿通孔３０ｈが複数（本実施形態では１０個）形成されている。そして、回路基板３０は、各ボルト挿通孔３０ｈに挿通された各ボルト３１が、ハウジング１３の各ボス部１３ｂにねじ込まれることにより、ハウジング１３に組み付けられている。また、回路基板３０には、信号端子１３ｃが挿通される挿通孔３０ａが複数（本実施形態では６０個）形成されている。そして、信号端子１３ｃが挿通孔３０ａに挿入されて、信号端子１３ｃが回路基板３０に半田付けされることにより、回路基板３０と実装基板１２とが電気的に接続されている。これにより、回路基板３０は、半導体素子１１を駆動する。
次に、上記半導体装置１０の製造工程について説明する。
まず、複数の半導体素子１１が実装された実装基板１２を、図示しない絶縁層を介してヒートシンク１４上に載置する。続いて、各半導体素子１１と、各正極電極接合板１１ａ、各負極電極接合板１１ｂ及び各接続端子１１ｃとを半田付けする。さらに、ヒートシンク１４上にハウジング１３を接着する。続いて、半導体素子１１と信号端子１３ｃとのワイヤボンディングが行われる。続いて、各半導体素子１１が樹脂により封止される。続いて、絶縁層１６、第２の絶縁層２５及びシールド板２６が接着された積層体２０を実装基板１２に実装し、各正極端子部２１ａと各正極電極接合板１１ａとを金属接合するとともに、各負極端子部２２ａと各負極電極接合板１１ｂとを金属接合し、さらには、各接続端子１１ｃと各バスバー２４の一端とを金属接合する。そして、回路基板３０が、各ボルト３１によってハウジング１３に組み付けられる。最後に、回路基板３０に信号端子１３ｃが半田付けされることで、半導体装置１０が製造される。
次に、本実施形態の作用について説明する。
上記半導体装置１０は、正極端子板２１及び負極端子板２２を、第１の絶縁層２３を介して積層した積層体２０を用いることで、正極端子板２１を流れる電流の向きと、負極端子板２２を流れる電流の向きとが逆になる。これによれば、正極端子板２１に電流が流れることによって発生する磁束と、負極端子板２２に電流が流れることによって発生する磁束とが、相互誘導作用によって打ち消され、インダクタンスが低減される。
また、実装基板１２と対向する位置に、実装基板１２とは別の回路基板３０が配置される場合であっても、各半導体素子１１からの電磁ノイズが回路基板３０に伝わってしまうことがシールド板２６によって抑制される。
上記実施形態では以下の効果を得ることができる。
（１）シールド板２６は、積層体２０における実装基板１２とは反対側に、第２の絶縁層２５を介して接着されている。積層体２０は、インダクタンスを低減するために、正極端子板２１及び負極端子板２２が第１の絶縁層２３を介して積層されてなる既存のものである。そして、この既存の積層体２０にシールド板２６が接着されているため、例えば、シールド板２６を、実装基板１２と回路基板３０との間に介在させるために、シールド板２６を、実装基板１２と回路基板３０との間で支持する支持部を別途設ける必要が無い。さらには、シールド板２６を支持部に組み付ける工程が無くなり、シールド板２６が接着された積層体２０を実装基板１２に実装するだけで済む。その結果、半導体装置１０における小型化を図りつつも、組み付け工数を低減することができる。
（２）シールド板２６と半導体素子１１とが積層体２０の積層方向に重なり、半導体素子１１を駆動する回路基板３０がシールド板２６と重なっている。これによれば、半導体素子１１からの電磁ノイズが回路基板３０に伝わってしまうことをシールド板２６によってさらに抑制し易くすることができる。
（３）積層体２０は、正極電極接合板１１ａが貫通可能な開口部２０ａを有するとともに、シールド板２６は、正極端子部２１ａ及び正極電極接合板１１ａが貫通可能な貫通部２６ａを有する。そして、正極端子部２１ａと正極電極接合板１１ａとがシールド板２６における積層体２０とは反対側で金属接合されている。これによれば、正極端子部２１ａ及び正極電極接合板１１ａが貫通部２６ａ内に位置することにより、シールド板２６における積層体２０に対しての面方向の移動を規制し易くすることができ、シールド板２６における積層体２０に対しての位置決め精度を向上させることができる。その結果、シールド板２６を、予め決められた所望の位置に配置し易くなり、半導体素子１１からの電磁ノイズを遮断し易くすることができる。
（４）積層体２０は、負極電極接合板１１ｂが貫通可能な開口部２０ｂを有するとともに、シールド板２６は、負極端子部２２ａ及び負極電極接合板１１ｂが貫通可能な貫通部２６ｂを有する。そして、負極端子部２２ａと負極電極接合板１１ｂとがシールド板２６における積層体２０とは反対側で金属接合されている。これによれば、負極端子部２２ａ及び負極電極接合板１１ｂが貫通部２６ｂ内に位置することにより、シールド板２６における積層体２０に対しての面方向の移動を規制し易くすることができ、シールド板２６における積層体２０に対しての位置決め精度を向上させることができる。その結果、シールド板２６を、予め決められた所望の位置に配置し易くなり、半導体素子１１からの電磁ノイズを遮断し易くすることができる。
（５）上記構成の半導体装置１０では、シールド板２６を、実装基板１２と回路基板３０との間で支持する支持部を別途設ける必要が無いため、支持部を設けない分だけ、半導体装置１０の小型化、且つ軽量化を図ることができる。また、金属接合する構成であるため、ねじ締結する構成に比べると幅方向に大型化することを抑制できる。
（６）正極端子部２１ａと正極電極接合板１１ａとがシールド板２６における積層体２０とは反対側で金属接合されるとともに、負極端子部２２ａと負極電極接合板１１ｂとがシールド板２６における積層体２０とは反対側で金属接合されている。これによれば、各半導体素子１１と、各正極電極接合板１１ａ、各負極電極接合板１１ｂ及び各接続端子１１ｃとの半田付けや、実装基板１２上へのハウジング１３の接着、各半導体素子１１に対しての樹脂の封止の後に、正極端子部２１ａと正極電極接合板１１ａとの金属接合、及び負極端子部２２ａと負極電極接合板１１ｂとの金属接合を行うことができる。
なお、上記実施形態は以下のように変更してもよい。
○ 実施形態において、例えば、正極端子部２１ａと正極電極接合板１１ａとが、積層体２０よりも実装基板１２寄りで電気的に接続されていてもよい。この場合、積層体２０に開口部２０ａが形成されていなくてもよく、シールド板２６に貫通部２６ａが形成されていなくてもよい。
○ 実施形態において、例えば、負極端子部２２ａと負極電極接合板１１ｂとが、積層体２０よりも実装基板１２寄りで電気的に接続されていてもよい。この場合、積層体２０に開口部２０ｂが形成されていなくてもよく、シールド板２６に貫通部２６ｂが形成されていなくてもよい。
○ 実施形態において、第１の絶縁層２３は、例えば、１枚の絶縁紙により形成されていてもよい。
○ 実施形態において、第２の絶縁層２５は、例えば、１枚の絶縁紙により形成されていてもよい。
○ 実施形態において、貫通部２６ａ，２６ｂは、切欠であってもよい。
○ 実施形態において、正極端子板２１が、積層体２０の積層方向において、負極端子板２２よりも実装基板１２寄りに位置していてもよい。
○ 実施形態において、半導体素子１１は、ＭＯＳＦＥＴ等でもよい。
○ 実施形態において、半導体素子１１の数は特に限定されるものではない。
○ 実施形態において、シールド板２６にニッケルめっき等の表面処理が施されていてもよい。
○ 実施形態において、シールド板２６の材料は、電磁ノイズを遮断できるような鉄系の合金材料であってもよい。
○ 実施形態において、シールド板２６は、半導体素子１１の少なくとも一部と重なる領域Ｚ２を含めばよい。すなわち、シールド板２６は、半導体素子１１の一部と重ならなくてもよい。
○ 実施形態において、正極端子板２１及び負極端子板２２は、半導体素子１１の少なくとも一部と重なる領域Ｚ１を含めばよい。すなわち、正極端子板２１及び負極端子板２２は、半導体素子１１の一部と重ならなくてもよい。
１０…半導体装置、１１…半導体素子、１１ａ…正極電極接合板、１１ｂ…負極電極接合板、１２…実装基板、２０…積層体、２０ａ，２０ｂ…開口部、２１…正極端子板、２１ａ…正極端子部、２２…負極端子板、２２ａ…負極端子部、２３…第１の絶縁層、２５…第２の絶縁層、２６…シールド板、２６ａ，２６ｂ…貫通部、３０…回路基板。

Claims (3)

  1. 半導体素子が実装された実装基板と、前記半導体素子に電気的に接続される異なる極の端子板が第１の絶縁層を介して積層されてなる積層体とを有する半導体装置であって、
    前記積層体における前記実装基板とは反対側には、第２の絶縁層を介してシールド板が接着されており、
    前記半導体素子と電気的に接続されるとともに前記積層体の積層方向における前記実装基板とは反対側へ延びる第１の電極接合板を有し、
    前記異なる極の端子板のうちの一方としての第１の端子板は、前記第１の端子板から前記積層体の積層方向における前記実装基板とは反対側へ一体的に延びる第１の端子部を有し、
    前記積層体は、前記第１の電極接合板が貫通可能な第１の開口部を有し、
    前記シールド板は、前記第１の端子部及び前記第１の電極接合板が貫通可能な第１の貫通部を有し、
    前記第１の端子部と前記第１の電極接合板とが前記シールド板における前記積層体とは反対側で金属接合されていることを特徴とする半導体装置。
  2. 前記シールド板と前記半導体素子の少なくとも一部とが前記積層体の積層方向に重なり、
    前記半導体素子を駆動する回路基板が前記シールド板と重なることを特徴とする請求項１に記載の半導体装置。
  3. 前記半導体素子と電気的に接続されるとともに前記積層体の積層方向における前記実装基板とは反対側へ延びる第２の電極接合板を有し、
    前記異なる極の端子板のうちの他方としての第２の端子板は、前記第２の端子板から前記積層体の積層方向における前記実装基板とは反対側へ一体的に延びる第２の端子部を有し、
    前記積層体は、前記第２の電極接合板が貫通可能な第２の開口部を有し、
    前記シールド板は、前記第２の端子部及び前記第２の電極接合板が貫通可能な第２の貫通部を有し、
    前記第２の端子部と前記第２の電極接合板とが前記シールド板における前記積層体とは反対側で金属接合されていることを特徴とする請求項１又は請求項２に記載の半導体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10410985B1 (en) 2018-03-23 2019-09-10 Kabushiki Kaisha Toshiba Semiconductor device

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10128625B2 (en) * 2014-11-18 2018-11-13 General Electric Company Bus bar and power electronic device with current shaping terminal connector and method of making a terminal connector
CN105680266B (zh) * 2016-04-11 2017-11-03 珠海英搏尔电气股份有限公司 交流电机控制器、叠层母排组件及其制作方法
JP6341971B2 (ja) * 2016-10-25 2018-06-13 伸▲よし▼ 杉谷 トーテムポール回路のパワー素子接続構造
EP3557602B1 (en) * 2016-12-15 2024-04-24 Amogreentech Co., Ltd. Power relay assembly
USD954667S1 (en) 2017-01-13 2022-06-14 Wolfspeed, Inc. Power module
JP6787144B2 (ja) * 2017-01-17 2020-11-18 株式会社豊田自動織機 半導体モジュール
JP6693430B2 (ja) * 2017-01-24 2020-05-13 株式会社豊田自動織機 半導体モジュール
EP3392908B1 (de) * 2017-04-20 2019-07-24 Infineon Technologies AG Leistungshalbleiteranordnung mit einem stapel von eine verbesserte geometrie aufweisenden anschlussplatten zur gemeinsamen elektrischen kontaktierungen mehrerer, gleichartiger leistungshalbleiter-schaltelemente
FR3076175B1 (fr) * 2017-12-22 2020-01-10 Valeo Siemens Eautomotive France Sas Equipement electrique a paroi deportee
USD903590S1 (en) 2018-09-12 2020-12-01 Cree Fayetteville, Inc. Power module
JP7170272B2 (ja) * 2019-03-27 2022-11-14 ネクスファイ・テクノロジー株式会社 パワー基板とそれを備えた高電圧モジュール
DE102020200106A1 (de) * 2020-01-08 2021-07-08 Robert Bosch Gesellschaft mit beschränkter Haftung Kontaktanordnung
DE102020200566A1 (de) 2020-01-17 2021-07-22 Zf Friedrichshafen Ag Leistungsmodul zum Betreiben eines Elektrofahrzeugantriebs mit erhöhter Störfestigkeit
JP7396461B2 (ja) * 2020-03-18 2023-12-12 株式会社村田製作所 回路基板モジュール
DE102021205632A1 (de) 2021-06-02 2022-12-08 Zf Friedrichshafen Ag Halbbrücke für einen elektrischen Antrieb eines Elektrofahrzeugs oder eines Hybridfahrzeugs, Leistungsmodul für einen Inverter und Inverter
DE102022206610A1 (de) 2022-06-29 2024-01-04 Zf Friedrichshafen Ag Einzelphasenmodul eines Inverters, Inverter und Leistungselektronik
WO2024080042A1 (ja) * 2022-10-13 2024-04-18 富士電機株式会社 半導体モジュール

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006050685A (ja) * 2004-07-30 2006-02-16 Nissan Motor Co Ltd インバータ装置
JP5292779B2 (ja) * 2007-11-26 2013-09-18 富士電機株式会社 半導体装置
JP5176507B2 (ja) * 2007-12-04 2013-04-03 富士電機株式会社 半導体装置
JP4572247B2 (ja) * 2008-06-02 2010-11-04 本田技研工業株式会社 ハイブリッド車両
JP4657329B2 (ja) 2008-07-29 2011-03-23 日立オートモティブシステムズ株式会社 電力変換装置および電動車両
JP2014050118A (ja) * 2012-08-29 2014-03-17 Hitachi Ltd 電気回路装置および電気回路装置の製造方法
CN104620377B (zh) * 2012-10-29 2017-09-01 富士电机株式会社 半导体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10410985B1 (en) 2018-03-23 2019-09-10 Kabushiki Kaisha Toshiba Semiconductor device

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