JP2009518825A - 積層型マイクロエレクトロニクスパッケージ - Google Patents

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Abstract

マイクロエレクトロニクスアセンブリは第１のマイクロエレクトロニクス素子と第２のマイクロエレクトロニクス素子（１２、１４）を含む。各マイクロエレクトロニクス素子（１２、１４）は、逆向きに対向する第１の表面（１４、２２）および第２の表面（１８、２４）とこれらの表面の境界を画定する側端部（エッジ）を有する。第１のマイクロエレクトロニクス素子（１２）は、第１のマイクロエレクトロニクス素子（１４）の第２の表面（１８）が第２のマイクロエレクトロニクス素子（１４）の第１の表面（２２）と向き合う形で、第２のマイクロエレクトロニクス素子（１４）上に積み重ねられる。第１のマイクロエレクトロニクス素子（１２）は好ましくは第２のマイクロエレクトロニクス素子（１４）の少なくとも１つの側端部を超えて突き出ており、第２のマイクロエレクトロニクス素子（１４）は好ましくは第１のマイクロエレクトロニクス素子（１２）の少なくとも１つの側端部を超えて突き出ている。

Description

［関連出願の相互参照］
本願は２００５年１２月１日に出願された米国特許出願番号第１１／２９１，３９８号の利益を主張するものである。該米国特許出願の開示内容はこの参照により本願に含まれる。
［発明の分野］
本発明はマイクロエレクトロニクスパッケージに関し、より具体的には複数の半導体素子が積層された半導体チップパッケージなどのマイクロエレクトロニクスパッケージに関する。
半導体チップは個別の事前にパッケージ化されたユニットとして広く流通している。一部のユニット設計では、半導体チップは基板またはチップ担体（chip carrier）に取り付けられ、次にそれはプリント基板などの回路パネル上に取り付けられる。回路基板は通常、水平方向に回路基板表面に平行に伸びるトレース（traces）と通常呼ばれる導電体と、これらのトレースに接続されたターミナル（terminals）その他の導電性素子とを有する。パッケージ化されたチップは各ユニット上に配置されたターミナルが回路基板のパッドまたはターミナルに連絡するように電気的に接続されるような形で取り付けられる。この従来の配置構成では、回路基板の理論上の最小面積は個別の事前にパッケージ化されたユニットの全てのターミナル担持（terminal-bearing）表面の総面積に最小限等しくなければならない。しかしながら、実際は、回路基板はこれより幾分大きくなければならない。このため、スペースの問題がしばしば生じる。加えて、これらの構成におけるトレースは十分な長さとインピーダンスを持たなくてはならず、その結果、トレースに沿って信号が伝搬するのに相当な時間が必要とされ、回路の動作速度は制限される。
これらの欠点を軽減するため、１つの共通のパッケージの中でユニットを互いに積み重ねる“スタッキング（stacking）”がしばしば採用される。基本的に、このタイプの設計において、パッケージ自体は回路基板のターミナルに接続された垂直方向に伸びる導電体を有する。同じようにパッケージ内の個々のチップはこれらの垂直方向に伸びる導電体に接続される。チップの厚みは水平方向の寸法より十分小さいことから、内部導体は従来の配置構成において同数のチップを接続するのに必要とされるであろう回路基板上のトレースより短くすることができる。斯かる積層型パッケージの設計例としては、米国特許第５，８６１，６６６号、第５，１９８，８８８号、第４，９５６，６９４号、第６，０７２，２３３号、および第６，２６８，６４９号、並びに米国特許出願公開第２００３／０１０７１１８０１号が挙げられる。これらの米国特許および米国特許出願公開の開示内容はこの参照により本願に含まれる。多くの場合、垂直に伸びる導体は、事前にパッケージ化されたユニットを互いに接続するとともに回路基板にも接続する、中実ボール（solid balls）などの形態にある。
積層型パッケージの開発に向けて当該分野においてかなりの努力が払われてきたにもかかわらず、なお更なる改良が望まれている。
本発明は第１のマイクロエレクトロニクス素子（microelectronic element）と第２のマイクロエレクトロニクス素子とを有するマイクロエレクトロニクスアセンブリ（microelectronic assembly）を対象としている。各々のマイクロエレクトロニクス素子は逆向きに（背中向きに）対向する第１および第２の表面と、これらの表面の境界を画定する側端部（edges）とを有する。第１のマイクロエレクトロニクス素子は、第１のマイクロエレクトロニクス素子の第２の表面が第２のマイクロエレクトロニクス素子の第１の表面と対向する形で、第２のマイクロエレクトロニクス素子の上に積み重ねられることがある。第１のマイクロエレクトロニクス素子は第２のマイクロエレクトロニクス素子の少なくとも１つの側端部を超えて突き出ていることがあり、第２のマイクロエレクトロニクス素子は第１のマイクロエレクトロニクス素子の少なくとも１つの側端部を超えて突き出ていることがある。
第１のマイクロエレクトロニクス素子と第２のマイクロエレクトロニクス素子は各々、長さ（length）と、その長さより短い幅（width）を持つことがある。第１のマイクロエレクトロニクス素子は第１のマイクロエレクトロニクス素子の長さの方向が第２のマイクロエレクトロニクス素子の長さの方向を横切る形で第２のマイクロエレクトロニクス素子の上に積み重ねられることがある。またこの２つのマイクロエレクトロニクス素子は第３の軸に沿って並べられることもある。第３の軸は第１および第２の軸と直交している。第１のマイクロエレクトロニクス素子の少なくとも１つの側端部と第２のマイクロエレクトロニクス素子の少なくとも１つの側端部は第３の軸の方向に互いに平行になっている場合がある。
マイクロエレクトロニクスパッケージ（microelectronic package）は、第１の表面および逆向きに対向する第２の表面を有する基板も含むことがある。この基板は、第１のマイクロエレクトロニクス素子と第２のマイクロエレクトロニクス素子との間に、基板の第１の表面が第１のマイクロエレクトロニクス素子の第２の表面と対向する（向き合う）とともに基板の第２の表面が第２のマイクロエレクトロニクス素子の第１の表面と対向する（向き合う）形で配置されることがある。基板はボンディングコンタクト（bonding contacts）とターミナル（terminals）とを含み、ボンディングコンタクトとターミナルの少なくとも一部は基板の表面に露出している。第１のマイクロエレクトロニクス素子と第２のマイクロエレクトロニクス素子はそれぞれの表面に配置されたコンタクトも有することがある。これらのコンタクトの少なくとも一部は基板の少なくとも一部のボンディングコンタクトに電気的に接続されることがある。
基板は少なくとも１つの側端部を含む場合がある。この場合、少なくとも一部のリード線はコンタクトの少なくとも１つからその側端部を横切って少なくとも一部のボンディングコンタクトにまで伸びる。少なくとも一部のトレースは、この少なくとも一部のトレースが少なくとも一部のボンディングコンタクトと側端部との間に配置されるような形で基板の側端部に隣接して伸びている場合がある。
本発明の実施の一形態によるマイクロエレクトロニクスアセンブリ１０は図１に示すように第１のマイクロエレクトロニクス素子１２と第２のマイクロエレクトロニクス素子１４を含む。第１のマイクロエレクトロニクス素子１２と第２のマイクロエレクトロニクス素子１４は、半導体チップ、インタポーザ（interposers）、回路パネル、モジュール、ＩＰＯＣ（integrated passives on chip）または他の様々な受動素子および能動素子である場合がある。
第１のマイクロエレクトロニクス素子１２は、第１の表面１６、逆向きに対向する第２の表面１８、第１の表面１６と第２の表面１８に隣接する側端部２０、２１を含む。側端部２０、２１は第１のマイクロエレクトロニクス素子１２をぐるりと１周する周縁部（perimeter）の一部である。第２のマイクロエレクトロニクス素子１４は、第１の表面２２、逆向きに対向する第２の表面２４、第１の表面と第２の表面に隣接する側端部２６、２７を含む。側端部２６、２７は、第２のマイクロエレクトロニクス素子１４をぐるりと１周する周縁部２８の一部である。
第１のマイクロエレクトロニクス素子１２は、第１のマイクロエレクトロニクス素子１２の第２の表面１８が第２のマイクロエレクトロニクス素子１４の第１の表面２２に対向するような形で、第２のマイクロエレクトロニクス素子１４の上に積み重なっている。
図１に示すように、第１のマイクロエレクトロニクス素子１２の側端部２０および２１は第２のマイクロエレクトロニクス素子１２の周縁部２８を超えて外向きに突き出ている。第２のマイクロエレクトロニクス素子１４の側端部２６および２７は第１のマイクロエレクトロニクス素子１２の周縁部２３を超えて外向きに突き出ている。
第１のマイクロエレクトロニクス素子１２は長さＬ（縦方向の長さ）と幅Ｗ（横方向の長さ）を有し、第２のマイクロエレクトロニクス素子１４は長さＬ’と幅Ｗ’を有する。長さＬとＬ’の寸法は、必要条件ではないが、幅ＷとＷ’の寸法より長い。また、図１に示すように、第１のマイクロエレクトロニクス素子１２の長さＬの方向は第２のマイクロエレクトロニクス素子１４の長さＬ’の方向を横切り、より好ましくは長さＬの方向と長さＬ’の方向は互いに直交している。説明の便宜上、図１は座標系に沿って描かれている。つまり、長さＬ’はＹ軸に沿って配置されており、長さＬはＹ軸に直交するＸ軸に沿って配置されている。２つのマイクロエレクトロニクス素子１２と１４はＺ軸の方向に互いに積み重ねられている。斯かる座標系は説明上便宜的に使用されているに過ぎず、座標系は自由に回転させることができる。“最上部”、“最下部”、“上部”、“下部”といった位置関係を記述する用語も説明上便宜的に用いられているに過ぎない。
図１はマイクロエレクトロニクスアセンブリ１０内に含まれることがある様々な特徴（features）の一部を例示している。第１のマイクロエレクトロニクス素子１２はその第１の表面１６に露出した複数のコンタクト（contacts）３２を含むことがある。コンタクト３２は第１の表面１６上に突出している、あるいは第１の表面１６内に凹状に陥没している、もしくは第１のマイクロエレクトロニクス素子１２の第１の表面１６と平面を形成している場合がある。第２のマイクロエレクトロニクス素子１４もその第１の表面２２に露出した複数のコンタクト３４を含む。第１のマイクロエレクトロニクス素子１２のコンタクト３２と同様に、第２のマイクロエレクトロニクス素子１４のコンタクト３４のおかげで第２のマイクロエレクトロニクス素子１４と別のマイクロエレクトロニクス素子との間の電気接続が可能である。
また、図１に示すように、第１のマイクロエレクトロニクス素子１２は第２のマイクロエレクトロニクス素子１４とカプセル化材料（encapsulant material）またはアンダーフィル（underfill）３６で接続されることがある。カプセル化材料３６としては、エポキシ、シリコーンその他の接着性材料が挙げられる。アンダーフィル３６は、マイクロエレクトロニクス素子１２、１４から熱を分散することができる熱伝導性材料である場合がある。図示されてはいないが、第１のマイクロエレクトロニクス素子１２は当業者に周知の任意の方法（限定はされないが例えば素子を互いに嵌合もしくは一緒に一体形成することを可能にする方法を含む）によって第２のマイクロエレクトロニクス素子１４に接続されるまたは取り付けられることが可能である。ここで述べた様々な特徴がアセンブリに付加される間、マイクロエレクトロニクス素子１２、１４は様々なバイス（vices）、モールド（molds）などによって一時的に互いに固定されることもある。これらの特徴が付加された後、バイスを取り除いて、カプセル化材料をアセンブリに塗布してマイクロエレクトロニクスアセンブリ１０を安定化および構造化することができる。
第１のマイクロエレクトロニクス素子１２は側端部２０および２１のほかに側端部３７および３８も含むことがある。同じように、第２のマイクロエレクトロニクス素子１４は側端部２６および２７のほかに側端部３９および４０も含むことがある。図１に示した実施形態では、第１のマイクロエレクトロニクス素子１２の側端部２０は第２のマイクロエレクトロニクス素子１４の側端部３９とＸ方向において平行である。同じように、第１のマイクロエレクトロニクス素子１２の側端部２１は第２のマイクロエレクトロニクス素子１４の側端部３９と平行である。さらに、第１のマイクロエレクトロニクス素子１２の側端部３７および３８のいずれか一方または両方は第２のマイクロエレクトロニクス素子１４の側端部２６および２７とＹ方向において平行である。
マイクロエレクトロニクス素子アセンブリ１０は、図２に示すように、上面４２および逆向きに対向する下面４４とを有する基板４０を含むことがある。基板４０はポリイミド（polyimide）その他の誘電体材料の層を含むことがある。基板４０は当業者によく知られた任意の組成で形成されることもある。単一の金属層上にハンダマスク層（図示されていない）が積層されることがある。
パッケージ４１は、本発明の実施の一形態によれば、図２に示すように基板４０と接続した図１のアセンブリを含むことがある。基板４０の下面４４が第１のマイクロエレクトロニクス素子１２の第１の表面１６と対向するように基板４０は第１のマイクロエレクトロニクス素子１２の上に積み重なるように配置される。第１のマイクロエレクトロニクス素子１２を基板４０の下面４４に接続するために接着剤４６またはアンダーフィルが使用されることがある。カプセル化材料は接着性層もしくは熱伝導性層または両方の機能を持つ層によって置き換えられることがある。
基板４０はホール（hole）４９を通じて基板の上面４２と下面４４に露出した複数のターミナル４８を含む（この様子は図４が最もわかりやすい）。必要条件ではないが、ターミナル４８は基板の周縁部Ｐに沿って配置されることがある。より好ましくはターミナルは基板のコーナ（corners）に配置される。
図３に示すように、基板４０は基板の上面４２に露出したボンディングコンタクト（bonding contacts）５０を含むことがある。少なくとも一部のボンディングコンタクト５０は基板４０上または基板４０内に配設されたトレース５２によって少なくとも一部のターミナル４８に電気接続されている。基板４０のターミナル４８、ボンディングコンタクト５０、およびトレース５２といった電気的な相互接続素子は２以上の層内に形成されることがある。図２および図３の実施形態では、相互接続素子は単一の金属層を用いて形成される。
基板４０は上面４２から下面４４に達する複数の開口（apertures）５４も含む。本発明の実施の好ましい一形態において、開口５４は第１のマイクロエレクトロニクス素子のコンタクト３２と第２のマイクロエレクトロニクス素子のコンタクト３４と位置合わせされている。それ故、開口はそれぞれのマイクロエレクトロニクス素子の直上にあり、それぞれのマイクロエレクトロニクス素子にアクセスすることができるようになっている。各々の開口５４は側端部５６によって一部が画定される。
マイクロエレクトロニクス素子１２および１４を基板４０に電気的に相互接続するため、マイクロエレクトロニクスアセンブリ４１内に電気的な相互接続素子がコンタクト３２、３４とボンディングコンタクト５０との間に含まれることがある。相互接続素子は、コンタクト３２、３４から開口５４を通って側端部５６を横切り、ボンディングコンタクト５０にまで伸びるリード線５５の形態をとる場合がある。リード線５５は第１のマイクロエレクトロニクス素子１２と第２のマイクロエレクトロニクス素子１４のコンタクト３２、３４を基板４０のボンディングコンタクト５０に接続する。
ボンディングコンタクト５０はトレース（traces）５２よって基板のターミナル（terminals）４８に接続される。トレース５２は様々なセクション（sections）、アングル（angles）およびターン（turns）のほかに、スロットの境界を示す基板の側端部５６に平行な矢印Ｅが指し示す沿層方向に伸びる導線（runs）５３を含む。
少なくとも一部のボンディングコンタクト５０は開口５４近く列５１に配列される。ボンディングコンタクトの各列は沿層方向にスロットの隣接側端部５６に平行に伸びる。例えば、スロット５４Ａに隣接するボンディングコンタクトの列５１Ａは沿層方向Ｅに開口５４Ａの側端部５６に隣接して伸びる。それに対し、列５１Ｂにおけるボンディングコンタクトは沿層方向にスロット５４Ｂの側端部５６に平行に伸びる。
列５１Ａのボンディングコンタクトは、ボンディングコンタクト５０に接続されたトレース５２の導線５３の少なくとも一部がボンディングコンタクトと隣接開口５４Ａの側端部５６との間に伸びる“trace-proximate”配列とここでは呼ばれる配列で接続される。列５１Ａのボンディングコンタクトは開口の一端近くにある一群のターミナル４８Ａに接続される。この一群のターミナル４８Ａに最も近いボンディングコンタクト５０Ａａは側端部５６から最も遠い導線５３Ａａに接続され、導線５３Ａａはターミナル４８Ａａに接続される。この一群のターミナル４８Ａから最も遠いボンディングコンタクト５０Ａｃは側端部５６に最も近い導線５３Ａｃに接続され、導線５３Ａｃはターミナル４８Ａｃに接続される。同様にして、その他のボンディングコンタクトはトレース導線に接続され、結果、一群のターミナル４８Ａに接続される。ターミナルへの接続順序は沿層方向ＥＡにおける連絡位置の順序に対応する。つまりそれは側端部５６Ａに沿った沿層方向の、ターミナル群４８Ａから遠ざかる方向に対応する。
列５１Ｂのボンディングコンタクトおよびトレースは“trace-remote”配列とここでは呼ばれる逆配列で接続される。このtrace-remote配列では、列５１Ｂのボンディングコンタクト５０に接続されたトレース５２の導線５３の少なくとも一部は、それらのボンディングコンタクトに接続された導線と隣接開口５４Ｂの側端部５６との間にある。列５１Ｂのボンディングコンタクト５０も同じターミナル群４８Ａに接続される。列５１Ｂにおいて、一群のターミナル４８Ａに最も遠いボンディングコンタクト５０Ｂａは側端部５６Ｂから最も遠い導線５３Ｂａに接続され、導線５３Ｂａはターミナル４８Ａａに接続される。一群のターミナル４８Ａに最も近いボンディングコンタクト５０Ｂｃは側端部５６Ｂに最も近い導線５３Ｂｃに接続され、導線５３Ｂｃはターミナル４８Ａｃに接続される。この場合も同様に、列５１Ｂのその他のボンディングコンタクトはトレース導線に接続され、結果、連絡位置に対応する順序でトレース群４８Ａに接続される。ターミナルへの接続順序は沿層方向ＥＢにおける連絡位置の順序に対応する。つまりそれは側端部５６Ｂに沿った沿層方向の、ターミナル群４８Ａに近づく方向に対応する。
この配列はターミナルへの接続順序は同一であるが２つの異なる沿層方向に交差することなく走る２列のボンディングターミナルを提供し、その結果、全てのトレースを単一の金属層に形成することが可能である。同一に接続されたボンディングターミナルの列のおかげで同種チップ（identical chips）への接続を共通にすることができる。例えば、チップ１２上のコンタクト３２“Ｉ０７”はボンディングコンタクト５０Ｂａに接続され、従ってターミナル４８ａに接続される。一方、チップ１４上の同一のコンタクト３４“Ｉ０７”はボンディングコンタクト５０Ａａに接続され、従って同じターミナル４８ａに接続される。
列５１Ｃにおけるほとんどのボンディングコンタクトはtrace-proximate配列でターミナル群４８Ｂに接続される。一方、列５１Ｄにおけるほとんどのボンディングコンタクトはtrace-remote配列で同じターミナル群４８Ｂに接続される。この場合も同様に、trace-remote配列とtrace-proximate配列を使用することで、列５１Ｄ内におけるターミナル群４８Ｂのターミナルへの接続順序は、交差することなく、列５１Ｃ内における同じターミナルへの接続順序と同一であることが許される。チップイネーブルボンディングコンタクト（chip-enable bonding contacts）５０’の集合は列５１Ｃと列５１Ｄ内に点在する。チップイネーブルボンディングコンタクトは追加のトレースによってターミナル群４８Ｃのターミナルに接続される。これらの追加のトレースの一部は列５１Ｄのボンディングコンタクトと開口５４Ｄの隣接側端部との間に伸びる導線（runs）５３’を有することに注意する。
結線プロセスによって形成されたリード線５５はボンディングコンタクトをチップのコンタクト３２および３４に接続する。各列のボンディングコンタクトに結合した結線（wire bonds）は、隣接側端部５６を横切り、隣接開口５４を通り抜けてチップの１つまで伸びる。例えば、図３および図４に示すように、列５１Ａと列５１Ｃのボンディングコンタクトに結合した結線はスロット５４Ａと５４Ｃを通り抜ける。一部の結線は一部のトレースの導線５３を横切る。例えば、trace-proximate配列を有する列５１Ａと列５１Ｃのボンディングコンタクトに結合した結線５５は関連する導線を横切る。図４に示すように、結線はトレースの上を大きく弧を描いて伸びる。同様に、列５１Ｄ（図３参照）における一部のコンタクトに結合した結線はチップイネーブルコンタクトに結合した導線５３’の上を横断する。結線は基本的にゼロコストで交差する。いずれにせよ結線はチップ上のコンタクトとボンディングコンタクトとを接続するために提供されなければならない。結線５５をトレース５２の上を横断することができるように若干上方に立ち上がるように形成する際の追加コストはほとんどまたは全く掛からない。一般的に、各チップコンタクト３２、３４には１本の結線５５が接続される。図３はチップイネーブルコンタクト（“ＣＥ”とラベルされた）が全てのチップイネーブルボンディングコンタクト５０’に接続された様子を示している。実際は、各チップイネーブルコンタクトは唯１つのチップイネーブルボンディングコンタクトに接続され、従ってターミナル群４８Ｃの唯１つのターミナルに接続される。異なるチップはターミナル群４８Ｃの異なるターミナルに接続される。
図４に示すようにマイクロエレクトロニクスアセンブリ４１は基板４０の上面４２に接着されたカプセル化材料６０を含むことがある。このカプセル化材料６０はボンディングコンタクト５０をマイクロエレクトロニクス素子１２、１４のコンタクト３２、３４に相互接続しているリード線５５の完全な状態を保護および維持する。また、図４に示すように、ターミナル４８のおかげでマイクロエレクトロニクスアセンブリ４１を回路パネル６２などのマイクロエレクトロニクス素子に電気的に接続することができる。回路パネル６２はこのパネルの表面に露出したターミナル６４を含む。基板４２のターミナル４８を回路パネル６２のターミナル６４に電気的に相互接続するために、例えばハンダ塊６６などの電気的な相互接続手段が使用されることがある。
マイクロエレクトロニクスアセンブリ４１は相対的に薄いため、パッケージと回路パネル６２との間の電気的な相互接続は第１のマイクロエレクトロニクス素子１２と第２およびマイクロエレクトロニクス素子１４のポジショニングを妨害することなく実行することができる。第１のマイクロエレクトロニクス素子１２と第２のマイクロエレクトロニクス素子１４を基板４０に接続するためだけでなく、基板の開口５４を貫通するリード線５５の完全な状態を維持するためにも追加のカプセル化７０が第１のマイクロエレクトロニクス素子１２と第２のマイクロエレクトロニクス素子１４の周りに施されることがある。
図５に示すように、マイクロエレクトロニクスアセンブリ４１は第２のマイクロエレクトロニクスアセンブリ１４１がその上に積み重なるように配置されることがある。第２のマイクロエレクトロニクスアセンブリ１４１は第１のマイクロエレクトロニクスアセンブリ４１と同じような特徴（features）や素子（elements）を持つ点で実質的に同じほど似ていることがある。第２のマイクロエレクトロニクスアセンブリ１４１は好ましくは、基板１４０の上面１４２と下面１４４に露出したターミナル１４８を有する。ターミナル１４８は第１のマイクロエレクトロニクスアセンブリ４１のターミナル４８に例えばハンダ塊１６６によって接続されることがある。２つの半導体パッケージだけが一方が他方の上に積み重なった状態で示されているが、本発明は互いに積み重なった任意数のパッケージを想定している。更なる変形形態として、必要とされているのでなければターミナル４８、１４８はそれぞれの上面４２、１４２に露出していなくてもよい。また、リード線１５５の完全な状態を保護し維持するために基板１４０の上面１４２にカプセル化材料が接着されることがある。
図６に示すように、第１のマイクロエレクトロニクス素子２１２の側端部２３８が第２のマイクロエレクトロニクス素子２１４の側端部２２７とＸ方向において平行になるような形で第１のマイクロエレクトロニクス素子２１２が第２のマイクロエレクトロニクス素子２１４の上に積み重なっている場合がある。第１のマイクロエレクトロニクス素子２１２の側端部２２０、２２１は、それぞれ第２のマイクロエレクトロニクス素子２１４の側端部２３９および２４０を超えて外向きに突き出ていることがある。ここでは第１のマイクロエレクトロニクス素子２１２の両方の側端部２２０および２２１が第２のマイクロエレクトロニクス素子２１４のそれぞれの側端部を超えて外向きに突き出ているように描かれているが、これは必要条件ではなく、第１のマイクロエレクトロニクス素子２１２の一方の側端部のみが第２のマイクロエレクトロニクス素子２１４の側端部を超えて外向きに突き出ている場合もある。図６に示されたマイクロエレクトロニクスパッケージ２１０は既にここで述べた様々な特徴や素子を含むことがある。例えば、アセンブリを製造するために基板４０と同じような基板がマイクロエレクトロニクスパッケージ２１０と一緒に含まれることがある。
本発明はマイクロエレクトロニクス素子が長方形（矩形）をしているものとして説明されてきた。代わりの実施形態では、マイクロエレクトロニクス素子は、限定はされないが例えば正方形、三角形、楕円形および円形など、任意の形状をしている場合がある。
図７に示すように更に別の実施形態では、リード線３５５は基板３４０の側端部３４１を横切り、それにより第１のマイクロエレクトロニクス素子３１２と第２のマイクロエレクトロニクス素子３１４上に露出したコンタクト３３２、３３４を基板３４０上に露出したボンディングコンタクト３５０に電気的に接続することがある。マイクロエレクトロニクス半導体パッケージ３１０の剛性と安定性を維持するためにそのパッケージの周りにカプセル化材料が接着されることがある。
図８に示すように、図３のマイクロエレクトロニクスアセンブリ４１は第２のマイクロエレクトロニクスアセンブリ４４１と対向する形で積み重ねられる場合がある。第２のマイクロエレクトロニクスアセンブリ４４１は既に説明した実施形態に関連して述べた特徴や素子の多くを含むことができる。簡単のため、これらの特徴の一部は図示されていない。２枚のマイクロエレクトロニクスアセンブリをこのように互いに対向させた場合、第１のマイクロエレクトロニクスアセンブリ４１のターミナル４８と第２のマイクロエレクトロニクスアセンブリ４４１のターミナル４４８も互いに対向する形になる。ターミナル４８、４４８を電気的に接続して積層型マイクロエレクトロニクスパッケージ（stacked microelectronic package）を製造するため、それらのターミナルの間に電気接続４６６が施されることがある。例えば、パッケージを回路パネルに接続するためにコンタクトパッド（図示されていない）が基板４０上に配置されることがある。
更に別の代わりの実施形態では、マイクロエレクトロニクスアセンブリ５４１は、図９と図１０に示すように、第１のマイクロエレクトロニクス素子５１２と第２のマイクロエレクトロニクス素子５１４を含むことがある。第１のマイクロエレクトロニクス素子５１２は第１の表面５１６とそれと逆向きに対向する第２の表面５１８を含む。第２のマイクロエレクトロニクス素子５１４も第１の表面５２０とそれと逆向きに対向する第２の表面５２２を含む。マイクロエレクトロニクスアセンブリ５４１は第１の表面５４２と第２の表面５４４を有する基板５４０も含む。第１のマイクロエレクトロニクス素子５１２は第１のマイクロエレクトロニクス素子の第２の表面５１８が基板５４０の上面５４２と対向する形で基板５４０の上に積み重なるように配置されている。さらに、第２のマイクロエレクトロニクス素子５１４は、第２のマイクロエレクトロニクス素子の第２の表面５２２が基板５４０の下面５４４と対向する形で基板５４０の下に積み重なるように配置されている。
マイクロエレクトロニクス素子５１２、５１４はアンダーフィルまたはカプセル化材料５６０によって基板５４０に取り付けられることがある。２つのマイクロエレクトロニクス素子５１２、５１４は、基板５４０がそれらの素子の間に配置されている点を除いて、既に説明した実施形態と同様に配置構成されている。従って、最も好ましい実施形態の１つでは、第１のマイクロエレクトロニクス素子５１２の側端部５２０と５２１の少なくとも１つは第２のマイクロエレクトロニクス素子５１４の側端部５３９、５４０の１つを超えて外向きに突き出ている。さらに、第２のマイクロエレクトロニクス素子５１４の側端部５２６と５２７の少なくとも１つは第２のマイクロエレクトロニクス素子５１４の側端部５３７と５３８の１つを超えて外向きに突き出ている。従って、最も好ましい実施形態では、２つのマイクロエレクトロニクス素子はそれらの間に基板を挟んだ形で十字形に配置されている。
第１のマイクロエレクトロニクス素子５１２と第２のマイクロエレクトロニクス素子５１４は好ましくはそれぞれの第２の表面５１８、５２２に露出したコンタクト５３２、５３４も含む。コンタクト５３２、５３４は好ましくは、基板５４０の上面５４２から下面５４４に伸びる開口５５４と位置合わせされている。基板５４０は上面５４２または下面５４４の一方または両方に露出したターミナル５４８と上面と下面の両方に露出したボンディングコンタクト５０を更に含む。ボンディングコンタクト５５０の少なくとも一部は図１０に示すようにターミナル５４８の少なくとも一部とトレース５５２で電気的に接続されている。簡単のため、ボンディングコンタクト５５０をターミナル５４８に接続するトレースの一部のみが描かれている。図１０に示すように、その上面５４２と下面５４４にボンディングコンタクト５５０が露出した基板５４０の下面５４４に金属層が積層されることがある。
マイクロエレクトロニクス素子５１２、５１４を基板５４０に電気的に接続する方法において、電気的な相互接続手段、すなわちリード線５５５が、コンタクト５３２、５３４に取り付けられる。リード線５５５はコンタクト５３２、５３４から基板の開口５５４を通り抜けてボンディングコンタクト５５０にまで達し、連絡する。それ故、リード線５５５はマイクロエレクトロニクス素子５１２または５１４から、基板５４０の１表面−第１のマイクロエレクトロニクス素子に対しては基板の上面５４２から、第２のマイクロエレクトロニクス素子５１４に対しては下面５４４から、基板の反対側の表面まで伸びる。例えば、一部のリード線５５５は第１のマイクロエレクトロニクス素子５１２の基板上面５４２に隣接するコンタクト３３２に取り付けられ、開口５５４を通って側端部５５６を横断し、基板５４０の反対側の下面５４４まで、具体的には基板下面上に配置されたボンディングコンタクト５５０まで伸びる。これとは対照的に、第２のマイクロエレクトロニクス素子に接続されたリード線５５５は、基板５４０の下面５４４に隣接するコンタクト５３４から、基板上面５４２まで、具体的には基板上面５４２に露出したボンディングコンタクト５５０まで伸びる。リード線５５５を保護するためにリード線５５５上にカプセル化材料５６１が接着されることがある。既に述べた実施形態と同様に、積層型パッケージを形成するため、マイクロエレクトロニクスアセンブリ５４１がそれと同様のアセンブリまたは様々な他のアセンブリの上に積み重ねられることがある。
図１１に示された代わりの実施形態では、マイクロエレクトロニクスアセンブリ６４１は、図９と図１０の第１のマイクロエレクトロニクス素子および基板と同じように形成された基板６４０および第１のマイクロエレクトロニクス素子６１２を含むことがある。しかし、第２のマイクロエレクトロニクス素子６１４は、それが基板下面６４４で基板６４０に電気的に相互接続されているという点で図９および図１０に示されたものとは異なっている。第２のマイクロエレクトロニクス素子６１４は好ましくは、第２のマイクロエレクトロニクス素子の第２の表面６２２に沿って露出したコンタクト６３４を含むことがある。これらのコンタクトは基板５４０にボールグリッドアレイ（ball-grid array）、スタッドバンプ（stud bumps）、リード線または追加の電気接続機構の何れかの手段によって電気的に接続されることがある。基板６４０は、第２のマイクロエレクトロニクス素子のコンタクト６３４に相互接続することが可能な（基板の）第２表面６４４に露出したボンディングコンタクト５０を含む。
図１２に示された更に別の実施形態では、マイクロエレクトロニクスアセンブリ７４１は、基板７４０が二金属層構造（two metal layer construction）（第１の金属層７９０は基板７４０の上面７４２に露出すると共に、第２の金属層７９１は基板の下面７４４に露出している）を含むことを除いて、以前の実施形態と同様に構成されることがある。
マイクロエレクトロニクス素子７４１は、以前の実施形態と同様に、第１のマイクロエレクトロニクス素子７１２と第２のマイクロエレクトロニクス素子７１４を含む。各々のマイクロエレクトロニクス素子はここで既に述べた方法に従って基板７４０に取り付けられることがある。２枚の金属層を設ける利点はそれぞれのマイクロエレクトロニクス素子７１２、７１４の第１の表面に露出したコンタクト７３２を接続する結合線７５５が基板７４０のボンディングコンタクト７５０に結合するために、基板７４０を通り抜け、後ろをまわって、基板７４０をもう一度通り抜ける必要がない点にある。
図示されてはいないが、第１の金属層７４２と第２の金属層７４５は各々、以前の実施形態に関連してここで既に議論したように、複数のターミナル、トレースおよびボンディングコンタクトを含むことがある。
ここでは金属層が基板表面に露出した様々な単一金属層形態と二金属層形態が議論されてきたが、本発明は単一金属層または二金属層のいずれかが基板内に露出している状況も想定している。単一金属層または複数金属層は特定の要件に応じて基板の一方の表面または両方の表面に露出する場合がある。
本発明の更に別の代わり実施形態では、マイクロエレクトロニクスアセンブリ８４１は上記実施形態のいずれかのものと同じように構築されるが、ターミナルの代わりに、あるいはターミナルと組み合わせて、導電性のポスト（posts）またはピラー（pillars）８９８も含む場合がある。図１３に示された特定の実施の一形態によれば、ピラー８９８は基板８４０から下方に突き出している。ピラー８９８はトレース８５２およびボンディングコンタクト８５０と組み合わせて配設されることがある。斯かる態様については同一出願人による米国特許出願第１０／９８５，１１９号明細書と米国特許出願第１０／９８５，１２６号明細書と米国特許出願第１１／０１４，４３９号明細書に議論されている。該米国特許出願の開示内容はこの参照により本願に含まれる。
図示されてはいないが更に別の代わりの実施形態では、図１１の第２のマイクロエレクトロニクス素子６１４はこの第２のマイクロエレクトロニクス素子の第１の表面６２０に沿ってコンタクトを配置している場合がある。これらのコンタクトは基板６４０の下面６４４に露出したボンディングコンタクトにリード線を使って接続されることがある。基板６４０は任意選択的に追加のトレース層を含むことができる。加えて、開口５４は細長いスロットとして描かれてきたが、どんな形状であってもよい。
本発明は電子デバイスの製造に利用することができる。
本発明はここでは特定の実施形態に関して説明されてきたが、これらの実施形態は本発明の原理と用途を例示しているに過ぎないことは理解されたい。従って、本明細書において例示した実施形態に数々の変更を施すことが可能であること、また特許請求の範囲の請求項によって画定される本発明の技術思想と技術的範囲内において他の配置構成も考えられることは理解されるべきである。
本発明の実施の一形態によるマイクロエレクトロニクスアセンブリの斜視図である。 本発明の実施の一形態によるマイクロエレクトロニクスパッケージの斜視図である。 図２の実施形態の平面図である。 回路パネルに取り付けられた状態の図２の実施形態の断面図である。 本発明の実施の一形態による積層パッケージの断面図である。 本発明の追加の実施形態によるマイクロエレクトロニクスアセンブリの斜視図である。 本発明の追加の実施形態によるマイクロエレクトロニクスパッケージの断面図である。 本発明の代わりの実施形態による積層パッケージの断面図である。 本発明の代わりの実施形態によるマイクロエレクトロニクスパッケージの第１軸に沿った断面図である。 図９の実施形態の第１軸に直交する第２軸に沿った断面図である。 本発明の代わりの実施形態によるマイクロエレクトロニクスパッケージの断面図である。 本発明の追加の実施形態によるマイクロエレクトロニクスパッケージの断面図である。 本発明の追加の実施形態によるマイクロエレクトロニクスパッケージの断面図である。

Claims (27)

  1. 第１のマイクロエレクトロニクス素子と第２のマイクロエレクトロニクス素子とを備え、各前記マイクロエレクトロニクス素子は逆向きに対向する第１および第２の表面と該第１および第２の表面の境界を画定する側端部とを有しており、第１のマイクロエレクトロニクス素子はこの第１のマイクロエレクトロニクス素子の第２の表面が第２のマイクロエレクトロニクス素子の第１の表面と対向する形で第２のマイクロエレクトロニクス素子の上に積み重ねられており、第１のマイクロエレクトロニクス素子は第２のマイクロエレクトロニクス素子の少なくとも１つの側端部を超えて突き出ており、第２のマイクロエレクトロニクス素子は第２のマイクロエレクトロニクス素子の前記少なくとも１つの側端部を横切る第１のマイクロエレクトロニクス素子の少なくとも１つの側端部を超えて突き出ている、マイクロエレクトロニクスアセンブリ。
  2. 第１および第２のマイクロエレクトロニクス素子はそれぞれ長さと該長さよりも短い幅とを有し、第１のマイクロエレクトロニクス素子は該第１のマイクロエレクトロニクス素子の長さの方向が第２のマイクロエレクトロニクス素子の長さの方向を横切る形で第２のマイクロエレクトロニクス素子の上に積み重ねられている、ことを特徴とする請求項１に記載のマイクロエレクトロニクスアセンブリ。
  3. 第１および第２のマイクロエレクトロニクス素子は第１の軸と第２の軸に沿って配置されており、第１および第２のマイクロエレクトロニクス素子はともに第１および第２の側端部を有し、第１および第２のマイクロエレクトロニクス素子のそれぞれの第１の側端部は第１の軸の方向において互いに平行であり、第１および第２のマイクロエレクトロニクス素子のそれぞれの第２の側端部は第２の軸の方向において互いに平行である、ことを特徴とする請求項１に記載のマイクロエレクトロニクスアセンブリ。
  4. 第１および第２のマイクロエレクトロニクス素子は、Ｚ軸の方向にある第３の軸に沿って、第１のマイクロエレクトロニクス素子の少なくとも１つの側端部と第２のマイクロエレクトロニクス素子の少なくとも１つの側端部とが第３の軸の方向において互いに平行になるように配置されている、ことを特徴とする請求項３に記載のマイクロエレクトロニクスアセンブリ。
  5. 第１のマイクロエレクトロニクス素子の第２の表面はカプセル化材料によって第２のマイクロエレクトロニクス素子の第１の表面に取り付けられていることを特徴とする請求項１に記載のマイクロエレクトロニクスアセンブリ。
  6. 第１および第２のマイクロエレクトロニクス素子はコンタクトを含むことを特徴とする請求項１に記載のマイクロエレクトロニクスアセンブリ。
  7. 請求項１に記載されたマイクロエレクトロニクスアセンブリと、第１の表面および逆向きに対向する第２の表面を有する基板とから成り、前記基板はこの基板の第２の表面が第１のマイクロエレクトロニクス素子の第１の表面と対向する形で第１のマイクロエレクトロニクス素子の上に積み重ねられている、ことを特徴とするマイクロエレクトロニクス半導体パッケージ。
  8. 請求項１に記載されたマイクロエレクトロニクスアセンブリと、第１の表面および逆向きに対向する第２の表面を有する基板とから成り、前記基板は第１のマイクロエレクトロニクス素子と第２のマイクロエレクトロニクス素子との間において前記基板の第１の表面が第１のマイクロエレクトロニクス素子の第２の表面と対向するとともに前記基板の第２の表面が第２のマイクロエレクトロニクス素子の第１の表面と対向する形で配置されている、ことを特徴とするマイクロエレクトロニクス半導体パッケージ。
  9. 前記基板はボンディングコンタクトとターミナルとを有することを特徴とする請求項７に記載のマイクロエレクトロニクス半導体パッケージ。
  10. 前記ボンディングコンタクトの少なくとも一部は前記基板の第１の表面に露出しており、前記ターミナルの少なくとも一部は前記基板の第２の表面に露出している、ことを特徴とする請求項９に記載のマイクロエレクトロニクス半導体パッケージ。
  11. 前記ボンディングコンタクトの少なくとも一部はトレースによって前記ターミナルの少なくとも一部と相互接続されていることを特徴とする請求項１０に記載のマイクロエレクトロニクス半導体パッケージ。
  12. 第１および第２のマイクロエレクトロニクス素子はそれぞれの第１の表面に露出したコンタクトを有しており、これらのコンタクトの少なくとも一部は前記基板の前記ボンディングコンタクトの少なくとも一部に電気的に接続されている、ことを特徴とする請求項１１に記載のマイクロエレクトロニクス半導体パッケージ。
  13. 前記コンタクトの少なくとも一部はリード線によって前記ボンディングコンタクトの少なくとも一部に電気的に接続されていることを特徴とする請求項１２に記載のマイクロエレクトロニクス半導体パッケージ。
  14. 前記基板は少なくとも１つの側端部を含んでおり、前記リード線の少なくとも一部は前記コンタクトの少なくとも一部から前記側端部を横断して前記ボンディングコンタクトの少なくとも一部にまで伸びている、ことを特徴とする請求項１３に記載のマイクロエレクトロニクス半導体パッケージ。
  15. 前記基板は周縁部を有しており、前記側端部はこの周縁部内に位置付けられている、ことを特徴とする請求項１４に記載のマイクロエレクトロニクス半導体パッケージ。
  16. 前記トレースの少なくとも一部は、前記トレースの少なくとも一部が前記ボンディングコンタクトの少なくとも一部と前記基板の前記側端部との間に配置されるような形で、前記基板の前記側端部に隣接して伸びている、ことを特徴とする請求項１４に記載のマイクロエレクトロニクス半導体パッケージ。
  17. 前記コンタクトを前記ボンディングコンタクトに接続し、前記基板の前記側端部の周りに伸びる前記リード線の少なくとも一部は、前記基板の前記側端部に隣接する前記トレースの少なくとも一部の上を通っている、ことを特徴とする請求項１６に記載のマイクロエレクトロニクス半導体パッケージ。
  18. パッドを有する回路パネルを更に備え、前記基板の前記ターミナルの少なくとも一部は前記第３のマイクロエレクトロニクス素子の前記パッドの少なくとも一部に電気的に接続されている、ことを特徴とする請求項９に記載のマイクロエレクトロニクス半導体パッケージ。
  19. パッドを有する第３のマイクロエレクトロニクス素子を更に備え、第１および第２のマイクロエレクトロニクス素子の前記ターミナルの少なくとも一部は第３のマイクロエレクトロニクス素子の前記パッドの少なくとも一部に電気的に接続されている、ことを特徴とする請求項１０に記載のマイクロエレクトロニクス半導体パッケージ。
  20. 第１の表面および逆向きに対向する第２の表面を有する基板を更に備え、前記基板はこの基板の第２の表面が第１のマイクロエレクトロニクス素子の第１の表面に対向する形でこの第１のマイクロエレクトロニクス素子の上に積み重ねられており、前記基板と第１および第２のマイクロエレクトロニクス素子は第１のパッケージを構成し、この第１のパッケージと実質的に同じような素子を有するとともに第１のパッケージの上に積み重なる第２のパッケージを更に備える、ことを特徴とする請求項１に記載のマイクロエレクトロニクス半導体パッケージ。
  21. 上面と下面と第１の側端部とを有し、複数のターミナルと前記上面に露出した複数のボンディングコンタクトとを備える基板であって、前記複数のボンディングコンタクトの少なくとも一部を前記複数のターミナルの少なくとも一部に接続する複数のトレースを更に備え、前記トレースの少なくとも一部は前記ボンディングコンタクトの少なくとも一部と第１の側端部との間に配置される形で第１の側端部に隣接して伸びている、基板と、
    前記基板の前記下面に対向する形で前記基板の下に積み重なっている第１のマイクロエレクトロニクス素子であって、コンタクトを備え、前記コンタクトの少なくとも一部はリード線によって前記複数のボンディングコンタクトの少なくとも一部に接続されており、前記リード線の少なくとも一部は前記複数のボンディングコンタクトの少なくとも一部から前記複数のトレースの少なくとも一部の上を通って第１の側端部を横断して前記コンタクトにまで伸びている、第１のマイクロエレクトロニクス素子と
    を備える、マイクロエレクトロニクスアセンブリ。
  22. 第１の表面と第２の表面を有する第２のマイクロエレクトロニクス素子を更に備え、第１のマイクロエレクトロニクス素子は第１の表面と第２の表面を含んでおり、第２のマイクロエレクトロニクス素子は第１のマイクロエレクトロニクス素子の第２の表面が第２のマイクロエレクトロニクス素子の第１の表面と対向する形で第１のマイクロエレクトロニクス素子の下に積み重なっている、ことを特徴とする請求項２１に記載のマイクロエレクトロニクスアセンブリ。
  23. 第２のマイクロエレクトロニクス素子はコンタクトを有しており、第２のマイクロエレクトロニクス素子の前記コンタクトの少なくとも一部はリード線によって前記基板の前記複数のボンディングコンタクトの少なくとも一部に接続されている、ことを特徴とする請求項２２に記載のマイクロエレクトロニクスアセンブリ。
  24. 前記基板は第２の側端部を有しており、前記基板の前記トレースの少なくとも一部は第２の側端部と前記複数のボンディングコンタクトの少なくとも一部との間にあって第２の側端部に隣接しており、第２のマイクロエレクトロニクス素子の前記コンタクトを接続する前記リード線は第２のマイクロエレクトロニクス素子の前記コンタクトから前記基板の第２の側端部を横断してこの第２の側端部に隣接する前記トレースの上を通って前記複数のボンディングコンタクトにまで伸びている、ことを特徴とする請求項２３に記載のマイクロエレクトロニクスアセンブリ。
  25. 前記基板は周縁部を有しており、第１の側端部と第２の側端部はこの周縁部内に位置付けられている、ことを特徴とする請求項２４に記載のマイクロエレクトロニクスアセンブリ。
  26. 前記マイクロエレクトロニクス素子の前記コンタクトの中の単一のコンタクトが前記基板の２以上のボンディングコンタクトに接続される場合があることを特徴とする請求項２１に記載のマイクロエレクトロニクスアセンブリ。
  27. 前記基板の前記複数のボンディングコンタクトの少なくとも一部のボンディングコンタクトは第１の区画に配置されており、前記基板の前記複数のターミナルの少なくとも一部のターミナルは第２の区画に配置されており、第１の区画に配置されたボンディングコンタクトを第２の区画に配置されたターミナルに接続する前記トレースの少なくとも一部は導線を含んでおり、前記リード線の少なくとも一部は前記トレースの前記導線の一部の上を弧を描いて伸びている、ことを特徴とする請求項２１に記載のマイクロエレクトロニクスアセンブリ。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI335652B (en) * 2007-04-04 2011-01-01 Unimicron Technology Corp Stacked packing module
US7994644B2 (en) 2007-06-01 2011-08-09 Tessera, Inc. Package stacking through rotation
US20090127694A1 (en) * 2007-11-14 2009-05-21 Satoshi Noro Semiconductor module and image pickup apparatus
US8390083B2 (en) * 2009-09-04 2013-03-05 Analog Devices, Inc. System with recessed sensing or processing elements
US8569884B2 (en) * 2011-08-15 2013-10-29 Tessera, Inc. Multiple die in a face down package
US8680684B2 (en) * 2012-01-09 2014-03-25 Invensas Corporation Stackable microelectronic package structures
CN104576883B (zh) 2013-10-29 2018-11-16 普因特工程有限公司 芯片安装用阵列基板及其制造方法
KR102161776B1 (ko) * 2014-03-28 2020-10-06 에스케이하이닉스 주식회사 적층 패키지
JP6507779B2 (ja) * 2015-03-26 2019-05-08 セイコーエプソン株式会社 電気光学装置、電気光学装置の製造方法、および電子機器
US9666558B2 (en) 2015-06-29 2017-05-30 Point Engineering Co., Ltd. Substrate for mounting a chip and chip package using the substrate
KR102379704B1 (ko) 2015-10-30 2022-03-28 삼성전자주식회사 반도체 패키지
US20180114786A1 (en) * 2016-10-21 2018-04-26 Powertech Technology Inc. Method of forming package-on-package structure
KR102149387B1 (ko) 2019-02-13 2020-08-28 삼성전기주식회사 전자 소자 모듈

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02312265A (ja) * 1989-05-26 1990-12-27 Mitsubishi Electric Corp 半導体装置
JPH04155954A (ja) * 1990-10-19 1992-05-28 Nec Kyushu Ltd 半導体装置
JPH05121643A (ja) * 1990-12-05 1993-05-18 Matra Marconi Space Fr 固体メモリモジユール及びこのようなモジユールを含むメモリデバイス

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5198888A (en) 1987-12-28 1993-03-30 Hitachi, Ltd. Semiconductor stacked device
US4956694A (en) 1988-11-04 1990-09-11 Dense-Pac Microsystems, Inc. Integrated circuit chip stacking
US7198969B1 (en) * 1990-09-24 2007-04-03 Tessera, Inc. Semiconductor chip assemblies, methods of making same and components for same
CA2117092A1 (en) * 1991-09-06 1993-03-18 Dan C. Yingling Automatic door operator
US5468994A (en) * 1992-12-10 1995-11-21 Hewlett-Packard Company High pin count package for semiconductor device
US5325268A (en) * 1993-01-28 1994-06-28 National Semiconductor Corporation Interconnector for a multi-chip module or package
US5585667A (en) 1994-12-23 1996-12-17 National Semiconductor Corporation Lead frame for handling crossing bonding wires
US5998864A (en) * 1995-05-26 1999-12-07 Formfactor, Inc. Stacking semiconductor devices, particularly memory chips
US5721452A (en) * 1995-08-16 1998-02-24 Micron Technology, Inc. Angularly offset stacked die multichip device and method of manufacture
US5861666A (en) 1995-08-30 1999-01-19 Tessera, Inc. Stacked chip assembly
US5841191A (en) * 1997-04-21 1998-11-24 Lsi Logic Corporation Ball grid array package employing raised metal contact rings
US6072233A (en) 1998-05-04 2000-06-06 Micron Technology, Inc. Stackable ball grid array package
US6020629A (en) * 1998-06-05 2000-02-01 Micron Technology, Inc. Stacked semiconductor package and method of fabrication
US6388833B1 (en) * 1998-06-29 2002-05-14 Western Digital Technologies, Inc. Method for manufacturing a disk drive having an overwriteable clock track
US6215193B1 (en) * 1999-04-21 2001-04-10 Advanced Semiconductor Engineering, Inc. Multichip modules and manufacturing method therefor
JP2001077301A (ja) * 1999-08-24 2001-03-23 Amkor Technology Korea Inc 半導体パッケージ及びその製造方法
JP3798597B2 (ja) 1999-11-30 2006-07-19 富士通株式会社 半導体装置
US6252305B1 (en) * 2000-02-29 2001-06-26 Advanced Semiconductor Engineering, Inc. Multichip module having a stacked chip arrangement
US20020043709A1 (en) * 2000-10-13 2002-04-18 Yeh Nai Hua Stackable integrated circuit
US6404648B1 (en) * 2001-03-30 2002-06-11 Hewlett-Packard Co. Assembly and method for constructing a multi-die integrated circuit
JP4454181B2 (ja) * 2001-05-15 2010-04-21 富士通マイクロエレクトロニクス株式会社 半導体装置
TW502406B (en) * 2001-08-01 2002-09-11 Siliconware Precision Industries Co Ltd Ultra-thin package having stacked die
DE10142120A1 (de) * 2001-08-30 2003-03-27 Infineon Technologies Ag Elektronisches Bauteil mit wenigstens zwei gestapelten Halbleiterchips sowie Verfahren zu seiner Herstellung
TW523890B (en) * 2002-02-07 2003-03-11 Macronix Int Co Ltd Stacked semiconductor packaging device
DE10227305A1 (de) 2002-06-19 2003-09-04 Siemens Dematic Ag Elektrisches Mehrschicht-Bauelement-Modul und Verfahren zu dessen Herstellung
US20040098068A1 (en) * 2002-06-28 2004-05-20 Rafael Carbunaru Chair pad charging and communication system for a battery-powered microstimulator
US6737742B2 (en) * 2002-09-11 2004-05-18 International Business Machines Corporation Stacked package for integrated circuits
US6825064B2 (en) * 2002-09-30 2004-11-30 Ultratera Corporation Multi-chip semiconductor package and fabrication method thereof
JP4076841B2 (ja) * 2002-11-07 2008-04-16 シャープ株式会社 半導体装置の製造方法
KR20050001159A (ko) * 2003-06-27 2005-01-06 삼성전자주식회사 복수개의 플립 칩들을 갖는 멀티칩 패키지 및 그 제조방법
US7709968B2 (en) 2003-12-30 2010-05-04 Tessera, Inc. Micro pin grid array with pin motion isolation
US7176043B2 (en) 2003-12-30 2007-02-13 Tessera, Inc. Microelectronic packages and methods therefor
US8207604B2 (en) 2003-12-30 2012-06-26 Tessera, Inc. Microelectronic package comprising offset conductive posts on compliant layer
US7402911B2 (en) * 2005-06-28 2008-07-22 Infineon Technologies Ag Multi-chip device and method for producing a multi-chip device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02312265A (ja) * 1989-05-26 1990-12-27 Mitsubishi Electric Corp 半導体装置
JPH04155954A (ja) * 1990-10-19 1992-05-28 Nec Kyushu Ltd 半導体装置
JPH05121643A (ja) * 1990-12-05 1993-05-18 Matra Marconi Space Fr 固体メモリモジユール及びこのようなモジユールを含むメモリデバイス

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