WO2005038917A1 - 半導体装置のパッケージ構造およびパッケージ化方法 - Google Patents

半導体装置のパッケージ構造およびパッケージ化方法 Download PDF

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semiconductor
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Moriyoshi Nakashima
Kazuo Kobayashi
Natsuo Ajika
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    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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Definitions

  • the present invention relates to a semiconductor device package structure and a method for packaging the same.
  • SIP System in Package
  • a semiconductor chip 30 is mounted on a package substrate 10
  • another semiconductor chip 40 is further mounted on this semiconductor chip 30.
  • the wire W is wire-bonded between 40 and the package substrate 10.
  • an object of the present invention is to facilitate electrical connection between semiconductor chips without restricting the position, pitch, signal arrangement, etc. of external connection terminals of each semiconductor chip when combined with a plurality of semiconductor chips.
  • an object of the present invention is to provide a package structure and a packaging method of a semiconductor device which solve the above-mentioned problems.
  • Another object of the present invention is to allow a semiconductor chip supplier to easily assure the KGD (Known-Good-Die) of a semiconductor chip constituting a SIP, and to assemble a SIP manufacturer. On the other hand, the company has made it possible to manufacture SIP with high yield using KGD semiconductor chips.
  • An object of the present invention is to provide a package structure and a packaging method of a conductor device.
  • the present invention provides an internal terminal for connecting a terminal of a semiconductor chip to be mounted, an external terminal for connecting a terminal other than the terminal of the semiconductor chip, and an electrical connection between the external terminal and the internal terminal.
  • a semiconductor chip mount sub-substrate in which a semiconductor chip is mounted on a sub-substrate on which conductor wiring to be connected is formed;
  • the invention is characterized in that in (1), the semiconductor chip mount sub-substrate is mounted on a semiconductor chip mounted on the base material.
  • the present invention is characterized in that, in (1), a plurality of the semiconductor chip mount sub-boards are provided, and the semiconductor chip mount sub-boards are stacked and arranged on the base material.
  • the present invention is characterized in that in (1), the semiconductor chip mount sub-substrate is configured by mounting semiconductor chips on both surfaces of the sub-substrate with the sub-substrate interposed therebetween.
  • the invention is characterized in that in (1), the semiconductor chip mount sub-substrate is configured by stacking a plurality of semiconductor chips on the sub-substrate.
  • the semiconductor chip mounted on the sub-substrate is resin-sealed together with the sub-substrate separately from the resin sealing of the substrate. It is characterized by the configuration.
  • a terminal for connecting to a test device for performing a predetermined reliability test or operation test is provided before mounting the sub-substrate on the base material.
  • the semiconductor chip mount sub-substrate is characterized in that the terminal is cut off after performing the predetermined reliability test or the operation test using the terminal before being mounted on the base material.
  • the present invention provides an internal terminal for connecting a terminal of a semiconductor chip to be mounted, an external terminal for connecting a terminal other than the terminal of the semiconductor chip, and a connection between the external terminal and the internal terminal.
  • a semiconductor chip is mounted on a sub-substrate on which conductor wiring to be electrically connected is formed to form a semiconductor chip-mount sub-substrate, and the semiconductor chip mount sub-substrate is mounted on a substrate or a frame-like base material.
  • the semiconductor device is packaged by collectively sealing the semiconductor chip mounting sub-substrate together with the base material with a resin.
  • a terminal for connecting a test device to the sub-substrate is provided before the substrate is mounted on the base material, and the test device is connected to the terminal. After the connection, a predetermined reliability test or operation test is performed, and after the reliability test or the operation test is performed, the terminal is cut off to form a semiconductor chip mounting sub-board, and the semiconductor chip mounting sub-board is attached to the base material. It is characterized by being mounted.
  • FIG. 1 is a plan view showing a package structure of the semiconductor device according to the first embodiment.
  • FIG. 2 is a sectional view of a main part of the semiconductor device.
  • FIG. 3 is a plan view showing the structure of the semiconductor device according to the second embodiment.
  • FIG. 4 is a cross-sectional view illustrating the structure of the semiconductor device according to the third embodiment.
  • FIG. 5 is a cross-sectional view illustrating a structure of a semiconductor device according to the fourth embodiment.
  • FIG. 6 is a cross-sectional view illustrating a structure of four semiconductor devices according to the fifth embodiment.
  • FIG. 8 is a flowchart showing an assembling process of the entire semiconductor device including a test of a sub-board of the semiconductor device.
  • FIG. 9 is a cross-sectional view showing a configuration of a conventional semiconductor device.
  • FIGS. 1-10 A package structure of a semiconductor device according to a first embodiment and a method of packaging the semiconductor device will be described with reference to FIGS.
  • FIG. 1 is a plan view of a semiconductor device
  • FIG. 2 is a sectional view of a main part thereof. 1 and 2
  • a semiconductor chip 30 is die-bonded on the upper surface of the package substrate 10.
  • the semiconductor chip 50 is mounted on a sub-substrate 20.
  • the sub-substrate 20 and the semiconductor chip 50 constitute a semiconductor chip mounting sub-substrate 60.
  • the semiconductor chip mounting sub-board 60 is mounted by bonding the lower surface (the lower surface of the sub-substrate 20) to the semiconductor chip 30.
  • the semiconductor chip 40 is mounted on the semiconductor chip 30.
  • a plurality of terminals 11 1, 11 ′ are arranged on the upper surface of the package substrate 10.
  • a plurality of solder poles 12 are arranged and formed on the lower surface of the package substrate 10. The terminals 11 1, 11 ′ on the upper surface of the package substrate 10 and the solder poles 12 on the lower surface are electrically connected via a wiring layer inside the package substrate 10.
  • terminals arranged around the upper surface of the semiconductor chip 30 and the terminals 11 arranged on the upper surface of the package substrate 10 are wire-bonded with the wires W31.
  • Terminals 51 are formed on the upper surface of the semiconductor chip 50.
  • a terminal 21 corresponding to the “internal terminal” according to the present invention is formed on the upper surface of the sub-substrate 20, and a wire W52 is wire-bonded between the two.
  • a terminal 22 corresponding to the “external terminal” according to the present invention is formed on the upper surface of the sub-substrate 20, a terminal 22 corresponding to the “external terminal” according to the present invention is formed. Sub-board between these terminals 22 and 21 Electrical conduction is made via a wiring layer inside 20.
  • the wire W21 connects between the terminal 22 of the sub-substrate 20 and the terminal 11 'of the package substrate 10.
  • the semiconductor chip mounting sub-board 60 can be handled like a KGD semiconductor chip and mounted on a package substrate together with other semiconductor chips.
  • the semiconductor chip 40 is not designed with the sub-substrate because it is already designed to be used as the SIP together with the semiconductor chip 30.
  • the terminal 41 on the upper surface of the semiconductor chip 40 and the terminal 31 formed on the upper surface of the semiconductor chip 30 are wire-bonded with a wire W43. Further, a wire W41 is wire-bonded between the predetermined terminal 41 'of the semiconductor chip 40 and the terminal 11' on the package substrate.
  • FIG. 1 shows a state before the upper portion of the package substrate 10 is sealed with resin.
  • the entirety of the semiconductor chips 30 and 40, the semiconductor chip mounting sub-substrate 60, and the wires connecting them are sealed with a sealing resin 13. It is sealed.
  • the semiconductor chip 30 is another semiconductor chip, and its size is, for example, 8.5 mm ⁇ 8.5 mm.
  • the semiconductor chip 40 is another semiconductor chip.
  • the semiconductor chip 50 on the sub-substrate 20 is, for example, a 32 MX32-bit DRAM, and its size is, for example, 3.0 mm ⁇ 5.7 mm. Since the semiconductor chip 50 has the terminals 51 arranged on the short sides thereof, the terminals 21 are arranged at positions along the short sides of the semiconductor chips 50 on the sub-substrate 20. This allows the wire length of the wire W52 to be short. Also, close to the terminal 1 1 ′ on the package substrate 10 The terminals 22 are arranged and formed at predetermined positions on the sub-substrate 20 along one long side. By arranging the sub-substrate 20 near the terminal 11 ′ on the package substrate 10, the wire length of the wire W 21 can be reduced.
  • FIG. 3 is a plan view of the semiconductor device according to the second embodiment.
  • the difference from the example shown in FIG. 1 is the structure of the semiconductor chip mounting sub-board 60.
  • two semiconductor chips 5OA and 5OB are mounted on the sub-substrate 20. These are 16 M ⁇ 16 bit DRAMs, respectively, and each terminal 51 is formed at the center of the semiconductor chip. Even when a plurality of semiconductor chips are used in this way, by mounting them on a single sub-substrate 20, the semiconductor chip mounting
  • each semiconductor chip 5 OA , 50 B, and the wire W 52 between the terminal 21 on the sub-substrate 20 and the terminal 21 on the sub-substrate 20 is made short.
  • FIG. 4 is a sectional view of a main part of the semiconductor device according to the third embodiment.
  • a semiconductor chip mount sub-substrate 60 is formed by mounting two conductor chips 50A and 50B on the upper surface of the sub-substrate 20 and performing wire bonding.
  • the sub-substrate 20 is provided with wiring for making an electrical connection between the semiconductor chips 50A and 50B.
  • a semiconductor chip mount sub-substrate 60 is mounted on the upper surface of the semiconductor chip 30.
  • other semiconductor chips 40 are also mounted.
  • the semiconductor The periphery of the chips 5 OA and 50 B is sealed with a sealing resin 23.
  • a sealing resin 23 By setting the semiconductor chip in a state of being sealed with the resin in the state of the semiconductor chip mount sub-substrate 60, handling when the semiconductor chip mount sub-substrate 60 is bonded to the semiconductor chip 30 becomes easy. In addition, it becomes easy to transport the semiconductor chips 50A and 50B between processes in a state of the semiconductor chip mount sub-substrate 60 while keeping the environment around the semiconductor chips clean.
  • the above sealing resin 23 is finally covered with the sealing resin 13 on the package substrate 10 and is not exposed to the outside of the semiconductor device, so that a mechanical strength similar to that of the sealing resin 13 is required. Instead, it is sufficient to use a simple method for resin sealing. For example, resin sealing is performed by a method of potting a liquid resin without using a transfer mold method.
  • FIG. 5 is a sectional view of a main part of a semiconductor device according to the fourth embodiment.
  • packaging is performed using a package substrate as a base material.
  • a plurality of semiconductor chips are packaged using a lead frame 9 as a base material. .
  • a semiconductor chip 30 is die-bonded to the center of the lead frame 9.
  • a semiconductor chip mount sub-substrate 60 including a semiconductor 50 and a sub-substrate 20 and a single semiconductor chip 40 are mounted on the semiconductor chip 30.
  • the wire W39 is wire-bonded between the semiconductor chip 30 and the inner lead portion of the lead frame 9.
  • Wire bonding between the semiconductor chip 40 and the inner lead of the lead frame 9 is performed by a wire W49.
  • Wire between the terminal of the sub-board 20 and the inner lead of the lead frame 9 Wire bonding with W29.
  • These semiconductor chip portions and wire portions are resin-sealed with a sealing resin 13. In this way, a semiconductor device with lead terminals in which the outer leads of the lead frame 9 project outside the sealing resin 13 can be configured.
  • FIG. 6 shows a package structure and a packaging method of a semiconductor device according to a fifth embodiment. These are all cross-sectional views of the main part,
  • the semiconductor chips 50 are flip-chip bonded to both surfaces of the sub-substrate 20 respectively.
  • the periphery of these semiconductor chips 50 is sealed with a sealing resin 23 to form a semiconductor chip mounting sub-board 60.
  • a semiconductor chip 30 is flip-chip bonded to the upper surface of the package substrate 10.
  • a semiconductor chip mount sub-substrate 60 is adhered to the upper part of the semiconductor chip 30, and a wire W 21 is used between the terminal formed on the upper surface of the sub-substrate 20 and the terminal formed on the upper surface of the package substrate 10. Is reading.
  • Solder poles 12 are arrayed on the lower surface of the package substrate 10.
  • the entirety including the semiconductor chip 30 and the semiconductor chip mount sub-substrate 60 is resin-sealed with an encapsulation resin 13 on the upper part of the package substrate 10.
  • FIG. 6 shows only the outer shape of the sealing resin 13.
  • two semiconductor chips 50 are stacked on the sub-substrate 20.
  • the semiconductor chip 50 and the sub-substrate 20 are wire-bonded.
  • the periphery of these semiconductor chips 50 is sealed with a sealing resin 23.
  • a semiconductor chip 30 is flip-chip bonded to the upper surface of the package substrate 10, and a semiconductor chip mount sub-substrate 60 is bonded to the upper part of the semiconductor chip 30, and the sub-substrate 20 and the package substrate 10 are bonded. Is wire-bonded with a wire W21.
  • Other configurations are the same as in (A).
  • the semiconductor chip 50 may be flip-chip bonded to the sub-substrate 20. Also, another semiconductor chip is flip-chip bonded onto the semiconductor chip. Is also good.
  • the first semiconductor chip mount sub-substrate 60A formed by flip-chip bonding a semiconductor chip 5OA to the sub-substrate 2OA, and the semiconductor chip 5A to the sub-substrate 20B.
  • a semiconductor chip 30 is flip-chip bonded on the upper surface of the package substrate 10.
  • a semiconductor chip 30 is flip-chip bonded to a package substrate 10
  • a first semiconductor chip mounting sub-substrate 60 A is bonded to the upper surface of the semiconductor chip 30, and Wire W2A between the upper surface of the substrate 2 OA and each terminal of the package substrate 10 is wire-bonded.
  • the adhesive sheet 70 is placed on the upper surface of the semiconductor chip mount sub-board 60 A (the upper surface of the semiconductor chip 50 A), and the second semiconductor chip mount sub-board 60 B is mounted on the first semiconductor chip mount. Adhesively fix to the sub board 60A.
  • the adhesive sheet 70 may be provided in advance on the lower surface side of the sub substrate 20B of the second semiconductor chip sub substrate 60B.
  • two semiconductor chip mount sub-boards 60A and 60B are arranged in the horizontal direction with respect to the package board 10. These semiconductor chip mounting sub-boards 6OA and 60B are configured by flip-chip bonding semiconductor chips 50A and 50B on the upper surface of the sub-boards 2OA and 20B, respectively.
  • a semiconductor chip is placed on the top surface of the package substrate 10. Steps 9 A and 9 B are flip-chip bonded.
  • Semiconductor chip mount sub-boards 60A and 60B are bonded to the upper surfaces of these semiconductors 9A and 9B.
  • a wire W21 is wire-bonded between the terminals on the upper surfaces of the sub-substrates 20A and 20B and the terminals of the package substrate 10.
  • Other configurations are the same as (A) to (C).
  • the wires were connected between the sub-board 20 and the package board 10 with wires, but external terminals were arranged around the sub-board, and these external terminals were connected to the package board.
  • the upper terminal may be electrically and mechanically joined by pressure welding.
  • solder bumps are formed as external terminals on the bonding surface of the sub-substrate (the surface facing the package substrate, etc.), and the terminals on the package substrate and the terminals on the semiconductor chip mounted on the package substrate are The solder bumps may be joined.
  • FIG. 7B shows a “sub-board before separation” 200 in which a reliability test and an operation test of a plurality of semiconductor chip mount sub-boards are performed
  • FIG. 7A shows a sub-board before separation
  • the sub-substrate unit 200 ′ at the time of testing which is one unit of the substrate 200, is enlarged.
  • a semiconductor chip 50 is mounted on the sub-board unit 20 ′, and a wire W 52 is wire-bonded between the terminal 51 of the semiconductor chip 50 and the terminal 21 on the sub-board side.
  • the test terminals 25 are formed on the sub-board at a pitch larger than the arrangement pitch of the terminals 21, and the test terminals 25 and the terminals 21 are connected by wirings 24, respectively.
  • the area indicated by the two-dot chain line in the figure is the area that becomes the sub-substrate 20 after the separation, and the semiconductor chip mounting Used as a sub-substrate. External terminals (terminals corresponding to terminal 22 in FIG. 1) are omitted in FIG.
  • a test device is connected to each test terminal 25, and various reliability tests and operation tests are performed. For example, screening such as the aforementioned high-temperature continuous operation test (Burn-in) is performed. Then, non-defective semiconductor chip mounting sub-boards by the semiconductor chip 50 and the sub-board 20 are selected.
  • FIG. 8 is a flowchart showing an assembling process of the entire semiconductor device including the test of the sub-substrate.
  • a test is performed with the semiconductor chip mounted on the sub-substrate in the wafer state. (S11). Thereafter, the back surface of the wafer is polished to reduce the thickness to a predetermined thickness (S12), and separated into individual semiconductor chips 50 by wafer dicing (S13).
  • the semiconductor chip 50 deemed non-defective among these semiconductor chips is mounted on the sub-substrate 20 (S14). Subsequently, the semiconductor chip portion is sealed with a resin if necessary (S15). After that, the above-described reliability test and operation test are performed, and the quality of each semiconductor chip is determined (S16). Thereafter, the respective sub-substrate 20 regions are separated (S17).
  • a semiconductor chip mounted on the package substrate 10 is tested in a wafer state (S21). Thereafter, wafer polishing and wafer dicing are performed (S22 ⁇ S23), and each semiconductor chip 30 is mounted on the package substrate 10 (S24). Thereafter, the semiconductor chip mount sub-board 60, which is the above-mentioned KGD, is mounted (S25). Then the package The upper part of the substrate 10 is sealed with resin and cut into individual package substrates (S26). Then, for each semiconductor device, various reliability tests and operation tests similar to those performed on the sub-substrate described above are performed (S27). In this way, a good semiconductor device is obtained.
  • a test may be performed on a plurality of semiconductor devices before the package substrate is separated, and after that, the semiconductor device may be sealed with resin and separated as a package substrate (S26 ').
  • connection of each part between the semiconductor chip and the semiconductor chip, between the package substrate and the sub substrate, between the semiconductor chip and the package substrate, and between the semiconductor chip and the sub substrate is performed by wire bonding and flip chip connection.
  • some or all of these parts may be connected using a wiring sheet or the like in which wiring is provided on a flexible sheet. That is, a plurality of wirings having terminals at both ends may be formed on a wiring sheet, and these terminals may be connected to terminals on the other side to be connected.
  • one terminal of the wiring sheet may be connected to the terminal of the sub-board, and the other terminal of the wiring sheet may be connected to the terminal of the package board.
  • an internal terminal for connecting a terminal of a semiconductor chip to be mounted, an external terminal for connecting a terminal other than the terminal of the semiconductor chip, and an electrical connection between the external terminal and the internal terminal A semiconductor chip mounted on a sub-substrate on which a semiconductor chip is mounted, the semiconductor chip-mounting substrate being mounted on the substrate together with other semiconductor chips.
  • the chip mount sub-board can be used as one semiconductor chip of a plurality of semiconductor chips constituting a conventional SIP, for example. At this time, since the semiconductor chip is mounted on the sub-substrate, reliability tests and operation tests can be performed in the state of the semiconductor chip-mounted sub-substrate. Can handle semiconductor chip mount sub-board.
  • the terminals of the lower semiconductor chip and the terminals of the upper semiconductor chip mounting sub-board are connected. Can be designed. Alternatively, a semiconductor chip already designed and manufactured can be used as it is. As a result, cost can be reduced.
  • the overall thickness can be reduced by mounting the semiconductor chip mount sub-substrate on the semiconductor chip on the base material.
  • a plurality of semiconductor chip mounting sub-boards are provided, and the semiconductor chip mounting sub-boards are stacked and arranged on the base material. Can be configured.
  • semiconductor chips are mounted on both sides of the semiconductor chip mounting sub-board, many semiconductor chips can be packaged without increasing the mounting area of the semiconductor chip mounting sub-board with respect to the base material. it can.
  • the semiconductor chip mount sub-substrate is formed by stacking a plurality of semiconductor chips on the sub-substrate, so that the mounting area of the semiconductor chip mount sub-substrate with respect to the base material is increased. More semiconductor chips can be packaged in a single package.
  • the semiconductor chip mounted sub-substrate is resin-sealed together with the sub-substrate and the semiconductor chip mounted on the sub-substrate separately from the resin sealing of the base material. Handling is easy in the state of the mounting sub-substrate, and the reliability of the semiconductor chip mounting sub-substrate can be easily secured.
  • a terminal for connecting to a test device for performing a predetermined reliability test or an operation test is provided.
  • this semiconductor chip mount sub-board can be treated as an element similar to a semiconductor chip that guarantees KGD.

Abstract

半導体チップ（５０）の端子（５１）を接続する端子（２１）とそれとは別の端子（２２）を形成したサブ基板（２０）の上面に半導体チップ（５０）とサブ基板（２０）との間をワイヤボンディングして半導体チップマウントサブ基板（６０）を構成する。パッケージ基板（１０）の上面には半導体チップ（３０）をマウントし、半導体チップマウントサブ基板（６０）を半導体チップ（３０）の上部に接着し、端子（２２）と端子（１１′）との間をワイヤボンディングする。このようにして、複数の半導体チップを組み込んで１つのパッケージ化された半導体装置を構成する際に、各半導体チップのＫＧＤ（Known-Good-Die）を容易に保証できるようにし、高い良品率の下で半導体装置を製造可能とする。また、各半導体チップの端子の位置、ピッチ、信号配列などを制約することなくそのまま利用可能とする。

Description

明 細 書 半導体装置のパッケージ構造およびパッケージ化方法 技術分野
この発明は、 半導体装置のパッケージ構造およびそのパッケージ化方法 に関するものである。
背景技術
移動体通信システムの端末装置 （携帯電話機） などのように半導体装置 を用いた電子機器において、 その小型軽量化を図る上で半導体装置の高集 積化を如何に高めるかは常に重要である。 これまで半導体回路の微細化が 順調に進んでいたときには可能な限りの回路を 1チップ化して、 実装面積 の縮小化、 高速化、 消費電力の低減化というメリットを生かしてきた。 と ころが、 半導体回路の微細化に伴う製造コストの急騰と設計開発期間の長 期化という問題が顕在化してきた。
そこで、 複数の半導体チップを 3次元実装する S I P (Sys tem in Packag e) 技術が注目されている。 例えば図 9に示すように、 パッケージ基板 1 0 の上に半導体チップ 3 0をマウントし、 この半導体チップ 3 0の上にさら に別の半導体チップ 4 0をマウントし、 これらの半導体チップ 3 0， 4 0 とパッケージ基板 1 0との間をワイヤ Wでワイヤボンディングしている。 この技術については、 日経エレクトロニクス 2002, 2- 11 no. 815 pl 08 「第 1部 チップがダメならパッケージがある」 に紹介されている。
しかし、 従来の S I Ρでは、 異なったプロセスによる半導体チップを単 一のパッケージに収めることができ、 実装基板に対する実装面積の縮小化 が図れる。 このように複数の半導体チップを 1つのパッケージ内に収めて 半導体装置を構成する場合、 良品率を如何に高めるかが課題となる。 すな わち、 各半導体チップはウェハ状態でウェハプローブテストを行い、 良品 と見なされた半導体チップのみをパッケージ基板などに搭載することにな る。
ところが、 複数の半導体チップを組み合わせるアセンブルメ一力一側で は、 例えば異なった半導体チップの端子 （電極） 間をワイヤボンディング して S I Pを構成する場合に、 両半導体チップの端子の形成位置、 端子ピ ツチ、 信号線の順番などを予め固定的に設計しなければならず、 設計上の 自由度が低下してしまい、 開発期間を短縮化できる害の S I Pの特質がう まく活かせないといつた問題があつた。
また、 半導体チップを供給するメーカ一側では、 ウェハ状態で半導体チ ップのすベての動作試験は行うことができず、 例えば、 高温連続動作試験 (Burn-in) によるスクリーニング等の信頼性試験を完全に行うことはでき なかった。 そのため、 ウェハから切り出した後の半導体チップを個別に良 否判定し、 その結果、 K G D (Known- Good- Di e：検査済み良品チップ） を 保証する半導体チップが得られる。 ところが、 ウェハから切り出したまま の半導体チップ （ベアチップ） の状態でこのような判定を行うためには、 各半導体チップの端子 （電極） に対して電気的に接続するための装置ゃ専 用の試験装置が個々に必要となり、 そのためコストが嵩むといった問題が あった。
そこで、 この発明の目的は、 複数の半導体チップと組み合わせる際に、 各半導体チップの外部接続用端子の位置、 ピッチ、 信号配列などを制約す ることなく半導体チップ間の電気的接続を容易に行えるようにして、 上述 の問題を解消した半導体装置のパッケージ構造およびパッケージ化方法を 提供することにある。
また、 この発明の別の目的は、 半導体チップを供給するメーカー側では、 S I Pを構成する半導体チップの K G D (Known-Good-Di e) を容易に保証 できるようにし、 S I Pを製造するアセンブルメーカ一側では、 K G Dの 半導体チップを用いて高い良品率の下で S I Pを製造できるようにした半 導体装置のパッケージ構造およびパッケージ化方法を提供することにある, 発明の開示
( 1 ) この発明は、 マウントすべき半導体チップの端子を接続する内部 端子、 該半導体チップの端子以外の端子を接続する外部端子、 および該外 部端子と前記内部端子との間を電気的に接続する導体配線を形成したサブ 基板に半導体チップがマゥントされてなる半導体チップマウントサブ基板 と、
複数の半導体チップを搭載する基板状またはフレーム状の基材とを備え, 前記半導体チップマウントサブ基板を他の半導体チップとともに前記基 材に搭載し、 これらの半導体チップマウントサブ基板と他の半導体チップ を前記基材とともに樹脂封止したことを特徴としている。
( 2 ) また、 この発明は、 （1 ) において前記半導体チップマウントサ ブ基板を、 前記基材に搭載した半導体チップ上に搭載したことを特徴とし ている。
( 3 ) また、 この発明は、 （1 ) において前記半導体チップマウントサ ブ基板を複数備え、 それらの半導体チップマウントサブ基板を前記基材上 に積層配置したことを特徴としている。
( 4 ) また、 この発明は、 （1 ) において前記半導体チップマウントサ ブ基板を、 前記サブ基板を挟んで該サブ基板の両面に半導体チップを搭載 して構成したことを特徴としている。
( 5 ) また、 この発明は、 （1 ) において前記半導体チップマウントサ ブ基板を、 前記サブ基板に複数の半導体チップを積層配置して構成したこ とを特徴としている。
( 6 ) また、 この発明は、 （1 ) において前記半導体チップマウントサ ブ基板を、 前記基材に対する前記樹脂封止とは別に前記サブ基板とともに 該サブ基板に搭載した半導体チップを樹脂封止して構成したことを特徴と している。 ( 7 ) また、 この発明は、 （1 ) において前記サブ基板を、 前記基材に 搭載する前の状態で、 所定の信頼性試験または動作試験を行うために試験 装置に接続するための端子を備えていて、 前記半導体チップマウントサブ 基板は前記基材に搭載する前の状態で前記端子を用いて前記所定の信頼性 試験または動作試験を行つた後に前記端子を切り離したものとしたことを 特徴としている。
( 8 ) また、 この発明は、 マウントすべき半導体チップの端子を接続す る内部端子と、 該半導体チップの端子以外の端子を接続する外部端子と、 該外部端子と前記内部端子との間を電気的に接続する導体配線とを形成し たサブ基板に半導体チップをマウントして半導体チップマウントサブ基板 を構成し、 該半導体チップマウントサブ基板を基板状またはフレーム状の 基材に搭載し、 該基材とともに前記半導体チップマゥントサブ基板を一括 して樹脂封止することにより半導体装置をパッケージ化することを特徴と している。
( 9 ) また、 この発明は、 （8 ) において、 前記基材に搭載する前の状 態で、 前記サブ基板に試験装置を接続するための端子を設けておき、 当該 端子に前記試験装置を接続して所定の信頼性試験または動作試験を行い、 該信頼性試験または動作試験を行った後に前記端子を切り離して半導体チ ップマゥントサブ基板を構成し、 該半導体チップマゥントサブ基板を前記 基材に搭載することを特徴としている。
図面の簡単な説明
図 1は、 第 1の実施形態に係る半導体装置のパッケージ構造を示す平面 図である。 図 2は、 同半導体装置の主要部の断面図である。 図 3は、 第 2 の実施形態に係る半導体装置の構造を示す平面図である。 図 4は、 第 3の 実施形態に係る半導体装置の構造を示す断面図である。 図 5は、 第 4の実 施形態に係る半導体装置の構造を示す断面図である。 図 6は、 第 5の実施 形態に係る 4つの半導体装置の構造を示す断面図である。 図 7は、 第 6の 実施形態に係る半導体装置に用いる半導体チップマウントサブ基板の試験 方法を示す図である。 図 8は、 同半導体装置のサブ基板のテストを含む半 導体装置全体の組立工程を示すフローチャートである。 図 9は、 従来の半 導体装置の構成を示す断面図である。
発明を実施するための最良の形態
第 1の実施形態である半導体装置のパッケージ構造およびそのパッケ一 ジ化方法について、 図 1 ·図 2を基に説明する。
図 1は半導体装置の平面図、 図 2はその主要部の断面図である。 図 1 · 図 2においてパッケージ基板 1 0の上面には半導体チップ 3 0をダイボン デイングしている。 半導体チップ 5 0はサブ基板 2 0にマウントしている, このサブ基板 2 0と半導体チップ 5 0とで半導体チップマウントサブ基板 6 0を構成している。 この半導体チップマウントサブ基板 6 0はその下面 (サブ基板 2 0の下面） を半導体チップ 3 0に接着することによって搭載 している。 またこれとは別に、 半導体チップ 4 0を半導体チップ 3 0の上 に搭載している。
パッケージ基板 1 0の上面には複数の端子 1 1 , 1 1 ' を配列形成して いる。 またパッケージ基板 1 0の下面には複数の半田ポール 1 2を配列形 成している。 このパッケージ基板 1 0の上面の端子 1 1 , 1 1 ' と下面の 半田ポール 1 2との間はパッケージ基板 1 0内部の配線層を介して電気的 に導通させている。
半導体チップ 3 0の上面の周囲に配列した端子とパッケージ基板 1 0の 上面に配列した端子 1 1との間はワイヤ W 3 1によりワイヤボンディング している。 半導体チップ 5 0の上面には端子 5 1を形成している。 またサ ブ基板 2 0の上面には、 この発明に係る 「内部端子」 に相当する端子 2 1 を形成していて、 両者の間をワイヤ W 5 2でワイヤボンディングしている。 またサブ基板 2 0の上面には、 この発明に係る 「外部端子」 に相当する 端子 2 2を形成している。 これらの端子 2 2と端子 2 1との間はサブ基板 2 0内部の配線層を介して電気的に導通させている。 サブ基板 2 0の端子 2 2とパッケージ基板 1 0の端子 1 1 ' との間はワイヤ W 2 1でワイヤポ ンディングしている。 このようにサブ基板 2 0で端子の位置を変換するこ とによって、 半導体チップの外部接続用端子 （パッド） の位置、 ピッチ、 信号配列などを変更することなく、 既に存在する半導体チップをそのまま 用いて電気的接続を容易に行えるようになる。
また、 このようにして半導体チップマウントサブ基板 6 0を K G Dの半 導体チップのように扱って、 他の半導体チップと共にパッケージ基板上に 搭載することができる。
なお、 この例では、 半導体チップ 4 0は半導体チップ 3 0とともに S I Pとして用いるように既に設計されているのでサブ基板を用いていない。 この半導体チップ 4 0の上面の端子 4 1と半導体チップ 3 0の上面に形成 した端子 3 1との間はワイヤ W 4 3でワイヤボンディングしている。 さら に、 半導体チップ 4 0の所定の端子 4 1 ' とパッケージ基板上の端子 1 1 ' との間はワイヤ W 4 1でワイヤボンディングしている。
図 1に示した例では、 パッケージ基板 1 0上部の樹脂封止を行う前の状 態を示している。 図 2に示したように、 パッケージ基板 1 0の上面には半 導体チップ 3 0， 4 0、 半導体チップマウントサブ基板 6 0およびそれら の間を接続するワイヤの全体を封止樹脂 1 3で樹脂封止している。
ここで、 半導体チップ 3 0は他の半導体チップであり、 そのサイズは例 えば 8 . 5 mm x 8 . 5 mmである。 半導体チップ 4 0はその他の半導体 チップである。 サブ基板 2 0上の半導体チップ 5 0は例えば 3 2 M X 3 2 ビットの D R AMであり、 そのサイズは例えば 3 . O mm X 5 . 7 mmで ある。 この半導体チップ 5 0は、 その短辺に端子 5 1を配列しているので， サブ基板 2 0の半導体チップ 5 0の短辺に沿った位置に端子 2 1を配列し ている。 このことによりワイヤ W 5 2のワイヤ長が短くてすむようにして いる。 またパッケージ基板 1 0上の端子 1 1 ' 寄りで半導体チップ 5 0の 一方の長辺に沿ったサブ基板 2 0上の所定位置に端子 2 2を配列形成して いる。 そして、 このサブ基板 2 0をパッケージ基板 1 0上の端子 1 1 ' 寄 りに配置することによって、 ワイヤ W 2 1のワイヤ長を短くてすむように している。
図 3は第 2の実施形態に係る半導体装置の平面図である。 図 1に示した 例と異なるのは半導体チップマウントサブ基板 6 0の構造である。 この図 3に示す例では、 サブ基板 2 0の上に 2つの半導体チップ 5 O A, 5 O B をマウントしている。 これらはそれぞれ 1 6 M X 1 6ビットの D R AMで あり、 半導体チップの中央に端子 5 1をそれぞれ形成している。 このよう に複数の半導体チップを用いる場合でも、 それらを単一のサブ基板 2 0上 にマウントすることにより、 この半導体チップマウントサブ基板 6 0を 3
2 M X 1 6ビットまたは 1 6 M X 3 2ビットの D R AMであるかのように 扱うことができる。
また、 端子がチップの中央に配列されている半導体チップを用いる場合 でも、 サブ基板 2 0上で各半導体チップの端子に最も近接する位置に端子 2 1を配置することにより、 各半導体チップ 5 O A, 5 0 Bの端子 5 1と サブ基板 2 0上の端子 2 1との間のワイヤ W 5 2のワイヤ長が短くてすむ ようにしている。
図 4は第 3の実施形態に係る半導体装置の主要部の断面図である。 サブ 基板 2 0の上面に 2つの導体チップ 5 0 A， 5 0 Bをマウントし、 ワイヤ ボンディングすることによつて半導体チップマゥントサブ基板 6 0を構成 している。 サブ基板 2 0には、 半導体チップ 5 0 A— 5 0 B間の電気的接 続を行う配線を設けている。 パッケージ基板 1 0の上部には半導体チップ
3 0をボンディングしていて、 この半導体チップ 3 0の上面に半導体チッ プマウントサブ基板 6 0を搭載している。 また、 他の半導体チップ 4 0も 搭載している。
図 1〜図 3に示した例と異なり、 この例ではサブ基板 2 0上部の半導体 チップ 5 O A , 5 0 Bの周囲を封止樹脂 2 3で樹脂封止している。 このよ うに半導体チップマウントサブ基板 6 0の状態で半導体チップを樹脂封止 した状態とすることにより、 半導体チップマウントサブ基板 6 0を半導体 チップ 3 0に接着する際のハンドリングが容易となる。 また、 半導体チッ プ 5 0 A， 5 0 B周囲の環境を清浄に保ったまま半導体チップマウントサ ブ基板 6 0の状態で工程間を搬送することが容易となる。 なお、 上記封止 樹脂 2 3は最終的にパッケージ基板 1 0上部の封止樹脂 1 3によって覆わ れ、 半導体装置の外部には露出しないので、 封止樹脂 1 3のような機械的 強度を必要とせず、 簡易な方法で樹脂封止すればよい。 例えばトランスフ ァ一モ一ルド法などによらずに液状樹脂をポッティングする方法によって 樹脂封止する。
なお、 図 4に示した例では、 半導体チップマウントサブ基板 6 0のサブ 基板 2 0の上面に設けた端子と半導体チップ 3 0の上面に設けた端子との 間をワイヤ W 2 3でワイヤボンディングしている。 このようにして、 パッ ケージ基板 1 0を介さずに半導体チップマウントサブ基板 6 0の半導体チ ップとは別の半導体チップとの間の電気的接続をとることも可能である。 図 5は第 4の実施形態に係る半導体装置の主要部の断面図である。 第 1 〜第 4の実施形態ではパッケージ基板を基材としてパッケージ化したが、 この図 5に示す例では、 リ一ドフレーム 9を基材として用い、 複数の半導 体チップをパッケージ化している。 リードフレーム 9の中央部には、 半導 体チップ 3 0をダイボンディングしている。 この半導体チップ 3 0の上部 には半導体 5 0とサブ基板 2 0による半導体チップマウントサブ基板 6 0 と、 単体の半導体チップ 4 0とをそれぞれ搭載している。 そして、 半導体 チップ 3 0とリードフレーム 9のインナーリード部分との間をワイヤ W 3 9でワイヤボンディングしている。 半導体チップ 4 0とリードフレーム 9 のィンナーリードとの間はワイヤ W 4 9でワイヤボンディングしている。 サブ基板 2 0の端子とリードフレーム 9のィンナーリ一ドとの間はワイヤ W 2 9でワイヤボンディングしている。 これらの複数の半導体チップ部分 およびワイヤ部分は封止樹脂 1 3で樹脂封止している。 このようにして、 リードフレーム 9のアウターリードが封止樹脂 1 3の外部に突出したリー ド端子付き半導体装置が構成できる。
図 6は第 5の実施形態に係る半導体装置のパッケージ構造およびパッケ ージ化方法について示している。 これらはいずれも主要部の断面図である,
(A) の例ではサブ基板 2 0の両面に半導体チップ 5 0をそれぞれフリッ プチップボンディングしている。 そしてこれらの半導体チップ 5 0の周囲 を封止樹脂 2 3で樹脂封止して、 半導体チップマウントサブ基板 6 0を構 成している。 パッケージ基板 1 0の上面には半導体チップ 3 0をフリップ チップボンディングしている。 この半導体チップ 3 0の上部に半導体チッ プマウントサブ基板 6 0を接着し、 サブ基板 2 0の上面に形成した端子と パッケージ基板 1 0の上面にした端子との間をワイヤ W 2 1でワイヤボン ディングしている。 パッケージ基板 1 0の下面には半田ポール 1 2を配列 形成している。 パッケージ基板 1 0の上部には半導体チップ 3 0と半導体 チップマウントサブ基板 6 0を含む全体を封止樹脂 1 3で樹脂封止してい る。 なお、 この図 6では封止樹脂 1 3の外形のみ表している。
図 6の （B ) の例では、 サブ基板 2 0に 2つの半導体チップ 5 0を積層 配置している。 この例では半導体チップ 5 0とサブ基板 2 0との間をワイ ャボンディングしている。 そしてこれらの半導体チップ 5 0の周囲を封止 樹脂 2 3で樹脂封止している。 パッケージ基板 1 0の上面には半導体チッ プ 3 0をフリップチップボンディングしていて、 この半導体チップ 3 0の 上部に半導体チップマウントサブ基板 6 0を接着し、 サブ基板 2 0とパッ ケージ基板 1 0との間をワイヤ W 2 1でワイヤボンディングしている。 そ の他の構成は （A) の場合と同様である。 なお、 サブ基板 2 0に対して半 導体チップ 5 0をフリップチップボンディングしてもよい。 また半導体チ ップ上に別の半導体チップをフリップチップボンディングするようにして もよい。
図 6の （C ) の例では、 サブ基板 2 O Aに半導体チップ 5 O Aをフリツ プチップボンディングしてなる第 1の半導体チップマゥントサブ基板 6 0 Aと、 サブ基板 2 0 Bに半導体チップ 5 0 Bをフリツプチップボンディン グしてなる半導体チップマウントサブ基板 6 0 Bとを備えている。 また、 パッケージ基板 1 0の上面には半導体チップ 3 0をフリツプチップポンデ ィングしている。
この半導体装置を製造する場合、 まずパッケージ基板 1 0に半導体チッ プ 3 0をフリツプチップボンディングし、 半導体チップ 3 0の上面に第 1 の半導体チップマウントサブ基板 6 0 Aを接着し、 そのサブ基板 2 O A上 面とパッケージ基板 1 0のそれぞれの端子間をワイヤ W 2 1 Aでワイヤポ ンデイングする。 続いて半導体チップマウントサブ基板 6 0 Aの上面 （半 導体チップ 5 0 Aの上面） に接着シ一ト 7 0を置いて第 2の半導体チップ マウントサブ基板 6 0 Bを第 1の半導体チップマウントサブ基板 6 0 Aに 接着固定する。 この接着シート 7 0は第 2の半導体チップサブ基板 6 0 B のサブ基板 2 0 Bの下面側に予め設けておいてもよい。 この状態で、 サブ 基板 2 0 B上面の端子とパッケージ基板 1 0上面の端子との間をワイヤ W 2 1 Bでワイヤボンディングする。 その後、 パッケージ基板 1 0の上部を 封止樹脂 1 3で樹脂封止する。 このように複数の半導体チップマウントサ ブ基板 6 0を積層配置することによって、 実装基板への実装時の占有面積 を増すことなく、 多数の半導体チップを備えた半導体装置を構成すること ができる。
図 6の （D ) に示す例では、 2つの半導体チップマウントサブ基板 6 0 A, 6 0 Bをパッケージ基板 1 0に対して水平方向に配置している。 これ らの半導体チップマウントサブ基板 6 O A , 6 0 Bは、 サブ基板 2 O A, 2 0 Bの上面に半導体チップ 5 0 A， 5 0 Bをそれぞれフリップチップポ ンデイングして構成している。 パッケージ基板 1 0の上面には半導体チッ プ 9 A， 9 Bをそれぞれフリップチップボンディングしている。 これらの 半導体 9 A, 9 Bの上面に、 半導体チップマウントサブ基板 6 0 A， 6 0 Bを接着している。 そして、 それらのサブ基板 2 0 A， 2 0 Bの上面の端 子とパッケージ基板 1 0の端子との間をワイヤ W 2 1でワイヤボンディン グしている。 その他の構成は （A) 〜 （C ) と同様である。 このように複 数の半導体チップマウントサブ基板 6 0を水平配置したことにより、 厚み を増すことなく、 多くの半導体チップをパッケージ内に備えた半導体装置 が得られる。
以上に示した例では、 いずれもサブ基板 2 0とパッケージ基板 1 0との 間をワイヤで接続したが、 サブ基板の周囲に外部端子を配列しておき、 そ れらの外部端子をパッケージ基板上の端子に圧接により電気的且つ機械的 に接合させるようにしてもよい。 また、 サブ基板の接合面 （パッケージ基 板等に対向する面） に外部端子として半田バンプを形成しておき、 パッケ ージ基板上の端子やパッケージ基板に搭載した半導体チップ上の端子に、 上記半田バンプを接合するようにしてもよい。
次に、 半導体チップマウントサブ基板を K G D化するための方法につい て、 図 7 ·図 8を参照して説明する。
図 7の （B ) は複数の半導体チップマウントサブ基板の信頼性試験およ び動作試験を行う状態である 「切り離し前サブ基板」 2 0 0を示している, (A) はその切り離し前サブ基板 2 0 0のうち 1つの単位であるテスト時 サブ基板単位 2 0 ' を拡大図示している。 テスト時サブ基板単位 2 0 ' に は半導体チップ 5 0をマウントしていて、 この半導体チップ 5 0の端子 5 1とサブ基板側の端子 2 1との間をワイヤ W 5 2でワイヤボンディングし ている。 サブ基板には端子 2 1の配列ピッチより大きなピッチで試験用端 子 2 5を形成していて、 この試験用端子 2 5と端子 2 1との間をそれぞれ 配線 2 4で結んでいる。 図中 2点鎖線で示す範囲が切り離し後にサブ基板 2 0となる領域であり、 この領域を切り離した後に半導体チップマウント サブ基板として用いる。 なお、 外部端子 （図 1では端子 22に相当する端 子。 ） については図 7では省略している。
図 7の （B) に示した切り離し前サブ基板 200の状態で、 各試験用端 子 25に対して試験装置を接続し、 各種の信頼性試験および動作試験を行 う。 例えば前述した高温連続動作試験（Burn-in) などのスクリーニングを 行う。 そして、 半導体チップ 50およびサブ基板 20による良品の半導体 チップマウントサブ基板を選別する。
なお、 上記サブ基板の領域 20を切り離した後、 端子 21から試験用端 子 25へ延びる配線 24の一部 （図中 Pで示す配線 24部分） がサブ基板 20に残ることになる。 ただ、 第 1〜第 5の各実施形態で参照した各図で は、 このサブ基板 20に残る上記配線部分は図面の明瞭化のために図示し ていない。
図 8は上記サブ基板のテストを含む半導体装置全体の組立工程を示すフ ローチャートである。 まずサブ基板については、 サブ基板にマウントする 半導体チップのウェハ状態でテストを行う。 （S 1 1) 。 その後、 ウェハ の裏面を研磨して所定厚みまで薄くし （S 1 2) 、 ウェハダイシングによ つて個別の半導体チップ 50に分離する （S 1 3) 。 これらの半導体チッ プのうち良品と見なされた半導体チップ 50をサブ基板 20へマウントす る （S 14) 。 続いて必要に応じて半導体チップ部分を樹脂封止する （S 1 5) 。 その後、 上述の信頼性試験および動作試験を行い、 それぞれの半 導体チップについて良否判定を行う （S 1 6) 。 しかる後、 各サブ基板 2 0領域の切り離しを行う （S 17) 。
一方、 本体部分について、 まずパッケージ基板 1 0にマウントする半導 体チップのウェハ状態でのテストを行う （S 2 1) 。 その後、 ウェハ研磨、 ウェハダイシングを行い （S 22→S 23) 、 各半導体チップ 30をパッ ケージ基板 1 0に搭載する （S 24) 。 その後、 上述の KGDである半導 体チップマウントサブ基板 60を搭載する （S 2 5) 。 続いてパッケージ 基板 1 0の上部を樹脂封止し、 個別のパッケージ基板に切り離す （S 2 6 ) 。 そして各半導体装置について、 上述のサブ基板に対して行ったもの と同様の各種信頼性試験および動作試験を行う （S 2 7 ) 。 このようにし て良品の半導体装置を得る。 上記ステップ S 2 6を行う代わりに、 パッケ ージ基板の切り離し前に複数の半導体装置について試験を行い、 その後に 樹脂封止し、 パッケージ基板として切り離してもよい （S 2 6 ' ) 。 なお、 実施例では半導体チップ一半導体チップ間、 パッケージ基板ーサ ブ基板間、 半導体チップ一パッケージ基板間、 半導体チップ一サブ基板間 の各部の接続を、 ワイヤボンディングゃフリップチップ接続で行う旨説明 したが、 これらの各部の一部または全部の接続を、 フレキシブルなシート 上に配線を施した配線シート等を用いて接続するように構成してもよい。 すなわち、 両端を端子とする複数の配線を配線シートに形成しておき、 そ れらの端子を接続すべき相手側の端子に接続するようにしてもよい。 例え ばサブ基板とパッケージ基板間を接続する場合、 配線シートの一方の端子 をサブ基板の端子に接続し、 配線シートの他方の端子をパッケージ基板の 端子に接続すればよい。
この発明によれば、 マウントすべき半導体チップの端子を接続する内部 端子と、 該半導体チップの端子以外の端子を接続する外部端子と、 該外部 端子と前記内部端子との間を電気的に接続する導体配線とを形成したサブ 基板に半導体チップがマゥントされてなる半導体チップマゥントサブ基板 を備え、 該半導体チップマウント基板を他の半導体チップとともに前記基 材に搭載するようにしたので、 この半導体チップマウントサブ基板を従来 の例えば S I Pを構成する複数の半導体チップのうちの一つの半導体チッ プとして用いることができる。 その際、 半導体チップはサブ基板にマウン トされた状態であるので、 半導体チップマウントサブ基板の状態で信頼性 試験や動作試験を行うことができ、 K G Dを保証した半導体チップと同様 の素子としてこの半導体チップマウントサブ基板を扱うことができる。 ま た、 半導体チップ間の電気的接続を行う場合に、 下部の半導体チップの端 子と上部の半導体チップマウントサブ基板の端子との間を接続することに なるので、 個々の半導体チップの端子は個別に設計できる。 または、 既に 設計製造された半導体チップをそのまま用いることができる。 その結果、 低コスト化が図れる。
また、 この発明によれば、 半導体チップマウントサブ基板を基材上の半 導体チップ上に搭載したことにより全体の薄型化が図れる。
また、 この発明によれば、 半導体チップマウントサブ基板を複数備え、 それらの半導体チップマゥントサブ基板を基材上に積層配置したことによ り、 より多くの半導体チップの積層配置構造を容易に構成できる。
また、 この発明によれば、 半導体チップマウントサブ基板の両面に半導 体チップを搭載したことにより、 基材に対する半導体チップマウントサブ 基板の搭載面積を大きくすることなく、 多くの半導体チップをパッケージ 化できる。
また、 この発明によれば、 半導体チップマウントサブ基板をサブ基板に 複数の半導体チップを積層配置して構成したことにより、 基材に対する半 導体チップマゥントサブ基板の搭載面積を大きくすることなく、 より多く の半導体チップを単一のパッケージ内にパッケージ化できる。
また、 この発明によれば、 半導体チップマウントサブ基板を、 基材に対 する樹脂封止とは別に、 サブ基板とともに該サブ基板に搭載した半導体チ ップを樹脂封止したことにより、 半導体チップマゥントサブ基板の状態で ハンドリングが容易になり、 半導体チップマウントサブ基板の信頼性も容 易に確保できる。
また、 この発明によれば、 基材に搭載する前のサブ基板の状態で、 所定 の信頼性試験または動作試験を行うために試験装置に接続するための端子 を備えていて、 半導体チップマウントサブ基板が、 それを基材に搭載する 前の状態で端子を用いて所定の信頼性試験または動作試験を行った後に端 子を切り離したものとしたことにより、 KGDを保証した半導体チップと 同様の素子としてこの半導体チップマウントサブ基板を扱うことができる,

Claims

請 求 の 範 囲
( 1 ) マウントすべき半導体チップの端子を接続する内部端子、 該半導 体チップの端子以外の端子を接続する外部端子、 および該外部端子と前記 内部端子との間を電気的に接続する導体配線を形成したサブ基板に半導体 チップがマゥントされてなる半導体チップマゥントサブ基板と、
複数の半導体チップを搭載する基板状またはフレーム状の基材とを備え, ' 前記半導体チップマウントサブ基板を他の半導体チップとともに前記基 材に搭載し、 これらの半導体チップマウントサブ基板と他の半導体チップ を前記基材とともに樹脂封止したことを特徴とする半導体装置のパッケー ジ構造。
( 2 ) 前記半導体チップマウントサブ基板を、 前記基材に搭載した半導 体チップ上に搭載した請求項 1に記載の半導体装置のパッケージ構造。
( 3 ) 前記半導体チップマウントサブ基板を複数備え、 それらの半導体 チップマウントサブ基板を前記基材上に積層配置した請求項 1に記載の半 導体装置のパッケージ構造。
( 4 ) 前記半導体チップマウントサブ基板は、 前記サブ基板を挟んで該 サブ基板の両面に半導体チップを搭載して成る請求項 1に記載の半導体装 置のパッケージ構造。
( 5 ) 前記半導体チップマウントサブ基板は、 前記サブ基板に複数の半 導体チップを積層配置して成る請求項 1に記載の半導体装置のパッケージ 構; te。
( 6 ) 前記半導体チップマウントサブ基板は、 前記基材に対する前記樹 脂封止とは別に前記サブ基板とともに該サブ基板に搭載した半導体チップ を樹脂封止して成る請求項 1に記載の半導体装置のパッケージ構造。
( 7 ) 前記サブ基板は、 前記基材に搭載する前の状態で、 所定の信頼性 試験または動作試験を行うために試験装置に接続するための端子を備えて いて、 前記半導体チップマウントサブ基板は前記基材に搭載する前の状態 で前記端子を用いて前記所定の信頼性試験または動作試験を行ったもので ある請求項 1に記載の半導体装置のパッケージ構造。
( 8 ) マウントすべき半導体チップの端子を接続する内部端子と、 該半 導体チップの端子以外の端子を接続する外部端子と、 該外部端子と前記内 部端子との間を電気的に接続する導体配線とを形成したサブ基板に半導体 チップをマウントして半導体チップマウントサブ基板を構成し、 該半導体 チップマウントサブ基板を基板状またはフレーム状の基材に搭載し、 該基 材とともに前記半導体チップマウントサブ基板を一括して樹脂封止するこ とを特徴とする半導体装置のパッケージ化方法。
( 9 ) 前記基材に搭載する前の状態で、 前記サブ基板に試験装置を接続 するための端子を設けておき、 当該端子に前記試験装置を接続して所定の 信頼性試験または動作試験を行い、 該信頼性試験または動作試験を行った 後に前記端子を切り離して半導体チップマウントサブ基板を構成し、 該半 導体チップマウントサブ基板を前記基材に搭載することを特徴とする請求 項 8に記載の半導体装置のパッケージ化方法。
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