CN104733463A - 半导体器件 - Google Patents

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CN104733463A
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CN
China
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chip
semiconductor chip
peripheral circuit
semiconductor device
semiconductor
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English (en)
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山道新太郎
中村笃
伊藤雅之
田冈直人
森健太朗
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Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
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Abstract

本发明涉及改善半导体集成电路器件的性能。半导体器件具有安装在布线基板上的外围电路芯片以及逻辑芯片。布线基板和外围电路芯片电连接，且外围电路芯片和逻辑芯片电连接。外围电路芯片包括第一外围电路，电源控制器，温度传感器以及第一RAM。逻辑芯片包括CPU，第二外围电路以及第二RAM。第一外围电路和第一RAM根据第一工艺规则制造。CPU，第二外围电路和第二RAM根据比第一工艺规则精细的第二工艺规则制造。

Description

半导体器件
相关申请的交叉引用
将2013年12月18日提交的日本专利申请No.2013-261419的公开内容(包括说明书，附图以及摘要)整体并入本文作为参考。
技术领域
本发明涉及一种半导体器件技术，且特别涉及一种如果应用于在封装中安装有半导体芯片的半导体器件而有效的技术。
背景技术
在日本未审专利申请公布No.2007-227537(专利文献1)中已经描述了一种技术，其将在不同工艺中形成的存储器单元和控制器单元彼此分离，并在分离的芯片中形成它们，且通过层叠结构的多芯片封装(MCP)技术将它们集成在一个半导体器件中。
此外，日本未审专利公布No.2010-62328(专利文献2)中已经描述了具有三维层叠或堆叠型MCP等的半导体芯片的所谓的CoC(芯片上芯片)半导体器件。在专利文献2中，在平面图中小于固定至晶片焊盘或薄膜状基板的第一半导体芯片的第二半导体芯片在它们彼此相对的状态下与第一半导体芯片电连接。而且，在专利文献2中，用于执行第二半导体芯片和半导体器件外部之间的信号传输的信号端子部形成在位于第二半导体芯片的侧面位置处的第一半导体芯片上。
[现有技术文献]
[专利文献]
[专利文献1]日本未审专利申请公布No.2007-227537
[专利文献2]日本未审专利申请公布No.2010-62328
发明内容
产生的问题是电流会渗漏通过绝缘的位置或路径，且其最初不应在半导体器件的各个电子电路(以下也简称为“电路”)上流动，即产生漏电流。这种漏电流在半导体器件工作时随周围温度(环境温度)的上升而增大。此外，当产生漏电流(增大)时，由半导体芯片本身产生的热量也增大。随后，半导体器件的温度持续上升，因此导致半导体器件不能正常工作的风险。
本申请的发明人已经预计随着在半导体器件的制造时的工艺规则的微型化，例如从90nm降至65nm,40nm以及28nm，上述漏电流会进一步增大，且半导体器件的温度会持续的进一步升高。
而且，根据本申请发明人的调查，发明人已经发现导致上述问题的因素在于以下要点。
具有中央处理单元(CPU)的一个半导体芯片，包括上述CPU在内，由多个诸如逻辑RAM控制器，诸如RAM和闪速存储器等的存储器，CAN模块，外部接口电路以及电源控制器等的电路形成。
此外，为了实现半导体器件的高集成度，增速或低功耗等，至少上述电路的CPU需要根据相对精细(小)的工艺规则，即高端工艺(先进工艺)进行制造。但是，除上述电路中的CPU之外，还存在可根据比高端工艺中的工艺规则不精细(较粗糙)的工艺，即通过低端工艺(传统工艺)制造的电路。
但是难以通过工艺规则彼此不同的多个制造工艺制造一个半导体芯片。
因此考虑除上述电路中的CPU之外并能通过所谓的低端工艺制造的电路根据与CPU的制造时，即高端工艺相同的工艺制造。
但是，如上所述，本申请的发明人已经发现通过高端工艺制造半导体芯片中包括的所有电路作为解决难于通过彼此不同的多个制造工艺制造电路的措施是导致漏电流的上述问题的一个因素。
本说明书的说明和附图将使其他目的和新颖的特征变得显而易见。
根据一个实施例的半导体器件具有安装在基材上的第一半导体芯片和第二半导体芯片。基材和第一半导体芯片通过第一导电构件电连接。第一半导体芯片和第二半导体芯片通过第二导电构件电连接。第一半导体芯片包括第一外围电路，电源控制器，温度传感器和第一RAM。第二半导体芯片包括CPU，第二外围电路以及第二RAM。第一外围电路和第一RAM分别根据第一工艺规则制造。CPU，第二外围电路和第二RAM分别根据比第一工艺规则更精细的第二工艺规则制造。
此外，根据另一实施例的半导体器件具有安装在基材上的第一半导体芯片和第二半导体芯片。基材和第一半导体芯片通过第一导电构件电连接。第一半导体芯片和第二半导体芯片通过第二导电构件电连接。第一半导体芯片包括第一外围电路，电源控制器，温度传感器和第一RAM。第二半导体芯片包括CPU，第二外围电路和第二RAM。第一半导体芯片的布线层中的第一最小布线间隔大于第二半导体芯片的布线层中的第二最小布线间隔。
根据一个实施例，能实现半导体器件的高集成度，增速或低功耗。
附图说明
图1是实施例1的半导体器件的透视图；
图2是实施例1的半导体器件的底部示意图；
图3是实施例1的半导体器件的透视平面图；
图4是实施例1的半导体器件的截面图；
图5是说明实施例1的半导体器件的电路构造示例的框图；
图6是代表性地示出实施例1的半导体器件中的电路布置的透视图；
图7是具备实施例1的半导体器件和存储器装置的系统的透视平面图；
图8是具备实施例1的半导体器件和存储器装置的截面图；
图9是示出实施例1的半导体器件的外围电路芯片中的布线层的结构示例的截面图；
图10是说明实施例1的半导体器件的逻辑芯片中的布线层的结构示例的截面图；
图11是说明实施例1的半导体器件的外围电路芯片中的MISFET的结构示例的截面图；
图12是示出实施例1的半导体器件的逻辑芯片中的MISFET的结构示例的截面图；
图13是示出通过仿真比较例中的半导体芯片的工作时间和温度之间的关系而获得的结果的曲线图；
图14是说明在比较例中执行电源关闭并伴随半导体芯片的温度上升的半导体芯片的工作时间和温度之间关系的曲线图；
图15是示出实施例1的半导体器件的制造工艺的一部分的制造工艺流程图；
图16是示出实施例1的半导体器件的制造步骤的平面图；
图17是示出实施例1的半导体器件的制造步骤的截面图；
图18是示出实施例1的半导体器件的制造步骤的平面图；
图19是示出实施例1的半导体器件的制造步骤的截面图；
图20是示出实施例1的半导体器件的制造步骤的平面图；
图21是示出实施例1的半导体器件的制造步骤的截面图；
图22是示出实施例1的半导体器件的制造步骤的截面图；
图23是示出实施例1的半导体器件的制造步骤的截面图；
图24是示出实施例1的半导体器件的制造步骤的截面图；
图25是示出实施例1的半导体器件的制造步骤的截面图；
图26是示出实施例1的半导体器件的制造步骤的截面图；
图27是示出实施例1的半导体器件的制造步骤的截面图；
图28是示出实施例1的半导体器件的制造步骤的截面图；
图29是实施例2的半导体器件的平面图；
图30是实施例2的半导体器件的截面图；
图31是实施例3的半导体器件的平面图；
图32是实施例3的半导体器件的截面图；
图33是实施例4的半导体器件的平面图；
图34是实施例4的半导体器件的截面图；
图35是示出实施例4的半导体器件的另一示例的结构的截面图；
图36是变形例2的半导体器件的透视平面图；
图37是变形例2的半导体器件的截面图；以及
图38是变形例3的半导体器件的透视平面图。
具体实施方式
(本申请中的说明方式，基本术语和用途的说明)
在本申请中，如果必要，为了方便起见，以下各个实施例将通过分成多个部分等进行说明。但是，除非特别明确示出，否则它们不彼此无关。不管说明之前和之后，单一示例的各个部分，其中一个是另一个或一个变形或其他的某些或所有的部分细节。此外，对于常规来说，将省略相同部分的重复说明。除非特别明确示出，否则实施例中相应部件不是必需的，除部件数量被理论上限制且除非从上下文显而易见的情况之外。
类似地，当材料，组分等在各个实施例等的说明中涉及时，除非特别明确示出且除非从上下文显然排除另一部件之外，否则“X包括A”等的表述不排除包括除A之外的部件。例如，如果表述涉及部件，则其是指“X包括A作为主要成分”等。毋容质疑的是，例如，“硅构件”等不限于纯硅，而是可包括由包含SiGe合金或作为主要成分的另一类型的硅以及其他添加剂等的多组分合金制成的构件。此外，除非另外说明，特别除明确指出之外，否则金镀层，Cu层，镍镀层等不仅包括纯的构件而分别还包括金，Cu，镍等作为主要成分的构件。
此外，即使在涉及特定数值或量时，除非特别明确示出且理论上限于特定数值，且除非从上下文明确说明之外，否则其可以是超过特定数值的数值或小于特定数值的数值。
在实施例的相应附图中，相同或相似的部分由相同或相似的符号或参考数字表示，且原则上将不再赘述其说明。
此外，在附图中，当它们变得复杂或借助空白的区分是清晰的时，存在即使在截面图中也能省略阴影等的情况。在这方面，如果从说明等中显而易见，例如，背景轮廓即使在平面中封闭的孔的情况下也可省略。而且，即使没有截面图，阴影或点图案也可适用于清楚示出非空白或清楚指示区域的边界。
而且，在以下实施例中，当范围指示为A至B时，除非明确说明，否则其旨在指示A以上且B以下。
在将在下文说明的实施例中，对于SiP(封装内系统)型半导体器件的示例来说，将说明装备在具有一个半导体芯片的封装中的半导体封装可分成多个半导体芯片。
(实施例1)
<半导体器件>
首先采用图1至4说明本实施例1的半导体器件(半导体封装)1的外形结构。图1是实施例1的半导体器件的透视图。图2是实施例1的半导体器件的底部示意图。图3是实施例1的半导体器件的透视平面图。图3示出在密封体的移除状态中的布线基板上的半导体器件的内部结构。图4是实施例1的半导体器件的截面图。图4是沿图3的线A–A截取的截面图。此外，虽然图1至4中所示的端子的数量减少以便于更容易观察，但是端子(键合引脚2f，焊接区2g，焊球6以及表面电极3ap以及4ap等)的数量不限于图1至4中所示的形式。
本实施例1的半导体器件(半导体封装)1具备布线基板(基材)2，安装在布线基板2上的外围电路芯片(半导体芯片)3以及逻辑芯片(半导体芯片)4两者，以及密封外围电路芯片3和逻辑芯片4的密封体(密封构件，树脂)5。
如图4中所示，布线基板(基材)2具有外围电路芯片3安装在其上的上表面(表面，主表面，芯片安装表面)2a，与上表面2a相反的下表面(表面，主表面，安装表面)2b，以及设置在上表面2a和下表面2b之间的侧表面2c。如图2和3中所示，布线基板2具有平面图中的正方形的外部形状。在图2和3中所示的示例中，对于布线基板2的平面尺寸来说(平面图中的尺寸，上表面2a和下表面2b的尺寸，外形尺寸)来说，例如，一侧的长度约为14mm。布线基板2具有平面图中的正方形形状。此外，布线板2的厚度(高度)，即从图4中所示的上表面2a至下表面2b的距离例如约为0.3mm至0.5mm。
此外，在本申请的说明书中，术语“平面图中”是指从垂直于布线板2的上表面2a或其下表面2b，外围电路芯片3的表面3a或其背表面3b，或逻辑芯片4的表面4a或其背表面4b的方向观察布线基板2。
布线基板2是用于将安装在上表面2a一侧上的外围电路芯片3和逻辑芯片4与未说明的安装基板彼此电连接的内插器，且具有将上表面2a一侧和下表面2b一侧彼此电连接的多个布线层(图4中所示的示例中为四个层)。各个布线层都包括多个布线2d和分别绝缘布线2d和相邻布线层之间的绝缘层2e。这里，本实施例1的布线基板2具有三个绝缘层2e，其中中央绝缘层2e是核心层(核心材料)。但是可采用不具有绝缘层2e的所谓的无核心基板作为核心。此外，布线2d包括形成在绝缘层2e的上或下表面上的布线2d1，以及作为层间导电路径的通孔布线2d2，其形成为在其厚度方向上穿过绝缘层2e。
此外，用作与外围电路芯片3电连接的端子的多个键合引脚(端子，芯片安装表面侧端子，电极)2f形成在布线基板2的上表面2a中。键合引脚2f是通过引线7电连接形成在外围电路芯片3的表面3a上的表面电极(端子，电极焊盘，键合焊盘)3ap的相应的端子。另一方面，多个焊接区2g形成在布线基板2的下表面2b中。用作用于与未说明的安装基板电连接的端子的多个焊球6，即半导体器件1的外部连接端子分别键合至焊接区2g。键合引脚2f和焊接区2g分别通过引线2d彼此电连接。此外，因为与键合引脚2f和焊接区2g连接的布线2d与键合引脚2f和焊接区2g整体形成，因此键合引脚2f和焊接区2g示出为图4中的布线2d的一部分。
布线基板2的上表面2a连同键合引脚2f在内都由绝缘膜(阻焊膜)2h覆盖。开口形成在绝缘膜2h中。至少一些焊盘引脚2f(键合至外围电路芯片3的部分，键合区)在开口处从绝缘膜2h暴露出。此外，布线基板2的下表面2b包括焊接区2g在内由绝缘膜(阻焊膜)2k覆盖。开口形成在绝缘膜2k中。至少一些焊接区2g(键合至焊球6的部分)在开口处从绝缘膜2k暴露。
此外，如图4中所示，分别在布线基板2的下表面2b处键合至焊接区2g的焊球(外部端子，电极，外部电极)6如图2中所示排列成矩阵状态(阵列形式，矩阵形式)。虽然图2中未示出，但是键合焊球6的焊接区2g(参考图4)也排列成矩阵状态(阵列形式，矩阵形式)。因此，其中以矩阵形式排列在布线基板2的安装表面侧上的外部端子(焊球6，焊接区2g)的半导体器件也称为区域阵列型半导体器件。区域阵列型半导体器件是优选的，因为布线基板2的安装表面(下表面2b)侧可有效用作用于外部端子的设置间隔，所以即使外部端子数量增加，半导体器件的安装面积的增大也可得以抑制。即，其中外部端子数量增加的、具有高功能性且高集成度的半导体器件可借助间隔节约方式安装。
半导体器件1具备安装在布线基板2上作为多个半导体芯片的外围电路芯片3和逻辑芯片4。在图4中所示的示例中，外围电路芯片3安装在布线基板2上，且逻辑芯片4安装在外围电路芯片3上。逻辑芯片4通过外围电路芯片3与布线基板2电连接。此外，如将利用图9至12在下文说明的，诸如MISFET(金属绝缘体半导体场效应晶体管)的多个半导体元件等形成在外围电路芯片3和逻辑芯片4中。
外围电路芯片3具有表面(主表面，上表面)3a，与表面3a相反的背表面(主表面，下表面)3b以及位于表面3a和背表面3b之间的侧表面3c。如图3中所示，外围电路芯片3在平面图中具有正方形的外部形状。此外，外围电路芯片3具有形成在表面3a上的表面电极(端子，电极焊盘，键合焊盘)3ap。此外，在外围电路芯片3的表面电极3ap上，与布线基板2的键合引脚2f电连接的那些作为表面电极(用于基材的电极焊盘)3ap1，且与逻辑芯片4的表面电极(端子，电极焊盘，键合焊盘)4ap电连接的那些作为表面电极(用于芯片的电极焊盘)3ap2。
逻辑芯片4具有表面(主表面，上表面)4a，与表面4a相反的背表面(主表面，下表面)4b以及位于表面4a和背表面4b之间的侧表面4c。如图3中所示，逻辑芯片4在平面图中具有正方形外部形状。此外，逻辑芯片4具有形成在表面4a上的表面电极(端子，电极焊盘，键合焊盘)4ap。
如利用图5将在下文说明的，诸如CAN(控制器区域网络)模块PR1的外围电路，诸如SRAM(静态随机存取存储器)的存储器MM1，电源控制器PC1以及热敏二极管(温度传感器)TS1形成在外围电路芯片(半导体芯片)3中。即，外围电路芯片3是形成有外围电路的半导体芯片。
此外，CPU(中央处理单元)电路PU1，诸如逻辑RAM控制器PR3的外围电路，以及诸如SRAM的存储器MM3形成在逻辑芯片(半导体芯片)4中。即，逻辑芯片4是形成有作为逻辑电路，即作为逻辑电路的中央处理单元的CPU的半导体芯片。
外围电路芯片3中包括的相应电路形成在外围电路芯片3的表面3a一侧上。具体来说，如利用图9和11将在下文提及的，外围电路3具备例如由硅(Si)组成的半导体基板30S(参考图9将在下文说明)。例如，诸如MISFET的多个半导体元件(参考图9将在下文说明)形成在半导体基板30S的主表面(元件形成表面)30p上(参考图9将在下文说明)。其中层叠多个布线以及在布线之间进行绝缘的绝缘膜的布线层3as形成在半导体基板30S的主表面(表面3a一侧)上。布线层3as在图4中示出。布线层3as的布线分别与构成各个电路的半导体元件电连接。形成在外围电路芯片3的表面3a(参考图4)上的多个表面电极3ap通过提供在半导体基板30S和表面3a之间的布线层3as与它们相应的半导体元件电连接，从而构成各个电路的一部分。
逻辑芯片4中包括的相应电路形成在逻辑芯片4的表面4a一侧上。具体来说，如将利用图10和12在下文提及的，逻辑芯片4例如具备由硅(Si)组成的半导体基板40S(参考图10将在下文说明)。例如，诸如MISFET的多个半导体元件(参考图10将在下文说明)形成在半导体基板40S的主表面(元件形成表面)40p(参考图10将在下文说明)上。其中层叠多个布线和在布线之间进行绝缘的绝缘膜的布线层4as形成在半导体基板40S的主表面(表面4a一侧)上。布线层4as在图4中示出。布线层4as的布线分别与构成各个电路的半导体元件电连接。形成在逻辑芯片4的表面4a(参考图4)上的多个表面电极4ap通过提供在半导体基板40S和表面4a之间的布线层4as与它们相应的半导体元件电连接，从而构成各个电路的一部分。
外围电路芯片3安装在布线基板2上，使得外围电路芯片3的背表面3b与布线基板2的上表面2a相对。外围电路芯片3安装在布线基板2的上表面2a的对应其的芯片安装区(芯片安装部)2p1上，该区域是安装外围电路芯片3的预定区域。外围电路芯片3和布线基板2通过引线(导电构件)7连接。具体来说，外围电路芯片3的表面电极(用于基材的电极焊盘)3ap1以及布线基板2的键合引脚2f通过引线7彼此电连接。因此，外围电路芯片3的背表面3b和布线基板2的上表面2a通过晶片键合材料(粘合材料)8而彼此键合。
逻辑芯片4安装在外围电路芯片3上，使得逻辑芯片4的表面4a与外围电路芯片3的表面3a相对。逻辑芯片4安装在外围电路芯片3的表面3a的相应其的芯片安装区(芯片安装部)3p1上，该安装区是安装逻辑芯片4的预定区域。逻辑芯片4和外围电路芯片3倒装键合。具体来说，例如如下所示，外围电路芯片3的表面电极(端子，电极焊盘，键合焊盘)3ap2和逻辑芯片4的表面电极(端子，电极焊盘，键合焊盘)4ap通过倒装键合连接。
在逻辑芯片4的表面电极4ap和外围电路芯片3的表面电极3ap2之间的接合部分处，例如，其表面电极4ap和其表面电极3ap2通过作为主要由铜(Cu)组成，每个由形成为柱状(例如圆柱状)的金属构件的凸起电极(导电构件，柱状电极，凸块)9分别电连接。例如，镍(Ni)膜和焊料(例如SnAg)膜层叠在形成在逻辑芯片4的表面电极4ap上的凸起电极9的端部上，且在其端部的焊料膜键合至外围电路芯片3的表面电极3ap2，由此能电连接逻辑芯片4的表面电极4ap和外围电路芯片3的表面电极3ap2。但是在满足电学特性要求或满足键合强度要求的范围内，可应用各种变形以作为构成形成在凸起电极9的端部的键合材料。
在本实施例1中，一个半导体芯片已经分成形成有CPU的逻辑芯片4以及形成有外围电路的外围电路芯片3。因为需要通过大量布线在CPU和外围电路之间进行电连接，电连接逻辑芯片4和外围电路芯片3的表面电极4ap的数量大于在现有技术中层叠多个半导体芯片的半导体芯片之间电连接的表面电极的数量。具体来说，表面电极4ap例如可以下述方式在平面图中排列。
例如，逻辑芯片4具有一侧长度为1.22mm的正方形形状。在平面图中的纵向和横向上以矩阵状态(阵列形式，矩阵形式)排列的表面电极4ap形成在表面4a上。此时，在平面图中，48个表面电极4ap以25.4μm的间距在纵向和横向上排列，因此致使2304个表面电极4ap以矩阵形式排列。或者，在平面图中，59个表面电极4ap以20.6μm的间距在纵向和横向上排列，因此致使3481个表面电极4ap以矩阵形式排列。又或者，在平面图中，84个表面电极4ap以14.6μm的间距在纵向和横向上排列，因此致使7056个表面电极4ap以矩阵形式排列。
如图4中所示，粘合材料(密封构件，树脂)NCL1形成在逻辑芯片4和外围电路芯片3之间，即逻辑芯片4的表面电极4ap和外围电路芯片3的表面电极3ap2之间的接合部处。粘合材料NCL1设置为阻塞逻辑芯片4的表面4a和外围电路芯片3的表面3a之间的间隔。粘合材料NCL1是将外围电路芯片3键合并固定在布线基板2上的粘合材料。
如将在下文说明的半导体器件的制造方法中，即使在表面电极4ap的数量大时，通过在电连接外围电路芯片3和逻辑芯片4的工艺之前将粘合材料NCL1涂布在外围电路芯片3的表面3a上的方法，粘合材料NCL1能可靠地设置在逻辑芯片4和外围电路芯片3之间。
此外，半导体器件1具备密封外围电路芯片3和逻辑芯片4的密封体(密封构件，树脂)5。换言之，密封体5密封外围电路芯片3，逻辑芯片4，引线7以及粘合材料NCL1。
密封体5具有上表面5a，与上表面5a相反设置的下表面(表面，背表面)5b(参考图4)，以及位于上表面5a和下表面5b之间的侧表面5c。密封体5在平面图中具有正方形的外部形状。在图1和4中所示的示例中，密封体5的平面尺寸(平面图中从上表面5a一侧观察的尺寸，上表面5a的外部尺寸)与布线基板2的平面尺寸相同。密封体5的侧表面5c与布线基板2的侧表面2c是连续的。此外，在图1中所示的示例中，对于密封体5的平面尺寸(平面图中的尺寸)来说，例如，一侧的长度约为14mm，且密封体5在平面图中具有正方形形状。
密封体5是保护外围电路芯片3和逻辑芯片4的树脂体。可通过形成密封体5，同时使其紧密接触外围电路芯片3和逻辑芯片4来对抑制薄外围电路芯片3和逻辑芯片4的损伤。此外，鉴于改善作为保护构件的功能，密封体5例如由以下材料组成。因为需要密封体5容易与布线基板2，外围电路芯片3和逻辑芯片4紧密接触，且其在密封后具有一定硬度，因此密封体5例如优选包含诸如环氧树脂的热固化树脂。此外，为了改善固化之后的密封体5的功能，例如诸如硅石(二氧化硅：SiO2)的填料颗粒优选混合进树脂材料中。例如，鉴于抑制在密封体5形成之后由于热形变而造成的外围电路芯片3和逻辑芯片4的损伤，优选通过调整填料颗粒的混合比使外围电路芯片3和逻辑芯片4中每一个的线性膨胀系数和密封体5的线性膨胀系数彼此接近。
<半导体器件的电路构造>
将利用图5和6说明半导体器件1的电路构造示例。图5是示出实施例1的半导体器件的电路构造示例的框图。图6是典型地示出实施例1的半导体器件中的电路布置的透视图。此外，在图6中，借助与其联系的符号MM2表示控制存储器MM2的存储器控制器(图5中未示出)。
如上所述，在本实施例1中，安装在布线基板2上的一个半导体芯片分成形成有CPU的逻辑芯片4以及形成有外围电路的外围电路芯片3。
如图5中所示，外围电路芯片3具有CAN(控制器区域网络)模块(外围电路)PR1，以及外部接口电路(外围电路，接口)PR2。此外，外围电路芯片3具有由SRAM(静态随机存取存储器)或全局RAM(随机存取存储器)等组成的存储器(RAM)MM1，且由闪速存储器或DRAM(动态随机存取存储器)等组成的存储器MM2。而且，外围电路芯片3具有电源控制器PC1以及热敏二极管(温度传感器)TS1。此外，电源控制器PC1和热敏二极管TS1构成电源控制单元CU1，其控制用于驱动半导体器件的电源的供给(驱动电源，电流，电压)。
如图5中所示，逻辑芯片4具有CPU(中央处理单元)电路(CPU)PU1以及局部RAM控制器(外围电路)PR3。此外，逻辑芯片4具有由SRAM或局部RAM等组成的存储器(RAM)MM3。而且，逻辑芯片4具有控制电路CC1，CC2以及CC3。
CAN模块(外围电路)PR1在外围电路芯片3中通过外围总线BS1和系统总线BS2与外部接口电路PR2，存储器MM1以及存储器MM2连接。此外，CAN模块PR1通过表面电极3ap1，引线7，键合引脚2f以及焊球6与外部LSI(大规模集成电路)EL1连接。CAN模块是与外部LSI进行串行通信的模块(外围电路)。此外，CAN是控制器区域网络的缩写且是指通过公共总线在电子模块之间执行通信的协议。
外部接口电路(外围电路，接口)PR2通过表面电极3ap1，引线7，键合引脚2f以及焊球6与外部LSI EL2连接。此外，外部接口电路PR2通过表面电极3ap2，凸起电极9和表面电极4ap与形成在逻辑芯片4中的控制电路CC1连接。外部接口电路PR2是连接外部LSI EL2和半导体器件1的模块(外围电路，接口)。此外，控制电路CC1是与CPU电路PU1连接并使CPU电路PU1控制外部接口电路PR2的控制电路。
存储器(RAM)MM1由上述SRAM或全局RAM等组成。存储器(RAM)MM1通过系统总线BS2和外围总线BS1与CAN模块PR1连接并通过表面电极3ap2，凸起电极9以及表面电极4ap与形成在逻辑芯片4中的控制电路CC2连接。控制电路CC2是与CPU电路PU1连接并使CPU电路PU1控制存储器MM1的控制电路。
如上所述，存储器(RAM)MM2由闪速存储器或DRAM等组成。存储器(RAM)MM2通过系统总线BS2和外围总线BS1与CAN模块PR1连接并通过表面电极3ap2，凸起电极9和表面电极4ap与形成在逻辑芯片4中的控制电路CC3连接。控制电路CC3是与CPU电路PU1连接并使CPU电路PU1控制存储器MM2的控制电路。
如上所述，电源控制单元CU1包括电源控制器PC1和热敏二极管(温度传感器)TS1。包括电源控制器PC1和热敏二极管(温度传感器)TS1的电源控制单元CU1通过表面电极3ap1，引线7，键合引脚2f以及焊球6与外部电源EP1连接。来自外部电源EP1的电源(驱动电源，电流，电压)与电源控制器PC1电连接并通过引线7的电源引线，形成在外围电路芯片3中的布线层3as的电源布线以及凸起电极9的电源凸起电极，提供给逻辑芯片4的CPU电路PU1。
电源控制单元CU1与形成在外围电路芯片3中的CAN模块PR1，外部接口电路PR2，存储器MM1以及存储器MM2的相应电路连接并控制提供至相应电路的来自外部电源EP1的电源供给(驱动电源，电流，电压)。此外，电源控制单元CU1通过表面电极3ap2，凸起电极9以及表面电极4ap与形成在逻辑芯片4中的CPU电路PU1，局部RAM控制器PR3，存储器MM3以及控制电路CC1,CC2以及CC3的相应电路连接，并控制提供至相应电路的来自外部电源EP1的电源供给。
热敏二极管(温度传感器)TS1感测(检测)逻辑芯片4的温度。根据由热敏二极管(温度传感器)TS1感测(检测)的温度，电源控制器PC1控制提供至形成在逻辑芯片4中的CPU电路PU1的来自外部电源EP1的电源(驱动电源，电流，电压)供给。因此，能防止逻辑芯片4的温度持续上升，例如采用图14将在下文说明的。此外，可采用各种温度传感器替代热敏二极管。
CPU电路(CPU)PU1具有中央处理单元(CPU)U1，浮点处理单元(FPU)U2以及微处理器(MPU)U3。
局部RAM控制器(外围电路)PR3与CPU电路(CPU)PU1连接。局部RAM控制器PR3是控制与CPU电路(CPU)PU1连接的存储器MM3的模块(外围电路)。此外，当逻辑芯片4中形成指令高速缓存时，局部RAM控制器PR3工作为控制指令高速缓存的指令高速缓存控制器(ICC)。
如上所述，存储器(RAM)MM3由SRAM或局部RAM等组成。存储器(RAM)MM3与CPU电路(CPU)PU1连接。
在外围电路芯片3中，CAN模块(外围电路)PR1，外部接口电路(外围电路，接口)PR2，存储器(RAM)MM1，以及存储器MM2分别根据相对粗的工艺规则RL1制造，即低端工艺(传统工艺)。此外，在外围电路芯片3中，电源控制器PC1和热敏二极管(温度传感器)TS1分别根据相对粗的工艺规则RL1制造，即低端工艺(传统工艺)。
另一方面，在逻辑芯片4中，CPU电路(CPU)PU1，局部RAM控制器(外围电路)PR3以及存储器(RAM)MM3分别根据比工艺规则RL1精细(较小)的工艺规则RL2制造，即高端工艺(先进工艺)。此外，在逻辑芯片4中，控制电路CC1,CC2和CC3分别根据比工艺规则RL1精细(较小)的工艺规则RL2制造，即高端工艺(先进工艺)。
因此，对于构成系统的电路来说，仅需要高工作速度或高集成度的部分根据相对精细的工艺规则RL2制造，即高端工艺。此外，对于构成系统的电路来说，除需要工作速度或高集成度的部分之外的部分可根据不比工艺规则RL2精细的工艺规则RL1制造，即低端工艺。因此，对于构成系统的电路来说，根据精细工艺规则RL2制造的电路，它们是热值大的部分，可成比例减少。因此能降低半导体器件产生的热量并抑制半导体器件的温度持续上升。
因为SRAM是用于最初存储数据的电路，因此不必具有等于CPU的工作速度的工作速度。考虑SRAM足以根据相对粗略的工艺规则制造，即低端工艺。但是由SRAM或局部RAM等组成的存储器MM3优选以与CPU电路PU1的工作速度相同的速度工作，因为其是用于CPU电路PU1的存储器。因此，虽然存储器MM3由与由SRAM或全局RAM组成的存储器MM1相同的结构组成，但是由SRAM或局部RAM等组成的存储器MM3优选根据相对精细的工艺规则制造，即高端工艺。此时，由SRAM或全局RAM等组成的存储器MM1没有以与CPU电路PU1相同的速度工作，而由SRAM或局部RAM等组成的存储器MM3以与CPU电路PU1相同的速度工作。
为了增加闪速存储器中存储的存储容量，其中由闪速存储器组成的存储器MM2的区域的外部尺寸形成得大于其中形成另一电路的区域的外部尺寸。因此在其中由闪速存储器组成的存储器MM2形成在逻辑芯片4中时，存在发热值大的逻辑芯片4的外部尺寸将增大的可能性。因此，优选由闪速存储器组成的存储器MM2不形成在逻辑芯片4中，而是形成在外围电路芯片3中。
此外，希望由闪速存储器等组成的存储器MM2的存储容量的电路规格可根据半导体器件使用的目的和应用而容易地在设计上改变。因此，当由闪速存储器组成的存储器MM2形成在逻辑芯片4中时，需要具有被改变的布局图案的掩模根据半导体器件使用的目的或应用，即根据用户或需求而对容量执行的设计改变，每次都被重新提供。
另一方面，为了例如通过相同掩模等的使用而降低制造成本，希望逻辑芯片4通用而不根据半导体器件使用的目的或应用而改变。因此，由其中设计改变容易根据半导体器件使用的目的或应用执行其电路规格的闪速存储器组成的存储器MM2优选形成在外围电路芯片3中，而不形成在逻辑芯片4中。
当闪速存储器没有形成在逻辑芯片4中时，即使在根据半导体器件使用的目的或应用，即根据用户或需求对闪速存储器的容量进行设计改变时，具有改变的布局图案的掩模也不必重新提供作为用于制造逻辑芯片4的掩模。因此，因为逻辑芯片4的制造中使用且价格高的掩模可通用于制造多种类型的半导体器件的制造工艺之间，因此可降低半导体器件的制造成本。
闪速存储器的存储器MM2的外部尺寸(占据面积)可大于CAN模块PR1，电流控制器PC1，热敏二极管(温度传感器)TS1，诸如SRAM的存储器MM1，诸如SRAM的存储器MM3，CPU电路PU1以及局部RAM控制器PR3中每一个的外部尺寸(占据面积)。因此能根据半导体器件使用的目的或应用，即根据用户或需求增大闪速存储器的容量。
也考虑根据相对精细的工艺规则，即通过高端工艺制造外部接口电路(外围电路，接口)PR2。但是，因为外部接口电路PR2是连接外部LSI EL2以及半导体器件1的电路，因此高压施加至外部接口电路PR2。即，施加至(所需)外部接口电路PR2的电压值大于施加至(所需)CAN模块PR1，热敏二极管(温度传感器)TS1，诸如SRAM的存储器MM1，诸如SRAM的存储器MM3，CPU电路PU1以及局部RAM控制器PR3中每一个的电压值。因此，担心当CPU电路PU1形成在外部接口电路PR2附近时，包括在CPU电路PU1中的各个MISFET中的漏电流会增大，且CPU电路PU1中产生的热量会增加。因此，外部接口电路PR2优选形成在靠近外部LSI EL2的外围电路芯片3中。
在本实施例1的半导体器件中，从外部电源EP1提供的电源(驱动电源，电流，电压)首先通过形成在外围电路芯片(半导体芯片，传统工艺产品，低级侧)中的电源控制单元CU1提供至在外围电路芯片3中形成的各个电路以及在逻辑芯片4中形成的各个电路(半导体芯片，先进工艺产品，高级侧)。此时，当形成在电源控制单元CU1中的热敏二极管TS1感测(检测)逻辑芯片4中产生的热量(自发热量)超过预定上限值时，热敏二极管TS1将指令提供至形成在电源控制单元CU1中的电源控制器PC1以控制(切断)提供至逻辑芯片4的电源供给。
此外，为了使热敏二极管(温度传感器)TS1更容易感测形成在逻辑芯片4中的各个电路产生的热量，形成在外围电路芯片3中的电源控制单元CU1的外部尺寸(占据面积)基本上与本实施例1中的逻辑芯片4的外部尺寸(占据面积)相同。此外，逻辑芯片4安装在外围电路芯片3上使得形成在逻辑芯片4中的各个电路在平面图中与电源控制器PC1重叠，换言之，电源控制单元CU1与覆盖有逻辑芯片4。换言之，电源控制器PC1和热敏二极管TS1中的每一个都形成在叠置于漏极芯片4上的相应区域中，即其作为外围电路芯片3的表面3a的安装逻辑芯片4的预定区域的相应芯片安装区(芯片安装部)3p1。因此，因为热敏二极管TS1和逻辑芯片4之间的距离缩短，因此如上所述，能使热敏二极管(温度传感器)TS1更容易感测(检测)形成在逻辑芯片4中的各个电路中产生的热量。
<工作为微计算机>
在本实施例1中，外围电路芯片3和逻辑芯片4通过组合外围电路芯片3和逻辑芯片4而工作为一个微计算机。例如，因为电源控制单元CU1没有形成在逻辑芯片4中，因此逻辑芯片4单体不能工作为微计算机。或者，因为诸如外部接口电路PR2等的外围电路没有形成在逻辑芯片4中，因此逻辑芯片4单体不能与外部LSI EL2连接并工作为微计算机。此外，或者，因为CPU电路PU1没有形成在外围电路芯片3中，因此例如，外围电路芯片3单体不能工作为微计算机。
可通过在安装有存储器器件的布线基板(母板)上安装具有这种构造的本实施例1的半导体器件(半导体封装，逻辑器件)1并组合半导体器件和存储器器件而构造一个系统(半导体系统)。将使用图7和8说明这个示例。
图7是具备实施例1的半导体器件和存储器器件的系统的透视平面图。图7示出在密封体的移除状态下在布线基板上的半导体器件的内部结构。图8是具备实施例1的半导体器件和存储器器件的系统的截面图。图8是沿图7的线A–A截取的截面图。
如图7和8中所示，系统(半导体系统)11具有母板(布线基板)12，存储器器件21以及半导体器件1。半导体器件1是利用图1至6说明的半导体器件1。
母板(布线基板)12具有其上安装了半导体器件1和存储器器件21的上表面(表面，主表面)12a，与上表面2a相反的下表面(表面，主表面)12b，以及设置在上表面12a和下表面12b之间的侧表面12c。如图7和8中所示，母板12在平面图中具有正方形的外部形状。
母板(布线基板)12具有将上表面12a一侧和下表面12b一侧彼此电连接的多个布线层(图8中所示的示例中为三层)。相应的布线层分别形成有在布线层12d之间以及相邻布线层之间绝缘多个布线层12d的绝缘层12e。
作为与半导体器件1和存储器器件21电连接的端子的多个键合引脚(端子，电极)12f形成在母板(布线基板)12的上表面12a中。母板12的上表面12a覆盖有绝缘膜(阻焊膜)12h。至少一些键合引脚12f在绝缘膜12h中定义的开口中暴露。
另一方面，存储器器件21具备布线基板22和存储器芯片23。
如图8中所示，布线基板22具有其上安装了存储器芯片23的上表面(表面，主表面，芯片安装表面)22a，与上表面22a相反的下表面(表面，主表面，安装表面)22b，以及设置在上表面22a和下表面22b之间的侧表面22c。如图7和8中所示，布线基板22在平面图中具有正方形的外部形状。
布线基板22具有将上表面22a侧和下表面22b侧彼此电连接的多个布线层(图8中所示的示例中为四层)。相应的布线层分别形成有在布线22d之间以及相邻布线层之间绝缘多个布线层22d的绝缘层22e。
作为与存储器芯片23电连接的端子的多个键合引脚(端子，芯片安装表面侧上的端子，电极)22f形成在布线基板22的上表面22a中。多个焊接区22g的至少一些(键合至焊球26的部分)在覆盖布线基板22的下表面22b的绝缘膜(阻焊膜)22k中形成的开口处从绝缘膜22k暴露。此外，键合至焊接区22g的多个焊球(外部端子，电极，外部电极)26分别与母板(布线基板)12的键合引脚12f连接。布线基板22的上表面22a由绝缘膜(阻焊膜)22h覆盖。键合引脚22f的至少一些在绝缘膜22h中形成的开口处暴露。
存储器芯片23具有表面(主表面，上表面)23a，与表面23a相反的背表面(主表面，下表面)23b，以及位于表面23和背表面23b之间的侧表面23c。如图7中所示，存储器芯片23在平面图中具有正方形的外部形状。此外，存储器芯片23具有形成在表面23中的表面电极(端子，电极焊盘，键合焊盘)23ap。存储器芯片23中包括的各个电路都形成在存储器芯片23的表面23a一侧上。
存储器芯片23安装在布线基板22上，使得存储器芯片23的背表面23b与布线基板22的上表面22a相对。存储器芯片23和布线基板22通过引线(导电构件)27连接。存储器芯片23的背表面23b和布线基板22的上表面22a通过晶片键合材料(粘合材料，膏状材料)28彼此键合。
此外，存储器器件21包括密封存储器芯片23的密封体(密封构件，树脂)25。密封体25具有上表面(平面，表面)25a，与上表面25a相反设置的下表面(表面，背表面)25b，以及位于上表面25a和下表面25b之间的侧表面25c。存储器器件21在平面图中具有正方形的外部形状。
以下，对于本实施例1的半导体器件1系统化为系统11的工作的一个示例来说，将对于半导体器件1读取存储在外部地附接至半导体器件1的存储器器件21中存储的数据的工作进行说明。
首先，形成在逻辑芯片4中的CPU电路PU1将传输控制信号至作为外部LSI EL2的存储器器件21的指令发送给与形成在外围电路芯片3中的外部接口电路PR2电连接的控制电路CC1。随后，控制电路CC1通过外部接口电路PR2将控制信号传输至作为外部LSI EL2的存储器器件21。随后，已经在其中接收了控制信号的作为外部LSI EL2的存储器器件21输出相应数据。
因此，本实施例1的半导体器件(半导体封装，逻辑器件)1利用外围电路芯片3和逻辑芯片4的两个半导体芯片执行已经由一个半导体芯片(逻辑芯片)执行的外部LSI的控制处理。
此外，安装有本实施例1的半导体器件1以及存储器器件21的系统11在结构上不同于其中形成有CPU的半导体芯片与独立于半导体芯片形成的存储器芯片层叠在将形成为单一半导体封装(SiP)的布线基板上的半导体器件的结构。
<半导体芯片>
以下将使用图9至12说明外围电路芯片(半导体芯片)3和逻辑芯片(半导体芯片)4中每一个的最小布线宽度。图9是示出实施例1的半导体器件的外围电路芯片中的布线层的结构的示例的截面图。图10是说明实施例1的半导体器件的逻辑芯片中的布线层的结构的示例的截面图。图11是示出实施例1的半导体器件的外围电路芯片中的MISFET的结构的示例的截面图。图12是示出实施例1的半导体器件的逻辑芯片中的MISFET的结构的示例的截面图。
如图9和11中所示，在外围电路芯片3中，p型阱(有源区)31a，n型阱(有源区)31b，借助由氧化硅膜等组成的元件隔离绝缘膜而嵌入的元件隔离沟槽32形成在例如由p型单晶硅组成的半导体基板30S的主表面30p一侧上。N沟道型MISFET(晶体管)Qn3形成在p型阱31a中，且p沟道型MISFET(晶体管)Qp3形成在n型阱31b中。
N沟道型MISFET Qn3以及p沟道型MISFET Qp3各自为构造CAN模块PR1，电源控制器PC1，热敏二极管TS1以及存储器MM1中每一个的晶体管。
如图9和11中所示，n沟道型MISFET Qn3具有形成在由元件隔离沟槽32定义的p型阱31a中的源区ns3以及漏区nd3，以及通过插入其间的栅绝缘膜gi3形成在p型阱31a上的栅电极ge3。n沟道型MISFET Qn3的栅电极ge3的各个侧表面都由侧壁sw3覆盖。n沟道型MISFET Qn3的源区ns3，漏区nd3和栅电极ge3通过将在下文说明的布线层3as与其他半导体元件或布线电连接。
另一方面，p沟道型MISFET Qp3具有形成在由元件隔离沟槽32定义的n型阱31b中的源区ps3以及漏区pd3，以及通过插入其间的栅绝缘膜gi3形成在n型阱31b上的栅电极ge3。P沟道型MISFET Qp3的栅电极ge3的各个侧表面都由侧壁sw3覆盖。P沟道型MISFET Qp3的源区ps3，漏区pd3和栅电极ge3通过将在下文说明的布线层3as与其他半导体元件或布线电连接。
此外，诸如电阻元件，电容元件等的半导体元件形成在当前的半导体基板30S上。
具有多层布线结构的布线层3as通过层叠各由在半导体元件之间进行彼此连接的金属膜组成的布线而形成在N沟道型MISFET Qn3以及p沟道型MISFET Qp3上。作为布线层3as的一个示例，图9中示出五层布线，其由主要由铝(Al)形成的金属膜组成，即第一层布线33a，第二层布线33b，第三层布线33c，第四层布线33d以及第五层布线33e。
首先，层间绝缘膜34形成在半导体基板30S的主表面30p上，使得覆盖N沟道型MISFET Qn3以及p沟道型MISFET Qp3。穿过层间绝缘膜34而到达N沟道型MISFET Qn3的源区ns3或漏区nd3或p沟道型MISFET Qp3的源区ps3或漏区pd3的金属插塞p31形成在层间绝缘膜34中。金属插塞p31与N沟道型MISFET Qn3的源区ns3或漏区nd3或p沟道型MISFET Qp3的源区ps3或漏区pd3电连接。第一层布线33a形成在层间绝缘膜34上。第一层布线33a与金属插塞p31电连接。层间绝缘膜35形成在连同第一层布线33a的表面在内的层间绝缘膜34上。
穿过层间绝缘膜35而到达第一层布线33a的金属插塞p32形成在层间绝缘膜35中。金属插塞p32与第一层布线33a电连接。第二层布线33b形成在层间绝缘膜35上。第二层布线33b与金属插塞p32电连接。层间绝缘膜36形成在包括第二层布线33b的表面在内的层间绝缘膜35上。
穿过层间绝缘膜36而到达第二层布线33b的金属插塞p33形成在层间绝缘膜36中。金属插塞p33与第二层布线33b电连接。第三层布线33c形成在层间绝缘膜36上。第三层布线33c与金属插塞p33电连接。层间绝缘膜37形成在包括第三层布线33c的表面在内的层间绝缘膜36上。
类似地，穿过层间绝缘膜37而到达第三层布线33c且由此与第三层布线33c电连接的金属插塞p34形成在层间绝缘膜37中。与金属插塞p34电连接的第四层布线33d形成在层间绝缘膜37上。层间绝缘膜38形成在包括第四层布线33d的表面在内的层间绝缘膜37上。
此外，穿过层间绝缘膜38而到达第四层布线33d且由此与第四层布线33d电连接的金属插塞p35形成在层间绝缘膜38中。与金属插塞p35电连接的第五层布线33e形成在层间绝缘膜38上。层间绝缘膜39形成在包括第五层布线33e的表面在内的层间绝缘膜38上。穿过层间绝缘膜38而到达第五层布线33e的金属插塞p36形成在层间绝缘膜39中。
此外，金属插塞p31,p32,p33,p34,p35和p36例如各由钨(W)膜组成。
例如由铝(Al)组成的表面电极(端子，电极焊盘，键合焊盘)3ap形成在层间绝缘膜39上。表面电极3ap与金属插塞p36电连接。如图9中所示，诸如氧化硅膜，氮化硅膜等的单层膜或由这两层膜组成的表面保护膜3h可形成为包括表面电极3ap的表面在内的层间绝缘膜39上的最终钝化膜。此时，表面电极3ap形成在外围电路芯片3的表面3a上。此时，表面电极3ap暴露在表面保护膜3h中形成的焊盘开口3i的底部处。
此外，在本申请的说明书中，如图9中所示，外围电路芯片(半导体芯片)3的表面3a是指具有多层布线结构的布线层3as的上表面，即层间绝缘膜39的上表面。此时，表面电极3ap形成在外围电路芯片3的表面3a上。
此外，重布线(未示出)可形成在第五层布线33e和表面电极3ap之间。重布线将第五层布线33e和表面电极3ap彼此电连接。因此，表面电极3ap在平面图中可形成在远离金属插塞p36的位置。
与图9和11中所示的外围电路芯片相同，即使在图10和12中所示的逻辑芯片4中，p型阱(有源区)41a，n型阱(有源区)41b以及借助由氧化硅膜等组成的元件隔离绝缘膜而嵌入的元件隔离沟槽42形成在例如由p型单晶硅组成的半导体基板40S的主表面40p一侧上。N沟道型MISFET(晶体管)Qn4形成在p型阱41a中，且p沟道型MISFET(晶体管)Qp4形成在n型阱41b中。
N沟道型MISFET Qn4以及p沟道型MISFET Qp4各自为分别构成CAP电路PU1，局部RAM控制器PR3以及存储器MM3的晶体管。
如图10和12中所示，N沟道型MISFET Qn4具有形成在由元件隔离沟槽42定义的作为有源区的p型阱41a中的源区ns4以及漏区nd4，以及通过插入其间的栅绝缘膜gi4形成在p型阱41a上的栅电极ge4。N沟道型MISFET Qn4的栅电极ge4的各个侧表面由侧壁sw4覆盖。N沟道型MISFET Qn4的源区ns4，漏区nd4以及栅电极ge4通过将在下文说明的布线层4as与其他半导体元件或布线电连接。
P沟道型MISFET Qp4具有形成在由元件隔离沟槽42定义的作为有源区的n型阱41b中的源区ps4以及漏区pd4，以及通过插入其间的栅绝缘膜gi4形成在n型阱41b上的栅电极ge4。P沟道型MISFET Qp4的栅电极ge4的各个侧表面由侧壁sw4覆盖。P沟道型MISFET Qp4的源区ps4，漏区pd4以及栅电极ge4通过将在下文说明的布线层4as与其他半导体元件或布线电连接。
此外，诸如电阻元件，电容元件等的半导体元件形成在当前的半导体基板40S上。
具有多层布线结构的布线层4as通过层叠各由在半导体元件之间进行彼此连接的金属膜组成的布线而形成在N沟道型MISFET Qn4以及p沟道型MISFET Qp4上。作为布线层4as的一个示例，图10中示出五层布线，其由主要由铝(Al)形成的金属膜组成，即第一层布线43a，第二层布线43b，第三层布线43c，第四层布线43d以及第五层布线43e。
首先，层间绝缘膜44形成在半导体基板40S的主表面40p上，使得覆盖N沟道型MISFET Qn4以及p沟道型MISFET Qp4。穿过层间绝缘膜44而到达N沟道型MISFET Qn4的源区ns4或漏区nd4或p沟道型MISFET Qp4的源区ps4或漏区pd4的金属插塞p41形成在层间绝缘膜44中。金属插塞p41与N沟道型MISFET Qn4的源区ns4或漏区nd4或p沟道型MISFET Qp4的源区ps4或漏区pd4电连接。第一层布线43a形成在层间绝缘膜44上。第一层布线43a与金属插塞p41电连接。层间绝缘膜45形成在连同第一层布线43a的表面在内的层间绝缘膜44上。
穿过层间绝缘膜45而到达第一层布线43a的金属插塞p42形成在层间绝缘膜45中。金属插塞p42与第一层布线43a电连接。第二层布线43b形成在层间绝缘膜45上。第二层布线43b与金属插塞p42电连接。层间绝缘膜46形成在包括第二层布线43b的表面在内的层间绝缘膜45上。
穿过层间绝缘膜46而到达第二层布线43b的金属插塞p43形成在层间绝缘膜46中。金属插塞p43与第二层布线43b电连接。第三层布线43c形成在层间绝缘膜46上。第三层布线43c与金属插塞p43电连接。层间绝缘膜47形成在包括第三层布线43c的表面在内的层间绝缘膜46上。
类似地，穿过层间绝缘膜47而到达第三层布线43c且由此与第三层布线43c电连接的金属插塞p44形成在层间绝缘膜47中。与金属插塞p44电连接的第四层布线43d形成在层间绝缘膜47上。层间绝缘膜48形成在包括第四层布线43d的表面在内的层间绝缘膜47上。
此外，穿过层间绝缘膜48而到达第四层布线43d且由此与第四层布线43d电连接的金属插塞p45形成在层间绝缘膜48中。与金属插塞p45电连接的第五层布线43e形成在层间绝缘膜48上。层间绝缘膜49形成在包括第五层布线43e的表面在内的层间绝缘膜48上。穿过层间绝缘膜48而到达第五层布线43e的金属插塞p46形成在层间绝缘膜49中。
此外，金属插塞p41,p42,p43,p44,p45和p46例如各由钨(W)膜组成。
例如由铝(Al)组成的表面电极(端子，电极焊盘，键合焊盘)4ap形成在层间绝缘膜49上。表面电极4ap与金属插塞p46电连接。如图10中所示，诸如氧化硅膜，氮化硅膜等的单层膜或由这两层薄膜组成的表面保护膜4h可形成为位于包括表面电极4ap的表面在内的层间绝缘膜49上的最终钝化膜。此时，表面电极4ap暴露在表面保护膜4h中形成的焊盘开口4i的底部处。
此外，在本申请的说明书中，如图10中所示，逻辑芯片(半导体芯片)4的表面4a是指具有多层布线结构的布线层4as的上表面，即层间绝缘膜49的上表面。此时，表面电极4ap形成在逻辑芯片4的表面4a上。
此外，重布线(未示出)可形成在第五层布线43e和表面电极4ap之间。重布线将第五层布线43e和表面电极4ap彼此电连接。因此，表面电极4ap在平面图中可形成在远离金属插塞p46的位置。
在本实施例1中，各个半导体元件都根据相对粗略的工艺规则RL1，即低端工艺(传统工艺)制造在外围电路芯片3中。此外，在逻辑芯片4中，各个半导体元件可根据比工艺规则RL1较精细(较小)的工艺规则RL2，即高端工艺(先进工艺)制造。
此外，例如，虽然不存在某一制造工艺是高端工艺还是低端工艺的绝对界限，但是55nm或以上的工艺规则的制造工艺可被认为是低端工艺，且小于55nm的工艺规则的制造工艺可被认为是高端工艺。
在外围电路芯片3中，各个MISFET Qn3和Qp3的栅绝缘膜gi3优选由氧化硅膜，氮化硅膜或氧氮化硅膜组成。各个MISFET Qn3和Qp3的栅电极ge3由多晶硅(多结晶硅)组成。诸如由SRAM组成的存储器MM1的各个电路的工作速度小于诸如CPU电路PU1的各个电路的工作速度。因此，因为含硅且与半导体基板30S具有高亲和力的材料可用作用于各个MISFET Qn3和Qp3的栅绝缘膜gi3和栅电极ge3，因此可减少制造工艺数量并降低制造成本。
另一方面，在逻辑芯片4中，各个MISFET Qn4和Qp4的栅绝缘膜gi4优选由所谓的高于氮化硅膜的介电常数的高介电常数(高k)薄膜组成，例如包含铪的绝缘膜，例如氧化铪(HfO2)膜等等。此外，各个MISFET Qn4和Qp4的栅电极ge4例如由诸如氮化钛(TiN)等的金属材料组成。担心当各个MISFET被小型化且栅绝缘膜的厚度小时，将增加流过栅绝缘膜的漏电流。但是，因为即使在MISFET Qn4和Qp4被小型化时也可通过使用各由上述材料组成的栅绝缘膜gi4和栅电极ge4来减小漏电流，因此可减小逻辑芯片4中产生的热量。
如上所述，在本实施例1中，外围电路3根据相对粗略的工艺规则RL1制造，且逻辑芯片4根据比工艺规则RL1更精细(较小)的工艺规则RL2制造。因此，当外围电路芯片3的布线层3as中的最小布线间隔MWS为最小布线间隔MWS1，且逻辑芯片4的布线层4as中的最小布线间隔MWS为最小布线间隔MWS2时，外围电路芯片3的布线层3as中的最小布线间隔MWS1大于逻辑芯片4的布线层4as中的最小布线间隔MSW2。换言之，逻辑芯片4的布线层4as中的最小布线间隔MSW2小于外围电路芯片3的布线层3as中的最小布线间隔MWS1。
在其中多个布线层叠在半导体基板的主表面上的布线层中，一般地，位于接近半导体基板的主表面的一侧(下层)的布线的膜厚度变薄，且布线间隔小。在这种情况下，在各个半导体芯片中，彼此相邻的第一层布线的中心之间的距离的最小值被定义为最小布线间隔MWS。换言之，在外围电路芯片3中，最小布线间隔MWS1是各自为形成在半导体基板30S的主表面30p上的布线层3as中最接近主表面30p的布线的第一布线层33a的中心之间的距离的最小值。此外，在逻辑芯片4中，最小布线间隔MWS2是各自为形成在半导体基板40S的主表面40p上的布线层4as中最接近主表面30p的布线的第一布线层43a的中心之间的距离的最小值。
此外，在其中多个布线层叠在半导体基板的主表面上的布线层中，当除第一层布线之外的层中的布线之间的布线间隔变为最小时，布线间隔最小的层的布线的中心之间的距离的最小值变成最小布线间隔MWS。
外围电路芯片3中的第一层布线33a，以及逻辑芯片4中的第一层布线43a共同称为第一层布线M1。外围电路芯片3中的第二层布线33b，以及逻辑芯片4中的第二层布线43b共同称为第二层布线M2。此外，工艺规则RL1和工艺规则RL2共同称为工艺规则RL。
例如考虑工艺规则RL是65nm。在这种情况下，在第二层布线M2或更多布线层中的布线中，最小布线宽度例如是100nm，且最小间隔宽度例如是100nm。此时，相邻布线的中心之间的距离的最小值是200nm。另一方面，第一层布线M1的最小布线宽度与第二层或更多布线层中的各个布线的最小布线宽度的比值是90％。第一层布线M1的最小间隔宽度与第二层或更多布线层中的各个布线的最小间隔宽度的比值是90％。因此，当工艺规则RL是65nm时，对应于彼此相邻的第一层布线M1的中心之间的距离的最小布线间隔MWS是180nm。
以下，例如，在工艺规则RL是55nm时的第二层或更多布线层的各个布线的最小布线宽度和最小间隔宽度相对于在工艺规则RL是65nm时的第二层或更多布线层的各个布线的最小布线宽度和最小间隔宽度降低90％。因此，在第二层或更多布线层的布线中，最小布线宽度例如是90nm，且最小间隔宽度例如是90nm。此时相邻布线的中心之间的距离的最小值是180nm。另一方面，第一层布线M1的最小布线宽度与第二层或更多布线层中的各个布线的最小布线宽度的比值是90％。第一层布线M1的最小间隔宽度与第二层或更多布线层中的各个布线的最小间隔宽度的比值是90％。因此，当工艺规则RL是55nm时，对应于彼此相邻的第一层布线M1的中心之间的距离的最小布线间隔MWS是162nm。
此外，例如当工艺规则RL是40nm时，即当小于55nm时，对应于彼此相邻的第一层布线M1的中心之间的距离的最小布线间隔MWS与例如工艺规则RL是55nm的情况相比较小。因此，当工艺规则RL例如是40nm时，即当小于55nm时，对应于彼此相邻的第一层布线M1的中心之间的距离的最小布线间隔MWS小于162nm。
逻辑芯片4电路PU1的CPU的工作速度被定义为CPU的时钟频率。此外，当CPU的工作速度，即其时钟频率例如升高至约400Hz或以上时，在逻辑芯片4的制造时的工艺规则RL2优选小于55nm。因此，如上所述，优选地，在逻辑芯片4中，第一层布线43a的最小布线间隔MWS2小于162nm。另一方面，在外围电路芯片3的制造时的工艺规则RL1优选大于或等于55nm。因此，优选地，在外围电路芯片3中，第一层布线33a的最小布线间隔MWS1大于或等于162nm。
此外，当逻辑芯片4的制造时的工艺规则RL2小于外围电路芯片3的制造时的工艺规则RL1时，图12中所示的逻辑芯片4的n沟道型MISFET Qn4的栅长度GLN2的最小值小于图11中所示的外围电路芯片3的n沟道型MISFET Qn3的栅长度GLN1的最小值。虽然省略了说明，但是逻辑芯片4的p沟道型MISFET Qp4的栅长度的最小值小于外围电路芯片3的p沟道型MISFET Qp3的栅长度的最小值。
<半导体芯片的温度上升>
以下将使用图13进行有关半导体器件的制造时的工艺规则的微型化的说明，半导体芯片的温度变得更容易持续上升，且半导体芯片的温度上升可根据本实施例1被避免或抑制。
以下将外围电路芯片和逻辑芯片集成为一个半导体芯片的情况称为比较例。
图13是示出通过仿真比较例中的半导体芯片的工作时间和温度之间关系而获得结果的曲线图。在图13中，横轴指示半导体芯片的工作时间，且纵轴指示半导体芯片的温度。在图13中，示出周围温度(环境温度)各自为25℃,35℃,45℃,55℃,65℃,75℃,85℃以及95℃时的半导体芯片的工作时间和温度之间的关系。
此外，图13中所示结果是在半导体芯片的制造时为40nm工艺规则，CPU的时钟频率，即工作频率是400MHz以及CPU中的核的数目是一个的情况下执行仿真的结果。
如图13中所示，当周围温度(环境温度)Ta是25℃至65℃时，半导体芯片的温度在其工作开始后就上升。这是因为电流泄漏通过绝缘的位置或路径，且绝缘的位置或路径最初不应有电流在半导体芯片的电子电路上流动，即产生漏电流。这是因为半导体芯片本身在产生漏电流时会产生热量。但是，因为由半导体器件本身产生的热量，以及从半导体器件周围辐射的热量平衡于半导体芯片的工作时间的流逝，因此半导体芯片的温度的升高速度逐渐降低。因此，半导体芯片的温度随半导体芯片的工作时间的流逝而接近恒定温度。
另一方面，即使在周围温度(环境温度)Ta是75℃,85℃和95℃时，半导体芯片的温度在其工作开始后就上升。这是因为漏电流如同周围温度Ta是25℃至65℃时的情况那样产生，且半导体芯片本身在漏电流产生时会产生热量。但是，当周围温度(环境温度)是75℃,85℃和95℃时，通过半导体芯片本身产生的热量与周围温度Ta是25℃至65℃时的情况一样大。因此，半导体芯片的温度在其工作开始后持续上升。因此，半导体芯片不能以此方式在半导体芯片的温度持续上升时正常工作。即，存在半导体芯片随周围温度(环境温度)Ta的上升而不能正常工作的增大的趋势。
虽然省略了说明，但是即使在半导体器件的制造时的工艺规则是90nm,65nm和28nm时也执行类似于上述的仿真。本申请的发明人从该结果已经预测随着半导体器件的制造时的工艺规则从90nm至65nm,40nm和28nm的微小化，上述漏电流进一步增大，且半导体器件的温度进一步持续增大。
此外，根据本申请发明人的检验，发明人已经发现导致上述问题的因素在于以下要点。
借助诸如局部RAM控制器，诸如RAM以及闪速存储器等的存储器，CAN模块，外部接口电路以及电源控制器等的多个电路形成包括上述CPU在内的具有CPU的一个半导体芯片。
此外，为了实现半导体器件的高集成度，增速或低功耗等，上述电路中至少CPU需要根据相对精细(小)的工艺规则，即高端工艺(先进工艺)制造。但是，对于上述电路中除CPU之外的那些，还存在根据不比高端工艺中的工艺规则精细(更粗略)的工艺规则，即通过低端工艺(传统工艺)制造的电路。
但是，难以通过工艺规则彼此不同的多个制造工艺制造一个半导体芯片。
因此考虑上述电路中除CPU之外并能通过所谓的低端工艺制造的电路根据与CPU的制造时，即高端工艺的工艺规则相同的工艺规则制造。但是，本申请的发明人已经发现通过高端工艺制造半导体芯片中包括的所有电路作为解决难于通过彼此不同的多个制造工艺制造电路的措施是导致漏电流的上述问题的一个因素。
因此，在本实施例1中，外围电路芯片3和逻辑芯片4分为待形成为分离的半导体芯片。虽然包括CPU电路PU1的逻辑芯片4例如根据小于55nm的精细的工艺规则RL2制造，但是包括诸如CAN模块PR1和电源控制单元CU1的外围电路的外围电路芯片3根据不比工艺规则RL2精细，即传统工艺的工艺规则RL1制造。因此，对于整个半导体芯片中包括的电路来说，除需要使工作在高速下的CPU等小型化的电路之外的电路都可不在小型化的情况下形成在外围电路芯片3中。在形成在外围电路芯片3中的电路中，可避免或抑制漏电流流动。因为可降低整个半导体芯片中包括的电路中根据精细工艺规则RL2制造的电路的比率，因此流过它们的漏电流的总量可在半导体芯片作为一个整体的情况下被降低。因此，与外围电路芯片3和逻辑芯片4被集成且集成的整个半导体芯片例如根据小于55nm的精细工艺规则RL2制造的情况相比，可降低由漏电流本身产生的热量。因此，可防止整个半导体芯片的温度持续上升，且半导体芯片可在更高温度下正常工作，同时确保CPU的工作速度。因此，半导体器件可容易地被高度集成并容易增速，由此能使半导体器件容易地降低功耗。
<在半导体芯片的温度上升时的电源切断>
以下将使用图14进行有关半导体芯片的温度上升时的执行电源切断的说明。
图14是示出在比较例中伴随半导体芯片的温度上升而执行电源切断的半导体芯片的工作时间和温度之间关系的曲线图。图14中示出在周围温度Ta是75℃时的仿真执行结果。温度从40℃和75℃上升(升高)而未进行电源切断，即图13中的周围温度Ta是40℃和75℃时的结果叠加示出在图14中。
当半导体芯片的温度上升至预定温度T1，随半导体芯片的温度上升而执行电源切断时，提供至CPU的电源供给被切断以终止CPU的工作。因此，半导体芯片的温度逐渐降低。此后，当半导体芯片的温度处于预定温度且降低至低于温度T1的温度T2时，提供至CPU的电源供给重新开始CPU的工作。此后，重复当半导体芯片的温度上升至温度T1时的电源的供给的切断控制以及当半导体芯片的温度降至温度T2时的电源供给的恢复。因此能避免半导体芯片的温度持续上升。
在上述本实施例1中，与集成外围电路芯片3和逻辑芯片4的情况(比较例)相比，可降低由漏电流产生的热量。此外，在本实施例1中，当逻辑芯片4的温度，即由热敏二极管TS1感测的温度上升至预定温度T1时，通过电源控制单元CU1切断从外部电源EP1提供至CPU电路PU1的电源供给，从而终止CPU的工作。此后，当逻辑芯片4的温度处于预定温度并降至温度T2且降至低于上述温度T1的温度T2时，通过电源控制单元CU1恢复从外部电源EP1提供至CPU电路PU1的电源供给，从而恢复CPU电路PU1的工作。此后，重复当逻辑芯片4的温度上升至温度T1时通过电源控制单元CU1从外部电源EP1提供至CPU电路PU1的电源供给的切断控制，以及当逻辑芯片4的温度降至温度T2时通过电源控制单元CU1从外部电源EP1提供至CPU电路PU1的电源供给的恢复控制。因此能避免逻辑芯片4的温度持续上升。通过以此方式在逻辑芯片4的温度上升时执行电源的切断控制，可避免逻辑芯片4和外围电路芯片3中每一个的温度持续上升。
此外，在如上所述的本实施例1中，优选地，逻辑芯片4可设置在外围电路芯片3的表面3a的形成有电源控制单元CU1的区域上。因此，逻辑芯片4可直接设置在电源控制单元CU1中包括的热敏二极管(温度传感器)TS1上，且可以高精度感测(检测)逻辑芯片4的温度。因此，能更可靠地避免逻辑芯片4的温度持续上升。
<半导体器件的制造方法>
以下将说明本实施例1的半导体器件的制造工艺。半导体器件1依照图15中所示的流程制造。图15是示出实施例1的半导体器件的制造工艺的一部分的制造工艺流程图。图16至28是示出实施例1的半导体器件的制造步骤的示意图。图16，18和20是示出实施例1的半导体器件的制造步骤的平面图。图17，图19以及图21至28是示出实施例1的半导体器件的制造步骤的截面图。图16是示出布线基板50的整体结构的平面图。图17是图16中所示的一个器件区50a的截面图。图22至28是图16中所示的一个器件区50a的截面图。此外，图17，图19和图21至28是沿图3的线A–A截取的截面图，即对应于图4中所示的截面的截面图。此外，虽然出于更容易观察的目的而减少图16至28中所示的端子数量，但是端子(键合引脚2f，焊接区2g，焊球6以及表面电极3ap和4ap等)的数量不限于图16至28中所示的形式。
<提供步骤>
首先提供(图15中的步骤S11)布线基板(基材)50，外围电路芯片(半导体芯片)3以及逻辑芯片(半导体芯片)4。
在本步骤S11中，首先提供图16和17中所示的布线基板50。
如图16中所示，布线基板50提供有多个器件区50a。各个器件区50a都对应于图1至4中所示的布线基板2。布线基板50是所谓的多片基板，其具有多个器件区50a以及器件区50a之间的划片(划片区)50c。因此，具备器件区50a的多片基板的使用能提高制造效率。
如图16和17中所示，在各个器件区50a中，布线基板50具有上表面2a，与上表面2a相反的下表面2b，以及将上表面2a一侧和下表面2b一侧彼此电连接的多个布线层(图17中所示的示例中为四层)。各个布线层都包括多个布线2d以及分别在布线2d之间和相邻布线层之间绝缘的绝缘层(芯层)2e。此外，布线2d包括形成在绝缘层2e的上或下表面上的布线2d1，以及作为层间导电路径的通孔布线2d2，它们形成为在绝缘层2e的厚度方向上穿过绝缘层2e。
此外，如图16中所示，布线基板50的上表面2a包括作为安装外围电路芯片3的预定区域的芯片安装区(芯片安装部)2p1。芯片安装区2p1存在于上表面2a处的器件区50a的中心部中。此外，在图16中，器件区50a的外周以及芯片安装区2p1的外周分别由两点划线指示。
多个键合引脚(端子，芯片安装表面侧端子，电极)2f形成在布线基板50的上表面2a中。键合引脚2f是将通孔引线7与形成在将使用图26在下文说明的外围电路芯片3的表面3a上的表面电极3ap1电连接的相应端子。另一方面，多个焊接区2g形成在布线基板50的下表面2b中。
布线基板50的上表面2a包括键合引脚2f在内由绝缘膜(阻焊膜)2h覆盖。开口形成在绝缘膜2h中。至少一些键合引脚2f(键合至外围电路芯片3的部分，键合区)在开口处从绝缘膜2h暴露。此外，布线基板50的下表面2b包括焊接区2g在内由绝缘膜(阻焊膜)2k覆盖。开口形成在绝缘膜2k中。至少一些焊接区2g(键合至焊球6的部分)在开口处从绝缘膜2k暴露。
此外，如图17中所示，键合引脚2f和焊接区2g分别通过布线2d彼此电连接。诸如布线2d，键合引脚2f以及焊接区2g的导体图案例如由具有铜(Cu)作为主要成分的金属材料形成。此外，布线2d，键合引脚2f以及焊接区2g例如可通过电镀方法形成。而且，如图17中所示，具有四个(图17中为四层)或更多布线层的布线基板50例如可由堆积方法形成。
此外，在步骤S11中，提供如图18和19中所示的这种外围电路芯片3。如图18和19中所示，外围电路芯片3包括表面(主表面，上表面)3a，与表面3a相反的背表面(主表面，下表面)3b，以及位于表面3a和背表面3b之间的侧表面3c。如图18和19中所示，外围电路芯片3在平面图中具有正方形的外部形状。此外，外围电路芯片3具有形成在表面3a上的多个表面电极(端子，电极焊盘，键合焊盘)3ap。对于表面电极3ap来说，与布线基板50的键合引脚2f电连接的那些作为表面电极(用于基材的电极焊盘)3ap1，且与逻辑芯片4的表面电极4ap电连接的那些作为表面电极(用于芯片的电极焊盘)3ap2。此外，布线层3as形成在外围电路芯片3的表面3a一侧上。
如采用图5说明的，诸如CAN模块PR1，诸如SRAM的存储器MM1，电源控制器PC1以及热敏二极管(温度传感器)的外围电路形成在外围电路芯片3中。
此外，如图18中所示，外围电路芯片3的表面3a包括作为安装逻辑芯片4的预定区域的芯片安装区(芯片安装部)3p1。在图18中，芯片安装区3p1的外周由两点划线指示。芯片安装区3p1存在于表面3a处的外围电路芯片3的中心部中。在本实施例1中，逻辑芯片4通过所谓的面朝下安装方法安装在外围电路芯片3上，且逻辑芯片4的表面4a一侧面对外围电路芯片3的表面3a。因此，对于表面电极3ap来说，与逻辑芯片4的表面电极4ap电连接的表面电极3ap2形成在芯片安装区3p1的内部。
此外，在步骤S11中，提供如图20和21中所示的这种逻辑芯片4。如图20和21中所示，逻辑芯片4包括表面(主表面，上表面4a)，与表面4a相反的背表面(主表面，下表面)4b以及位于表面4a和背表面4b之间的侧表面4c。如图20和21中所示，逻辑芯片4在平面图中具有正方形的外部形状。此外，逻辑芯片4具有多个形成在表面4a上的表面电极(端子，电极焊盘，键合焊盘)4ap。布线层4as形成在逻辑芯片4的表面4a侧上。
如采用图5说明的，CPU电路(CPU)PU1，局部RAM控制器(外围电路)PR3以及存储器MM3形成在逻辑芯片4中。
此外，在步骤S11中，提供布线基板50的步骤，提供外围电路芯片3的步骤以及提供逻辑芯片4的步骤可以任意顺序执行。逻辑芯片4可在安装逻辑芯片4的步骤(步骤S13)执行之前提供。因此，在步骤S11中没有提供逻辑芯片4的情况下，逻辑芯片4可在步骤S12之后且步骤S13之前提供。
<外围电路芯片安装步骤>
随后，外围电路芯片(半导体芯片)3安装在布线基板(基材)50上(图15的步骤S12)。在本步骤S12中，外围电路芯片3安装在布线基板50上，使得外围电路芯片3的背表面3b面对布线基板50的上表面2a。
首先，如图22中所示，例如为环氧基热固化树脂的晶片键合材料(粘合材料，膏状材料)8涂布在外围电路芯片3的背表面3b上。此外，其背表面3b覆盖有晶片键合材料8的外围电路芯片3安装在布线基板50上。具体来说，外围电路芯片3安装在布线基板50的上表面2a的芯片安装区2p1上，使得背表面3b面对布线基板50的上表面2a。此时，外围电路芯片3的背表面3b通过晶片键合材料8键合至布线基板50的上表面2a。例如，随后在其键合之后施加热处理以固化晶片键合材料8。因此，如图23中所示，外围电路芯片3通过晶片键合材料8而固定在布线基板50上。
<逻辑芯片安装步骤>
逻辑芯片(半导体芯片)4安装在外围电路芯片(半导体芯片)3上(图15的步骤S13)。在本步骤S13中，逻辑芯片4通过所谓的面朝下安装方法安装在外围电路芯片3上，使得逻辑芯片4的表面4a面对外围电路芯片3的表面3a。此外，根据步骤S13，逻辑芯片4和外围电路芯片3彼此电连接。具体来说，形成在逻辑芯片4的表面4a上的表面电极4ap，以及作为半导体芯片的电极焊盘的表面电极3ap2，形成在外围电路芯片3的表面3a上的表面电极3ap分别通过凸起电极(导电构件，柱状电极，凸块)9电连接。
首先，如图24中所示，凸起电极9形成在逻辑芯片4中形成的表面电极4ap的表面上。例如，焊料膜(未示出)形成在凸起电极9的表面上。此外，图24中所示的对应于用于与凸起电极9电连接的键合材料的焊料膜(未示出)形成在外围电路芯片3中形成的各个表面电极3ap2的键合部处。
当逻辑芯片4通过面朝下方法(倒装连接方法)安装在外围电路芯片3上时，例如，在逻辑芯片4和外围电路芯片3彼此电连接之后执行借助树脂在逻辑芯片4和外围电路芯片3之间密封的方法(后注入方法)。在这种情况下，树脂从设置在逻辑芯片4和外围电路芯片3之间的间隔附近的喷嘴提供并利用毛细现象嵌入间隔中。
另一方面，在本实施例1中说明的示例中，在逻辑芯片4安装在外围电路芯片3上之前，逻辑芯片4通过在芯片安装区3p1中设置粘合材料NCL1并将逻辑芯片4按压抵靠上述粘合材料NCL1以与外围电路芯片3电连接而安装在其上。粘合材料NCL1在固化之前处于柔软状态，只要其在热处理执行之前即可。因此，当逻辑芯片4设置在粘合材料NCL1上时，凸起电极9嵌入粘合材料NCL1中。
在上述后注入方法的情况下，用于一个器件区50a的处理时间(注入树脂的时间)变长，因为树脂利用毛细现象填入间隔中。另一方面，在上述预施加方法的情况下，当逻辑芯片4的各个凸起电极9的端部(形成在各个凸起电极9的端部的焊料膜)以及其外围电路芯片3的相应的表面电极3ap2彼此接触时，粘合材料NCL1已经嵌入逻辑芯片4和外围电路芯片3之间。因此，与上述后注入方法相比，本预施加方法是优选的，因为用于一个器件区50a的处理时间缩短且可提高制造效率。
但是，对于本实施例1的变形来说，后注入方法可以设置粘合材料NCL1的步骤以及设置逻辑芯片4的步骤颠倒的顺序应用。因为例如当将要整体形成的产品形成区小时，处理时间的差异变小，因此即使在使用后注入方法时也能抑制制造效率的劣化。
此外，预应用方法中采用的粘合材料NCL1由具有绝缘性质(非导电性)的材料(例如树脂材料)组成。在这种情况下，粘合材料NCL1设置在逻辑芯片4的凸起电极9的端部的键合部分以及外围电路芯片3的表面电极3ap2处，从而能在提供在键合部处的多个导电构件(表面电极4ap，凸起电极9以及表面电极3ap2)之间电绝缘。
此外，粘合材料NCL1由通过施加能量而使其硬度变硬(高)的树脂材料组成。在本实施例1中，其例如包括热固化树脂。粘合材料NCL1在其固化之前柔软并通过按压抵靠逻辑芯片4而变形。
此外，固化之前的粘合材料NCL1从处理方法的不同而粗略分成下文所示的两种类型。它们中的一种称为NCP(非导电膏状材料)并由类膏状树脂(绝缘膏状材料)组成。在这种情况下，类膏状树脂从未示出的喷嘴施加至芯片安装区3p1。另一种称为NCF(非导电薄膜)并由预先形成为薄膜形状的树脂(绝缘材料膜)组成。在这种情况下，传送形成为薄膜形状的树脂并在保持薄膜状态的情况下附接至芯片安装区3p1。因为当采用非导电膏状材料(NCP)时，不需要如非导电薄膜(NCF)那样的键合步骤，因此与采用非导电薄膜的情况相比，能降低施加至半导体芯片等的应力。另一方面，因为与当采用非导电薄膜(NCF)时的非导电膏状材料(NCP)相比，非导电薄膜(NCF)具有易于保持的形状，因此容易控制其中设置粘合材料NCL1的范围及其厚度。
在图24中所示的示例中，示出其中对应于非导电薄膜(NCF)的粘合材料NCL1设置在芯片安装区3p1(参考图18)上并键合至与其紧密接触的外围电路芯片3的上表面3a的示例。但是，虽然省略了说明，非导电膏状材料(NCP)也可用作变形例。
随后，如图24和25中所示，逻辑芯片4设置在外围电路芯片3的芯片安装区(芯片安装部)3p1(参考图18)上。如上所述，逻辑芯片4的各个表面电极4ap包括凸起电极9。焊料膜(未示出)形成在凸起电极9的端部处。虽然省略了说明，作为键合材料的焊料膜甚至也可形成在外围电路芯片3的表面电极3ap2上。在这种情况下，逻辑芯片4设置在外围电路芯片3上，使得外围电路芯片3的表面电极3ap2分别面对逻辑芯片4的表面电极4ap。
随后，未示出的加热夹具按压抵靠逻辑芯片4的背表面4b侧，且逻辑芯片4按压至外围电路芯片3。因为粘合材料NCL1在热处理执行之前在其固化之前处于柔软状态，因此当通过加热夹具推动逻辑芯片4时，在外围电路芯片3的表面3a和逻辑芯片4的表面4a之间推动并扩展图25中所示的粘合材料NCL1。此外，形成于在逻辑芯片4的表面电极4ap上形成的各个凸起电极9的端部处的焊料膜与外围电路芯片3的表面电极3ap2接触。
随后，在其中逻辑芯片4已经按压抵靠未示出的加热夹具的状态下通过加热夹具加热逻辑芯片4和外围电路芯片3。在逻辑芯片4和外围电路芯片3的键合部处，形成在各个凸起电极9的端部处的焊料膜熔化以键合至外围电路芯片3的各个表面电极3ap2。因此，如图25中所示，逻辑芯片4的表面电极4ap以及外围电路芯片3的表面电极3ap2分别通过凸起电极9(导电构件，柱状电极，凸块)电连接。
此外，通过加热粘合材料NCL1而固化粘合材料NCL1。因此能获得在已经密封了逻辑芯片4和外围电路芯片3之间的间隔的状态下固化的粘合材料NCL1。即，粘合材料NCL1是密封外围电路芯片3和逻辑芯片4之间的密封构件。
<外围电路芯片连接步骤>
随后，布线基板50和外围电路芯片3彼此电连接(图15的步骤S14)。在本步骤S14中，如图26中所示，外围电路芯片3的表面电极3ap的对应于用于基材的电极焊盘的多个表面电极3ap1以及布线基板50的多个键合引脚2f利用引线(导电构件)7连接(引线键合)。
因此，布线基板50和外围电路芯片3彼此电连接，且布线基板50和逻辑芯片4通过外围电路芯片3彼此电连接。
<密封步骤>
随后，密封外围电路芯片和逻辑芯片(图15的步骤S15)。在本步骤S15中，如图27中所示，布线基板50的上表面2a，外围电路芯片3以及逻辑芯片4借助树脂密封以形成密封体5。
在本实施例1中，密封体5可例如通过将加热并软化的树脂压合进入未示出的压模，且随后热固化树脂的所谓的传递模制方法形成。因为通过压铸模方法形成的密封体5与通过固化液态树脂获得的密封体相比具有较高耐久性，因此适于作为保护构件。此外，例如，诸如硅石(二氧化硅：SiO2)颗粒等的填料颗粒混入热固化树脂中，由此能改善密封体5的功能，例如能提高对例如翘曲和形变的抵抗。
<焊球安装步骤>
随后，执行焊球安装步骤(图15的步骤S16)。在本步骤S16中，如图28中所示，作为外部端子的多个焊球6键合至形成在布线基板50的下表面2b中的相应焊接区2g。
例如，在将布线基板50翻转之后，焊球6分别设置在布线基板50的下表面2b处暴露的焊接区2g上，且随后加热以将焊球6键合至焊接区2g。因此，焊球6通过布线基板50与外围电路芯片3和逻辑芯片4电连接。
但是本实施例1中说明的技术不仅适用于其中焊球6以阵列形式键合的所谓的BGA(球栅阵列)型半导体器件。例如，对于本实施例1的一个变形，该技术可适用于其中焊接区2g在没有形成焊球6的情况下暴露的状态下输送的所谓的LGA(焊接区栅阵列)型半导体器件，或者焊膏涂布在比焊球6薄的焊接区2g上。焊球安装步骤可在LGA型半导体器件的情况下被省略。
<划片步骤>
随后，执行划片步骤(图15的步骤S17)。在本步骤S17中，对于每一个器件区50a(参考图16和17)而划分图28中所示的布线基板50。具体来说，沿划片线(划片区)50c切割布线基板50以及密封体5，从而获得多个分离的半导体器件1(参考图4)。
虽然在这种划片步骤执行时采用的切割方法没有特别限制，但是在布线基板50和密封体5从布线基板50的下表面2b一侧键合并固定至带材料(划片带)的情况下执行切割工序，以使其例如能通过切片刀片(旋转刀片)被切割。
但是，本实施例1中说明的技术不仅适用于采用作为具备器件区50a的多片基板的布线基板50的情况。该技术例如可适用于其中外围电路芯片3和逻辑芯片4层叠在布线基板2(参考图4)上而等效于一个半导体器件的半导体器件。在这种情况下，可省略划片步骤。
根据上述各个步骤，可获得采用图1至12说明的半导体器件1。随后，对半导体器件执行诸如外部检查，电测试等必要的检查和测试，随后运输或安装至未示出的安装基板。
<半导体器件的制造方法的变形例>
此外，作为本实施例1的半导体器件的制造方法的变形例，以下示出的各种改变都是可能的。
已经对有关逻辑芯片安装步骤(步骤S13)进行了说明，逻辑芯片4通过类薄膜粘合材料，即作为绝缘材料膜(NCF)的粘合材料NCL1安装在外围电路芯片3上。但是，如上述逻辑芯片安装步骤(步骤S13)中所述，逻辑芯片4可通过类膏状粘合材料，即作为替代类薄膜粘合材料的绝缘膏状材料(NCP)的粘合材料NCL1安装在外围电路芯片3上。
此外，在外围电路芯片3和逻辑芯片4之间的粘合材料NCL1中易于产生空隙(空腔)。因此，在逻辑芯片安装步骤(步骤S13)中，凸起电极9和表面电极3ap2仅彼此键合，且包括凸起电极9和表面电极3ap2的外围电路芯片3和逻辑芯片4之间的键合部不能被粘合材料NCL1密封(保护)。
已经对有关外围电路芯片连接步骤(步骤S14)进行了说明，逻辑芯片4安装在外围电路芯片3上，且外围电路芯片3和逻辑芯片4倒装键合，随后通过引线7进行布线基板50和外围电路芯片3之间的电连接。但是，在外围电路芯片3安装在布线基板50上之后，布线基板50和外围电路芯片3可在逻辑芯片4安装在外围电路芯片3上之前通过引线7电连接。
已经对有关其中逻辑芯片安装步骤(步骤S13)的方法(预施加方法)进行了说明，粘合材料NCL1在逻辑芯片4安装在外围电路芯片3上之前设置在芯片安装区3p1中，且逻辑芯片4从上述粘合材料NCL1抵靠其按压，从而与外围电路芯片3电连接。但是，如上述逻辑芯片安装步骤(步骤S13)中所述，可执行将逻辑芯片4和外围电路芯片3彼此电连接且随后利用树脂在逻辑芯片4和外围电路芯片3之间进行密封的方法(后注入方法)。或者，在形成密封体5之前，在没有在逻辑芯片4和外围电路芯片3之间借助树脂进行密封而形成密封体5时，在逻辑芯片4和外围电路芯片3之间密封的树脂可与通过借助树脂在逻辑芯片4和外围电路芯片3之间进行密封而形成密封体5的树脂相同。
以下采用提供步骤(步骤S11)替代逻辑芯片安装步骤(步骤S13)。即，在将外围电路芯片3分成分离的小片之前，使用利用作为各个器件区的外围电路芯片3的部分形成的晶圆。逻辑芯片4随后在每一器件区中安装在芯片安装区中(芯片安装部)3p1，随后被倒装键合。此后，将晶圆切割以分成每一个器件区。具体来说，沿划片线切割晶圆并形成为分离的小片。因此，获得逻辑芯片4被倒装键合至它们的表面3a的多个外围电路芯片3。逻辑芯片4被倒装键合至其表面3a的外围电路芯片3可整体安装在布线基板50的上表面2a上。
(实施例2)
上述实施例1已经说明其中外围电路芯片通过引线键合与布线基板连接的实施例，从而作为外围电路芯片与布线基板连接的实施例。在本实施例2中，将对有关其中外围电路芯片与布线基板倒装键合的实施例进行说明。此外，本实施例2将针对与已经说明的实施例1的不同进行说明，且原则上省略其赘述。
图29是实施例2的半导体器件的平面图。图30是实施例2的半导体器件的截面图。图30是沿图29的线A–A截取的截面图。此外，虽然出于容易观察的目的，图29和30中所示的端子数减少，但是端子数(键合引脚2f，焊接区2g，焊球6以及表面电极3ap和4ap等等)不限于图29和30中所示的形式。
本实施例2的半导体器件(半导体封装)1具备布线基板(基材)2以及安装在布线基板2上的外围电路芯片(半导体芯片)3以及逻辑芯片(半导体芯片)4。此外，在本实施例2中，不必提供用于密封外围电路芯片3和逻辑芯片4的密封体，因为所有布线基板2，外围电路芯片3以及逻辑芯片4都未通过引线连接。
布线基板2可设置为类似于实施例1的布线基板2，除键合引脚2f和布线2d在平面图中的位置不同之外。
在本实施例2中，外围电路芯片3安装在布线基板2上，且逻辑芯片4安装在外围电路芯片3上。即，逻辑芯片4通过外围电路芯片3与布线基板2电连接。
在本实施例2中，外围电路芯片3安装在布线基板2上，使得外围电路芯片3的表面3a面对布线基板2的上表面2a。外围电路芯片3和布线基板2倒装键合。此外，逻辑芯片4安装在外围电路芯片3上，使得逻辑芯片4的表面4a面对外围电路芯片3的背表面3b。逻辑芯片4和外围电路芯片3倒装键合。
在本实施例2中，对于逻辑芯片4和布线基板2连接的方法来说，应用形成在其厚度方向上穿过外围电路芯片3的贯穿电极，且通过贯穿电极连接逻辑芯片4的表面中形成的电路或布线以及布线基板2的技术。外围电路芯片3具有形成在表面3a上的多个表面电极(端子，电极焊盘，键合焊盘)3ap，以及形成在背表面3b上的多个背表面电极(端子，电极焊盘，键合焊盘)3bp。此外，外围电路芯片3具有多个贯穿电极3tsv，其形成为从表面3a和背表面3b中的一个穿透到其另一个并电连接表面电极3ap和背表面电极3bp。除上述不同之外，外围电路芯片3可类似于实施例1的外围电路芯片3而被制造。
在外围电路芯片3的表面电极3ap中作为用于基材的电极焊盘的多个表面电极3ap1，以及布线基板2的多个键合引脚2f分别通过多个凸起电极(导电构件，柱状电极，凸块)10彼此电连接。另一方面，外围电路芯片3的背表面电极3bp通过贯穿电极3tsv分别与外围电路芯片3的表面电极3ap中作为用于芯片的电极焊盘的多个表面电极3ap2电连接。逻辑芯片4的多个表面电极4ap以及外围电路芯片3的背表面电极3bp分别通过多个凸起电极9彼此电连接。采用凸起电极9和凸起电极10的倒装键合可类似于实施例1中采用的凸起电极9的倒装键合被制造。
粘合材料(密封构件，树脂)NCL2设置在布线基板2和外围电路芯片3之间。粘合材料NCL2设置为阻塞布线基板2的上表面2a和外围电路芯片3的表面3a之间的间隔。粘合材料NCL2是将外围电路芯片3键合并固定在布线基板2上的粘合材料。粘合材料(密封构件，树脂)NCL1提供在外围电路芯片3和逻辑芯片4之间，且粘合材料NCL2可类似于提供在实施例1中的外围电路芯片3和逻辑芯片4之间的粘合材料(密封构件，树脂)NCL1被制造。
逻辑芯片4可类似于实施例1的逻辑芯片4被制造。此外，例如与实施例1相同，外围电路芯片3的背表面电极3bp以及逻辑芯片4的表面电极4ap通过倒装键合连接。
优选地，贯穿电极3tsv形成在其中形成电源控制单元CU1(参考图5)的区域外部。如上所述，鉴于热敏二极管(温度传感器)TS1能精确感测(检测)逻辑芯片4的温度，电源控制单元CU1形成在外围电路芯片3的背表面3b的作为安装逻辑芯片4的预定区域的芯片安装区(芯片安装部)3p1内部。因此，优选地，如图30中所示，贯穿电极3tsv形成在作为安装逻辑芯片4的预定区域的芯片安装区(芯片安装部)3p1的外部。
当贯穿电极3tsv形成在电源控制单元CU1的电源控制器PC1(参考图5)中包括的各个MISFET附近时，例如可能发生电故障，例如电压施加至MISFET作为噪声，或在MISFET中流动的漏电流的情况。另一方面，各个贯穿电极3tsv形成在其中形成了电源控制单元CU1的区域外部，由此能在远离电源控制单元CU1的电源控制器PC1中包括的MISFET的位置形成贯穿电极3tsv。因此，例如，可防止或抑制作为噪声的电压施加至MISFET，且可防止或抑制漏电流在MISFET中流动。
在本实施例2中，布线基板2和外围电路芯片3通过倒装键合而不是通过引线连接被电连接。因此，与基于引线的连接相比，布线基板2和外围电路芯片3可以低电阻地连接，因此能进一步改善半导体器件的电特性。
因为除上述区别之外，本实施例2的半导体器件类似于实施例1的半导体器件，因此将省略赘述。
本实施例2的半导体器件的制造方法与实施例1的半导体器件的制造方法的不同在于实施例1的半导体器件的制造方法的外围电路芯片安装步骤，外围电路芯片3安装在布线基板50(参考图17)上，使得外围电路芯片3的表面3a面对布线基板2的上表面2a，且与它们进行倒装键合。因为除上述区别之外，可应用实施例1中说明的半导体器件的制造方法，因此将省略其赘述。
如同实施例1，即使在本实施例2的半导体器件中，也具有类似于实施例1的半导体器件的有益效果，因为半导体芯片被分成外围电路芯片3和逻辑芯片4。除此之外，因为布线基板2和外围电路3通过上述倒装键合电连接，因此布线基板2和外围电路芯片3可以低电阻地连接，由此能进一步改善半导体器件的电特性。
(实施例3)
上述实施例2已经说明了其中逻辑芯片设置并层叠在外围电路芯片上的实施例，从而作为其中外围电路芯片和逻辑芯片层叠在布线基板上的实施例。在本实施例3中，将对有关其中外围电路芯片层叠在逻辑芯片上的实施例进行说明。此外，本实施例3将针对与已经说明的实施例2和1的不同进行说明，且原则上将省略其赘述。
图31是实施例3的半导体器件的平面图。图32是实施例3的半导体器件的截面图。图32是沿图31的线A–A截取的截面图。此外，虽然出于容易观察的目的，图31和32中所示的端子数减少，但是端子数(键合引脚2f，焊接区2g，焊球6以及表面电极3ap和4ap等等)不限于图31和32中所示的形式。
本实施例3的半导体器件(半导体封装)1具备布线基板(基材)2以及安装在布线基板2上的外围电路芯片(半导体芯片)3以及逻辑芯片(半导体芯片)4。此外，在本实施例3中，不必提供用于密封外围电路芯片3和逻辑芯片4的密封体，因为所有布线基板2，外围电路芯片3以及逻辑芯片4都未通过引线连接。
布线基板2可设置为类似于实施例1的布线基板2，除键合引脚2f和布线2d在平面图中的位置不同之外。
在本实施例3中，逻辑芯片4安装在布线基板2上，且外围电路芯片3安装在逻辑芯片4上。即，外围电路芯片3通过逻辑芯片4与布线基板2电连接。
在本实施例3中，逻辑芯片4安装在布线基板2上，使得逻辑芯片4的表面4a面对布线基板2的上表面2a。逻辑芯片4和布线基板2倒装键合。此外，外围电路芯片3安装在逻辑芯片4上，使得外围电路芯片3的表面3a面对逻辑芯片4的背表面4b。逻辑芯片4和外围电路芯片3倒装键合。
在本实施例3中，对于外围电路芯片3和布线基板2连接的方法来说，应用形成在其厚度方向上穿过逻辑芯片4的贯穿电极，且通过贯穿电极连接外围电路芯片3的表面中形成的电路或布线以及布线基板2的技术。逻辑芯片4具有形成在表面4a上的多个表面电极(端子，电极焊盘，键合焊盘)4ap，以及形成在背表面4b上的多个背表面电极(端子，电极焊盘，键合焊盘)4bp。此外，逻辑芯片4具有多个贯穿电极4tsv，其形成为从表面4a和背表面4b中的一个穿透到其另一个并电连接表面电极4ap和背表面电极4bp。除上述不同之外，逻辑芯片4可类似于实施例1的逻辑芯片4而被制造。
在逻辑芯片4的表面电极4ap中作为用于基材的电极焊盘的多个表面电极4ap1，以及布线基板2的多个键合引脚2f分别通过多个凸起电极(导电构件，柱状电极，凸块)10彼此电连接。另一方面，逻辑芯片4的背表面电极4bp通过贯穿电极4tsv与逻辑芯片4的表面电极4ap中作为用于芯片的电极焊盘的多个表面电极4ap2电连接。外围电路芯片3的多个表面电极3ap以及逻辑芯片4的背表面电极4bp分别通过多个凸起电极9彼此电连接。采用凸起电极9和凸起电极10的倒装键合可类似于实施例1中采用的凸起电极9的倒装键合被制造。
粘合材料(密封构件，树脂)NCL2设置在布线基板2和逻辑芯片4之间。粘合材料NCL2设置为阻塞布线基板2的上表面2a和逻辑芯片4的表面4a之间的间隔。粘合材料NCL2是将逻辑芯片4键合并固定在布线基板2上的粘合材料。粘合材料(密封构件，树脂)NCL1提供在外围电路芯片3和逻辑芯片4之间，且粘合材料NCL2可类似于提供在实施例1中的外围电路芯片3和逻辑芯片4之间的粘合材料(密封构件，树脂)NCL1被制造。
外围电路芯片3可类似于实施例1的逻辑芯片4被制造。此外，例如与实施例1相同，外围电路芯片3的表面电极3ap以及逻辑芯片4的背表面电极4bp通过倒装键合连接。
在本实施例3中，布线基板2和逻辑芯片4通过倒装键合电连接，且逻辑芯片4和外围电路芯片3通过倒装键合电连接。因此，与基于引线的连接相比，布线基板2和外围电路芯片3可以低电阻地连接，因此能进一步改善半导体器件的电特性。
因为除上述区别之外，本实施例3的半导体器件类似于实施例1的半导体器件，因此将省略赘述。
本实施例3的半导体器件的制造方法为上述实施例1的半导体器件的制造方法，外围电路芯片安装步骤和逻辑芯片安装步骤的顺序被恢复。而且，本实施例3的半导体器件的制造方法不同于实施例1的半导体器件的制造方法在于在本实施例3的逻辑芯片安装步骤中，逻辑芯片4安装在布线基板2上，使得逻辑芯片4的表面4a面对布线基板2的上表面2a，且与其倒装键合。此外，本实施例3的半导体器件的制造方法不同于实施例1的半导体器件的制造方法在于在本实施例3的外围电路芯片安装步骤中，外围电路芯片3安装在逻辑芯片4上，使得外围电路芯片3的表面3a面对逻辑芯片4的背表面4b，且与其倒装键合。除上述不同之外，可应用上述实施例1中说明的半导体器件的制造方法，且因此将省略其赘述。
如同实施例1，即使在本实施例3的半导体器件中，也具有类似于实施例1的半导体器件的有益效果，因为半导体芯片被分成外围电路芯片3和逻辑芯片4。但是，实施例1和2的半导体器件比实施例3的半导体器件更加优选，因为可容易地电连接外部接口电路和外部LSI。
如上所述，外部接口电路PR2(参考图5)形成在外围电路芯片3中。因此，为了电连接外部接口电路PR2和外部LSI EL2(参考图5)，需要通过形成在逻辑芯片4中的贯穿电极4tsv电连接外围电路芯片3和布线基板2或通过图32中所示的引线电连接外围电路芯片3和布线基板2。但是在任一情况下，与实施例1和2相比，不能容易地电连接外部接口电路PR2和外部LSI EL2。因此，为了容易电连接外部接口电路PR2和外部LSI EL2，外围电路芯片3和逻辑芯片4中的外围电路芯片3优选设置在逻辑芯片4的布线基板2一侧上，如上述实施例1和2中所示。
(实施例4)
上述实施例1已经说明了其中外围电路芯片和逻辑芯片层叠在布线基板上的实施例。本实施例4将说明其中外围电路芯片和逻辑芯片并排设置在布线基板上而不是层叠外围电路芯片和逻辑芯片的实施例。此外，本实施例4将针对与已经说明的实施例1的不同进行说明，且原则上将省略其赘述。
图33是实施例4的半导体器件的平面图。图34是实施例4的半导体器件的截面图。图34是沿图33的线A–A截取的截面图。此外，虽然出于容易观察的目的，图33和34中所示的端子数减少，但是端子数(键合引脚2f，焊接区2g，焊球6以及表面电极3ap和4ap等等)不限于图33和34中所示的形式。
本实施例4的半导体器件(半导体封装)1具备布线基板(基材)2以及安装在布线基板2上的外围电路芯片(半导体芯片)3以及逻辑芯片(半导体芯片)4。此外，在本实施例4中，不必提供用于密封外围电路芯片3和逻辑芯片4的密封体，因为所有布线基板2，外围电路芯片3以及逻辑芯片4都未通过引线连接。
除芯片安装区2p1之外，布线基板2具有芯片安装区(芯片安装部)2p2，其相邻于安装有外围电路芯片3的芯片安装区(芯片安装部)2p1提供，且其安装有逻辑芯片4。此外，布线基板2可类似于实施例1的布线基板2被制造，除布线2d的键合引脚2f在平面图中的位置不同之外。
在本实施例4中，外围电路芯片3和逻辑芯片4安装在布线基板2上。此外，逻辑芯片4不通过外围电路芯片3而直接与布线基板2电连接。
在本实施例4中，外围电路芯片3安装在布线基板2的芯片安装区2p1上，使得外围电路芯片3的表面3a面对布线基板2的上表面2a。外围电路芯片3和布线基板2倒装键合。此外，逻辑芯片4安装在布线基板2的芯片安装区2p2上，使得逻辑芯片4的表面4a面对布线基板2的上表面2a。逻辑芯片4和布线基板2倒装键合。
键合引脚2f31,2f32,2f41和2f42形成在布线基板2的上表面2a中而作为键合引脚2f。此外，表面电极3ap1和3ap2形成在外围电路芯片3的表面3a上而作为表面电极3ap。表面电极4ap1和4ap2形成在逻辑芯片4的表面4a上而作为表面电极4ap。
形成在外围电路芯片3的表面3a上的表面电极3ap1例如通过凸起电极10与形成在布线基板2的上表面2a中的键合引脚(用于外围电路芯片的引脚)2f31连接。此外，形成在外围电路芯片3的表面3a上的表面电极3ap2例如通过凸起电极10与形成在布线基板2的上表面2a中的键合引脚(用于外围电路芯片的引脚)2f32连接。另一方面，形成在逻辑芯片4的表面4a上的表面电极4ap1例如通过凸起电极9与形成在布线基板2的上表面2a中的键合引脚(用于逻辑芯片的引脚)2f41电连接。此外，形成在逻辑芯片4的表面4a上的表面电极4ap2例如通过凸起电极9与形成在布线基板2的上表面2a中的键合引脚(用于逻辑芯片的引脚)2f42电连接。
形成在布线基板2的上表面2a中的键合引脚2f31和2f41例如通过布线2d或未示出的重布线连接。因此，外围电路芯片3的表面电极3ap1以及逻辑芯片4的表面电极4ap1通过布线基板2电连接。
粘合材料(密封构件，树脂)NCL1设置在布线基板2和逻辑芯片4之间。粘合材料(密封构件，树脂)NCL2设置在布线基板2和外围电路芯片3之间。粘合材料NCL1设置为阻塞布线基板2的上表面2a和逻辑芯片4的表面4a之间的间隔。粘合材料NCL2设置为阻塞布线基板2的上表面2a和外围电路芯片3的表面3a之间的间隔。粘合材料NCL1是将逻辑芯片4键合并固定在布线基板2上的粘合材料。粘合材料NCL2是将外围电路芯片3键合并固定在布线基板2上的粘合材料。粘合材料NCL1和粘合材料NCL2可类似于提供在实施例1中的外围电路芯片3和逻辑芯片4之间的粘合材料(密封构件，树脂)NCL1被制造。
在本实施例4中，因为逻辑芯片4没有与外围电路芯片3层叠且远离外围电路芯片3设置，因此与实施例1相比，通过外围电路芯片3中形成的热敏二极管(温度传感器)TS1感测(检测)的逻辑芯片4的温度的精度变低。
但是，与实施例1相同，即使在本实施例4中，在逻辑芯片4的制造时，外围电路芯片3根据不比工艺规则RL2精细(粗略)的工艺规则RL1制造。因此，与外围电路芯片3和逻辑芯片4被集成且集成的整个半导体芯片根据例如小于55nm的精细工艺规则RL2制造的情况相比，可降低由漏电流本身产生的热量。因此，可防止整个半导体芯片的温度持续上升，且半导体芯片可在更高温度下正常工作，同时确保CPU的工作速度。因此，半导体器件可容易地被高度集成并容易地增速，由此能使半导体器件容易地降低功耗。
或者，布线构件(内插器)60，其为不同于布线基板2并由硅基板组成的构件，剥离基板或有机树脂基板安装在布线基板2上，且外围电路芯片3和逻辑芯片4可通过布线构件60安装在布线基板2上。这个示例在图35中示出。图35是示出实施例4的半导体器件的另一示例的构造的截面图。
在图35中所示的示例中，外围电路芯片3的各个表面电极3ap1通过凸起电极10，形成在布线构件60的上表面60a上的键合焊盘(端子，电极焊盘)60f以及凸起电极9与逻辑芯片4的表面电极4ap1电连接。另一方面，外围电路芯片3的各个表面电极3ap2通过凸起电极10，形成在布线构件60的上表面60a上的键合焊盘60f，穿过布线构件60的贯穿电极60tsv，以及形成在布线构件60的下表面60b上的焊接区60g和焊球66与布线基板2的键合引脚2f32电连接。此外，逻辑芯片4的各个表面电极4ap2通过凸起电极9，键合焊盘60f，贯穿电极60tsv，焊接区60g以及焊球66与布线基板2的键合引脚2f42电连接。此外，绝缘膜(阻焊膜)60h形成在布线构件60的下表面60b上。
在由有机树脂基板组成的布线构件60中，形成在布线构件60的表面上的布线(布线图案)通过减成法形成，其为移除布线构件60的表面中形成的铜箔的不必要的部分并保留电路的方法。或者，形成在布线构件60的表面上的布线(布线图案)通过半加成方法形成，其用于在其中形成在布线构件60的表面上的籽晶层的不必要部分被覆盖的情况下通过电解铜电镀形成电路。
另一方面，在由硅基板或玻璃基板组成的布线构件60中，布线(布线图案)例如通过贵重金属镶嵌方法形成。因此与由有机树脂基板组成的布线基板或布线构件相比，能降低各个形成的布线的线宽以及其间的间隔宽度。因此，考虑到需要形成大量精细布线以在外围电路芯片3和逻辑芯片4之间连接，由硅基板或玻璃基板组成的布线构件优选设置在由有机树脂基板组成的布线基板2和外围电路芯片3以及逻辑芯片4之间。
(其他变形例)
虽然已经根据实施例具体说明了本发明人提出的上述发明，但是本发明不限于上述实施例。毋容质疑的是在不脱离本发明主旨的范围内可对其进行各种改变。
<变形例1>
例如，在上述实施例1中，已经对有关其中布线基板用作基材的BGA型半导体器件，且焊球以阵列形式键合至布线基板的背表面的实施例进行了说明。但是本发明的实施例不限于BGA型半导体器件以及采用布线基板作为基材的半导体器件。因此，作为变形例1的半导体器件也可构造为LGA型半导体器件，其中电极焊盘取代焊球而以阵列形式键合至布线基板的背表面。
此外，作为变形例1的半导体器件还可构造为利用引线框架作为基材而替代布线基板的半导体器件，例如SOP(小外形封装)，QFP(四方扁平封装)，QFN(四方扁平无引脚封装)，SON(小外形无引脚封装)等等。此时，替代形成在布线基板2中的键合引脚2f(参考图4)，形成在引线框架中的引脚通过引线7(参考图4)分别与外围电路芯片3的表面电极3ap1(参考图4)电连接。
<变形例2>
例如，上述实施例1已经说明了其中在外围电路芯片中形成闪速存储器的实施例。本实施例的实施例不限于在外围电路芯片中形成闪速存储器的情况。因此，作为变形例2的半导体器件可构造为除外围电路芯片3和逻辑芯片4之外还具备形成有闪速存储器的存储器芯片70的半导体器件。
图36是变形例2的半导体器件的透视平面图。图36示出在密封体移除状态下位于布线基板上的半导体器件的内部结构。图37是变形例2的半导体器件的截面图。图37是沿图36的线A–A截取的截面图。此外，端子数量不限于图36和37中所示的形式。
如图36和37中所示，半导体器件1除外围电路芯片3和逻辑芯片4之外还具备存储器芯片70。存储器芯片70具有表面(主表面，上表面)70a，与表面70a相反的背表面(主表面，下表面)70b，以及位于表面70a和背表面70b之间的侧表面70c。如图36中所示，存储器芯片70在平面图中具有正方形的外部形状。此外，存储器芯片70具有形成在表面70a上的表面电极(端子，电极焊盘，键合焊盘)70ap。
存储器芯片70安装在外围电路芯片3上使得存储器芯片70的表面70a面对外围电路芯片3的表面3a。存储器芯片70安装在外围电路芯片3的表面3a上并相邻于逻辑芯片4。存储器芯片70的表面电极70ap，以及作为外围电路芯片3的表面电极3ap的表面电极3ap2分别通过凸起电极10电连接。此外，存储器芯片70具有位于表面70a一侧上的布线层70as。
粘合材料(密封构件，树脂)NCL2设置在外围电路芯片3和存储器芯片70之间。粘合材料NCL2可类似于提供在外围电路芯片3和逻辑芯片4之间的粘合材料(密封构件，树脂)NCL1被制造。
如图36和37中所示，在变形例2中，外围电路芯片3安装在布线基板2上，且逻辑芯片4以及存储器芯片70安装在外围电路芯片3上。在图36中所示的示例中，逻辑芯片4和存储器芯片70在平面图中彼此远离设置。逻辑芯片4可类似于上述实施例1中的逻辑芯片4被制造。此外，存储器芯片70包括闪速存储器。因此，外围电路芯片3没有形成有作为存储器MM2(参考图5)的闪速存储器，而是形成有具有容量小于实施例1中的闪速存储器的容量的闪速存储器。此外，存储器芯片70可形成有存储器控制器，其控制存储器芯片70中形成的闪速存储器。或者，控制存储器芯片70中形成的闪速存储器的存储器控制器可形成在外围电路芯片3中。
在变形例2中，不需要在每次根据半导体器件使用的目的或应用，即根据用户或需求，执行关于闪速存储器的容量的设计改变时，都重新提供具有被改变布局图案的掩模作为用于制造外围电路芯片3的掩模。因此，因为用于制造外围电路芯片3的掩模可在用于制造多种类型的半导体器件的制造工艺之间通用，因此可降低半导体器件的制造成本。
<变形例3>
例如，上述实施例1已经说明了其中在逻辑芯片中形成CPU的实施例。但是本发明的实施例不限于仅在逻辑芯片中形成CPU的情况。因此，除在逻辑芯片中形成CPU之外，作为变形例3的半导体器件根据大于逻辑芯片制造时的工艺规则的工艺规则，也可构造为具备在外围电路芯片中形成另一CPU的半导体器件。
此外，以下将对有关在变形例2的半导体器件中提供另一CPU的半导体器件的一个示例进行说明。但是本变形例的半导体器件也可例如构造为在实施例1的半导体器件中提供另一CPU，其为不具备存储器芯片70的半导体器件。
图38是变形例3的半导体器件的透视平面图。图38示出在密封体移除的状态下，位于布线基板上的半导体器件的内部结构。此外，图38示出与透视平面图重叠的半导体器件的电路构造示例。沿图38的线A–A截取的变形例3的半导体器件的截面结构类似于图37中所示的截面结构。
如图5中所示，与实施例1的外围电路芯片3相同，外围电路芯片3具有CAN模块(外围电路)PR1，外部接口电路(外围电路，接口)PR2，电源控制器PC1，热敏二极管(温度传感器)TS1以及存储器MM1。此外，与实施例1的逻辑芯片4相同，逻辑芯片4具有CPU电路PU1，局部RAM控制器PR3以及存储器MM3。
另一方面，在本变形例3中，外围电路芯片3具有不同于逻辑芯片4中提供的CPU电路PU1的CPU电路PU2。CPU电路PU2具有中央处理单元(CPU)U4。中央处理单元(CPU)U4是根据不比逻辑芯片4的制造时的工艺规则RL2精细(粗略)的工艺规则RL1而制造为外围电路芯片3的CPU。此外，在图38中采用虚线典型地示出CPU电路PU2以及中央处理单元(CPU)U4，因为它们形成在外围电路芯片3的内部。
与实施例1相同，即使在本变形例3中，电源控制单元CU1中包括的电源控制控制器PC1(参考图5)重复在逻辑芯片4的温度上升至温度T1时切断供应至逻辑芯片4的CPU电路PU1的电源以及当逻辑芯片4的温度降至温度T2时恢复供应至CPU电路PU1的电源的控制。
另一方面，在本变形例3中，电源控制单元CU1中包括的电源控制器PC1将电源提供至外围电路芯片3中形成的CPU电路PU2以工作CPU电路PU2，同时切断提供至逻辑芯片4的CPU电路PU1的电源。外围电路芯片3中形成的CPU电路PU2与逻辑芯片4中形成的CPU电路PU1相比具有保持半导体器件必须维持的所需最少功能的功能。因此，CPU电路PU2比CPU电路PU1功耗小且产生的热量也较少。因此，在本变形例3中，与CPU电路PU1相比功耗较小且产生的热量较少的CPU电路PU2即使在将提供至逻辑芯片4的CPU电路PU1的电源切断时也能工作。因此能避免逻辑芯片4的温度持续上升，同时保持所需最少功能。
<变形例4>
此外，在不脱离上述实施例中说明的技术观点的主旨的范围内，可组合应用实施例1至变形例3的任一种或多种。
本发明包括至少以下实施例。
[附录1]
一种半导体器件的制造方法，包括如下步骤：
(a)提供基材，具有第一主表面、形成在第一主表面上的多个第一电极焊盘以及与第一主表面相反的第一背表面的第一半导体芯片，以及具有第二主表面、形成在第二主表面上的多个第二电极焊盘以及与第二主表面相反的第二背表面的第二半导体芯片；
其中第一半导体芯片包括第一外围电路，电源控制器，温度传感器以及第一RAM，
第一外围电路和第一RAM分别根据第一工艺规则制造，
第二半导体芯片包括CPU，第二外围电路以及第二RAM，以及
CPU，第二外围电路和第二RAM分别根据比第一工艺规则精细的第二工艺规则制造，
(b)在基材的芯片安装区上安装第一半导体芯片；
(c)在第一半导体芯片的芯片安装区上安装第二半导体芯片使得第二半导体芯片的第二主表面面对第一半导体芯片；以及
(d)通过多个第一导电构件分别将第一半导体芯片的第一电极焊盘的用于基材的多个电极焊盘与基材的多个引脚电连接，以及通过多个第二导电构件分别将第二半导体芯片的第二电极焊盘与第一半导体芯片的第一电极焊盘的用于半导体芯片的多个电极焊盘电连接。
[附录2]
一种半导体器件，包括：
基材；
具有第一主表面、形成在第一主表面上的多个第一电极焊盘以及与第一主表面相反的第一背表面，且安装在基材的芯片安装区上使得第一主表面面对基材的第一半导体芯片；
具有第二主表面、形成在第二主表面上的多个第二电极焊盘以及与第二主表面相反的第二背表面，且安装在第一半导体芯片上使得第二主表面面对第一半导体芯片的第一背表面的第二半导体芯片；
分别将第一半导体芯片的第一电极焊盘的用于基材的多个电极焊盘与基材的多个引脚电连接的多个第一导电构件；
分别将第二半导体芯片的第二电极焊盘与第一半导体芯片的第一电极焊盘的用于半导体芯片的多个电极焊盘电连接的多个第二导电构件；
在第一半导体芯片和第二半导体芯片之间密封的第一密封构件；以及
在基材和第一半导体芯片之间密封的第二密封构件，
其中第二半导体芯片包括第一外围电路，电源控制器，温度传感器和第一RAM，
其中第一半导体芯片包括CPU，第二外围电路以及第二RAM，
其中第一外围电路和第一RAM分别根据第一工艺规则制造，
其中CPU，第二外围电路以及第二RAM分别根据比第一工艺规则精细的第二工艺规则制造，
其中第一半导体芯片具有形成在第一背表面中的多个第三电极焊盘，以及从第一主表面和第一背表面中的一个穿透到其另一个的多个贯穿电极，
其中第三电极焊盘通过贯穿电极分别将用于第一电极焊盘的半导体芯片的多个电极焊盘电连接，以及
其中第二导电构件分别将第三电极焊盘与第二半导体芯片的第二电极焊盘电连接。
[附录3]
一种半导体器件，包括：
具有具备第一芯片安装区和相邻于第一芯片安装区的第二芯片安装区的第一表面以及与第一表面相反的第二表面的基材；
具有第一主表面，形成在第一主表面上的多个第一电极焊盘以及与第一主表面相反的第一背表面，且安装在基材的第一芯片安装区上的第一半导体芯片；
具有第二主表面，形成在第二主表面上的多个第二电极焊盘以及与第二主表面相反的第二背表面，且安装在基材的第二芯片安装区上的第二半导体芯片；
分别将第一半导体芯片的第一电极焊盘与基材的多个引脚的多个第一芯片引脚电连接的多个第一导电构件；
分别将第二半导体芯片的第二电极焊盘与基材的引脚的多个第二芯片引脚电连接的多个第二导电构件；
在基材和第一半导体芯片之间密封的第一密封构件；以及
在基材和第二半导体芯片之间密封的第二密封构件，
其中第一半导体芯片包括第一外围电路，电源控制器，温度传感器和第一RAM，
其中第二半导体芯片包括CPU，第二外围电路以及第二RAM，
其中第一外围电路和第一RAM分别根据第一工艺规则制造，以及
其中CPU，第二外围电路以及第二RAM分别根据比第一工艺规则精细的第二工艺规则制造。

Claims (20)

1.一种半导体器件，包括：
基材；
第一半导体芯片，所述第一半导体芯片具有第一主表面、形成在所述第一主表面上的多个第一电极焊盘、以及与所述第一主表面相反的第一背表面，所述第一半导体芯片安装在所述基材的芯片安装区上；
第二半导体芯片，所述第二半导体芯片具有第二主表面、形成在所述第二主表面上的多个第二电极焊盘、以及与所述第二主表面相反的第二背表面，所述第二半导体芯片安装在所述第一半导体芯片的芯片安装区上，使得所述第二主表面面对所述第一半导体芯片；
多个第一导电构件，所述多个第一导电构件将所述第一半导体芯片的所述第一电极焊盘中的用于基材的多个电极焊盘与所述基材的多个引脚分别电连接；以及
多个第二导电构件，所述多个第二导电构件将所述第二半导体芯片的所述第二电极焊盘与所述第一半导体芯片的所述第一电极焊盘中的用于半导体芯片的多个电极焊盘分别电连接；
其中所述第一半导体芯片包括第一外围电路、电源控制器、温度传感器和第一RAM，
其中所述第二半导体芯片包括CPU、第二外围电路以及第二RAM，
其中所述第一外围电路和所述第一RAM分别基于第一工艺规则制造，并且
其中所述CPU、所述第二外围电路以及所述第二RAM分别基于比所述第一工艺规则精细的第二工艺规则制造。
2.根据权利要求1的半导体器件，其中驱动电源与所述电源控制器电连接，并且通过在所述第一半导体芯片中形成的电源布线被提供给所述第二半导体芯片的所述CPU。
3.根据权利要求2的半导体器件，其中所述电源控制器和所述温度传感器分别形成在所述第一半导体芯片的与所述第二半导体芯片重叠的区域中。
4.根据权利要求1的半导体器件，
其中所述第一半导体芯片还形成有第一闪速存储器，并且
其中所述第一闪速存储器的占据面积大于所述第一外围电路、所述温度传感器、所述第一RAM、所述第二RAM、所述CPU以及所述第二外围电路中的每一个的占据面积。
5.根据权利要求1的半导体器件，
其中第三半导体芯片安装在所述第一半导体芯片的所述第一主表面上并且与所述第二半导体芯片相邻，并且
其中所述第三半导体芯片包括第二闪速存储器。
6.根据权利要求1的半导体器件，
其中所述第二RAM包括与所述第一RAM相同的结构，
其中所述第一RAM不在与所述CPU相同的速度下工作，并且
其中所述第二RAM在与所述CPU相同的速度下工作。
7.根据权利要求1的半导体器件，
其中所述第一半导体芯片还形成有用于外部LSI的接口，
其中所述接口基于所述第一工艺规则制造，并且
其中所述接口所需的电压值高于所述第一外围电路、所述温度传感器、所述第一RAM、所述第二RAM、所述CPU以及所述第二外围电路中的每一个所需的电压值。
8.根据权利要求1的半导体器件，
其中构造了所述第一外围电路、所述电源控制器、所述温度传感器以及所述第一RAM中的每一个的第一晶体管的栅绝缘膜包括氧化硅膜或氧氮化硅膜，
其中所述第一晶体管的栅电极包括多晶硅，
其中构造了所述CPU、所述第二外围电路以及所述第二RAM中的每一个的第二晶体管的栅绝缘膜包括含铪的绝缘膜，并且
其中所述第二晶体管的栅电极包括金属材料。
9.根据权利要求1的半导体器件，还包括在所述第一半导体芯片和所述第二半导体芯片之间密封的第一密封构件，以及密封所述第一半导体芯片、所述第二半导体芯片、所述第一导电构件和所述第一密封构件的第二密封构件，
其中所述第一半导体芯片安装在所述基材的所述芯片安装区上，使得所述第一半导体芯片的所述第一背表面面对所述基材，
其中所述第二半导体芯片安装在所述第一半导体芯片的所述芯片安装区上，使得所述第二半导体芯片的所述第二主表面面对所述第一半导体芯片的第一主表面，并且
其中所述第一半导体芯片通过第一粘合材料安装在所述基材的所述芯片安装区上。
10.根据权利要求1的半导体器件，包括在所述基材和所述第一半导体芯片之间密封的第三密封构件，
其中所述第一半导体芯片安装在所述基材的所述芯片安装区上，使得所述第一半导体芯片的所述第一主表面面对所述基材，
其中所述第二半导体芯片安装在所述第一半导体芯片的所述芯片安装区上，使得所述第二半导体芯片的所述第二主表面面对所述第一半导体芯片的所述第一背表面，
其中所述第一半导体芯片具有形成在所述第一背表面中的多个第三电极焊盘，以及从所述第一主表面和所述第一背表面中的一个穿透到所述第一主表面和所述第一背表面中的另一个的多个贯穿电极，
其中所述第三电极焊盘经由所述贯穿电极分别电连接所述第一电极焊盘的用于半导体芯片的多个电极焊盘，并且
其中所述第二导电构件将所述第三电极焊盘与所述第二半导体芯片的所述第二电极焊盘分别电连接。
11.一种半导体器件，其中根据权利要求1的半导体器件安装在布线基板上，并且
其中安装在所述布线基板上的半导体器件控制安装在所述布线基板上的另一半导体器件。
12.根据权利要求11的半导体器件，其中另一半导体器件是存储器器件。
13.一种半导体器件，包括：
基材；
第一半导体芯片，所述第一半导体芯片具有第一主表面、形成在所述第一主表面上的多个第一电极焊盘、以及与所述第一主表面相反的第一背表面，所述第一半导体芯片安装在所述基材的芯片安装区上；
第二半导体芯片，所述第二半导体芯片具有第二主表面、形成在所述第二主表面上的多个第二电极焊盘、以及与所述第二主表面相反的第二背表面，所述第二半导体芯片安装在所述第一半导体芯片的所述芯片安装区上，使得所述第二主表面面对所述第一半导体芯片；
多个第一导电构件，所述多个第一导电构件将所述第一半导体芯片的所述第一电极焊盘中的用于基材的多个电极焊盘与所述基材的多个引脚分别电连接；以及
多个第二导电构件，所述多个第二导电构件将所述第二半导体芯片的所述第二电极焊盘与所述第一半导体芯片的所述第一电极焊盘中的用于半导体芯片的多个电极焊盘分别电连接；
其中所述第一半导体芯片包括第一外围电路、电源控制器、温度传感器和第一RAM，
其中所述第二半导体芯片包括CPU、第二外围电路以及第二RAM，并且
其中所述第一半导体芯片的布线层中的第一最小布线间隔大于所述第二半导体芯片的布线层中的第二最小布线间隔。
14.根据权利要求13的半导体器件，其中驱动电源与所述电源控制器电连接，并且通过在所述第一半导体芯片中形成的电源布线被提供给所述第二半导体芯片的所述CPU。
15.根据权利要求14的半导体器件，其中所述电源控制器和所述温度传感器分别形成在所述第一半导体芯片的与所述第二半导体芯片重叠的区域中。
16.根据权利要求13的半导体器件，
其中所述第一半导体芯片还形成有第一闪速存储器，并且
其中所述第一闪速存储器的占据面积大于所述第一外围电路、所述温度传感器、所述第一RAM、所述第二RAM、所述CPU以及所述第二外围电路中的每一个的占据面积。
17.根据权利要求13的半导体器件，
其中第三半导体芯片安装在所述第一半导体芯片的所述第一主表面上并且与所述第二半导体芯片相邻，并且
其中所述第三半导体芯片包括第二闪速存储器。
18.根据权利要求13的半导体器件，
其中所述第二RAM包括与所述第一RAM相同的结构，
其中所述第一RAM不在与所述CPU相同的速度下工作，并且
其中所述第二RAM在与所述CPU相同的速度下工作。
19.根据权利要求13的半导体器件，
其中所述第一半导体芯片还形成有用于外部LSI的接口，并且
其中所述接口所需的电压值高于所述第一外围电路、所述温度传感器、所述第一RAM、所述第二RAM、所述CPU以及所述第二外围电路中的每一个所需的电压值。
20.根据权利要求13的半导体器件，
其中构造了所述第一外围电路、所述电源控制器、所述温度传感器以及所述第一RAM中的每一个的第一晶体管的栅绝缘膜包括氧化硅膜或氧氮化硅膜，
其中所述第一晶体管的栅电极包括多晶硅，
其中构造了所述CPU、所述第二外围电路以及所述第二RAM中的每一个的第二晶体管的栅绝缘膜包括含铪的绝缘膜，并且
其中所述第二晶体管的栅电极包括金属材料。
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