CN111584478B - 一种叠层芯片封装结构和叠层芯片封装方法 - Google Patents

一种叠层芯片封装结构和叠层芯片封装方法 Download PDF

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Abstract

本发明的实施例提供了一种叠层芯片封装结构和叠层芯片封装方法，涉及芯片封装技术领域，叠层芯片封装结构包括基板、设置在基板上的第一芯片、包覆在第一芯片外的第一塑封体、设置在第一塑封体上的第二芯片以及包覆在第一塑封体和第二芯片外的第二塑封体。其中，第一芯片上具有贯穿第一塑封体的第一导电柱，第二芯片通过第一导电柱与第一芯片电连接。通过设置第一塑封体来保护第一芯片和第一导电柱，将第二芯片贴装在第一塑封体上，避免了芯片叠装在芯片上，解决了芯片叠层时芯片隐裂缺陷的问题，同时将贯穿第一塑封体的第一导电柱作为焊接点来连接第二芯片，使得打线结构更加简单，避免线弧碰线/塌陷等问题，提高了产品性能。

Description

一种叠层芯片封装结构和叠层芯片封装方法
技术领域
本发明涉及芯片封装技术领域，具体而言，涉及一种叠层芯片封装结构和叠层芯片封装方法。
背景技术
随着半导体行业的快速发展，电子产品微型化越来越薄以满足用户的需求以及产品性能与内存越来越高，SIP芯片叠层(芯片叠层(stack-die))结构广泛应用于半导体行业中，芯片叠层主要将两个叠装在单一封装结构中，实现产品封装体积减小以及提升产品性能。此种叠装产品主要应用在记忆卡/存储卡，通常拥有2种类型不同芯片，封装在同一基板unit内.传统工艺制程方法主要是在芯片叠装时，芯片(一)和芯片(二)中间层叠装dummy芯片，利用dummy芯片高度/尺寸形成space空间给打线后，再次在dummy芯片上堆叠芯片，完成芯片叠层工艺。
现有的叠层工艺将芯片进行叠层封装，叠装芯片存在die crack隐裂问题，从而造成产品性能损。并且现有的叠层工艺利用space空间打线，存在space空间打线参数难控制，造成线弧碰线/塌陷等问题，从而造成产品性能损坏。
发明内容
本发明的目的包括，例如，提供了一种叠层芯片封装结构和叠层芯片封装方法，其能够解决叠装芯片存在的die crack隐裂问题以及线弧碰线/缺陷等问题，从而提高产品新性能。
本发明的实施例可以这样实现：
第一方面，本发明实施例提供一种叠层芯片封装结构，包括：
基板；
设置在所述基板上的第一芯片；
包覆在所述第一芯片外的第一塑封体；
设置在所述第一塑封体上的第二芯片；
以及，包覆在所述第一塑封体和所述第二芯片外的第二塑封体；
其中，所述第一芯片上具有贯穿所述第一塑封体的第一导电柱，所述第二芯片通过所述第一导电柱与所述第一芯片电连接。
在可选的实施方式中，所述第一芯片通过导热胶贴装在所述基板上。
在可选的实施方式中，所述第一芯片上还设置有贯穿所述第一塑封体的第二导电柱，所述第二导电柱上焊接有第一连接线，所述第一连接线通过所述第二导电柱与所述第一芯片电连接，并与所述基板电连接。
在可选的实施方式中，所述第二芯片为倒装芯片，且所述第二芯片上设置有导电凸点，所述导电凸点与所述第一导电柱连接，以使所述第二芯片与所述第一导电柱电连接。
在可选的实施方式中，所述第二芯片的背面还贴装有散热片。
在可选的实施方式中，所述散热片的四周设置有引脚，所述引脚嵌设在所述第二塑封体内并向着所述第一塑封体延伸。
在可选的实施方式中，所述散热片通过导热胶贴装在所述第二芯片的背面。
在可选的实施方式中，所述第二芯片为正装芯片，并贴装在所述第一塑封体上，且所述第二芯片上设置有第二连接线，所述第二连接线与所述第一导电柱电连接。
第二方面，本发明实施例提供一种叠层芯片封装方法，包括以下步骤：
将第一芯片贴装在所述基板上；
形成包覆在所述第一芯片外的第一塑封体；
将第二芯片贴装在所述第一塑封体上；
形成包覆在所述第一塑封体和所述第二芯片外的第二塑封体；
其中，所述第一芯片上具有贯穿所述第一塑封体的第一导电柱，所述第二芯片通过所述第一导电柱与所述第一芯片电连接。
在可选的实施方式中，在将第二芯片贴装在所述第一塑封体上的步骤之后，所述叠层芯片封装方法还包括：
将散热片贴装在所述第二芯片的背面。
本发明实施例的有益效果包括，例如：
通过设置第一塑封体来保护第一芯片和第一导电柱，将第二芯片贴装在第一塑封体上，避免了第二芯片直接叠装在第一芯片或dummy芯片背面，解决了芯片叠层时芯片crack缺陷的问题，同时将贯穿第一塑封体的第一导电柱作为焊接点来连接第二芯片，使得打线结构更加简单，替代了利用space空间进行打线的方案，避免线弧碰线/塌陷等问题，提高了产品性能。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为本发明第一实施例提供的叠层芯片封装结构的示意图；
图2为本发明第二实施例提供的叠层芯片封装结构的示意图；
图3为本发明第三实施例提供的叠层芯片封装方法的步骤框图；
图4为本发明第四实施例提供的叠层芯片封装方法的步骤框图。
图标：100-叠层芯片封装结构；110-基板；130-第一芯片；131-第一导电柱；133-第二导电柱；135-第一连接线；137-第二连接线；150-第一塑封体；170-第二芯片；171-导电凸点；180-散热片；181-引脚；190-第二塑封体。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。
因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
在本发明的描述中，需要说明的是，若出现术语“上”、“下”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，若出现术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
需要说明的是，在不冲突的情况下，本发明的实施例中的特征可以相互结合。
经发明人调研发现，现有技术中对于芯片叠装产品要应用在记忆卡/存储卡，通常拥有2种类型不同芯片，封装在同一基板unit内。传统工艺制程方法主要是在芯片叠装时，芯片(一)和芯片(二)中间层叠装dummy芯片，利用dummy芯片高度/尺寸形成space空间给打线后，再次在dummy芯片上堆叠芯片，完成芯片叠层工艺。
采用现有技术中的叠层(STACK-DIE)技术，在两个叠层芯片之间叠层dummy芯片，利用dummy芯片高度/尺寸形成space空间给打线，存在space空间打线参数难控制，造成线弧碰线/塌陷等问题，从而造成产品性能损坏。此外，由于直接将芯片叠层在芯片或dummy芯片上，使得芯片在叠层封装时，叠装芯片存在die crack隐裂问题，从而造成产品性能损坏。并且叠层越多，越容易导致封装后产品的散热效果差，从而降低产品使用寿命。另外采用有技术芯片叠层(STACK-DIE)技术，芯片/基板/银浆/塑封体等材料之间的CTE(热膨胀系数)不一致以及塑封料存在收缩率，容易导致封装后产品存在翘曲，基板背面的锡球共面性不佳/以及封装后芯片内部之间应力难以释放，导致产品上板测试失效。
本发明提供了一种新型的叠层芯片封装结构，其能够有效解决上述问题，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。
第一实施例
请参考图1，本实施例提供一种叠层芯片封装结构100，其能够解决芯片叠层时芯片隐裂缺陷(crack)的问题，同时使得打线结构更加简单，替代了利用错位空间(space)来进行打线的方案，能够有效避免线弧碰线/塌陷等问题，提高了产品性能。
本实施例提供的叠层芯片封装结构100，包括：基板110、设置在基板110上的第一芯片130、包覆在第一芯片130外的第一塑封体150、设置在第一塑封体150上的第二芯片170以及包覆在第一塑封体150和第二芯片170外的第二塑封体190。其中，第一芯片130上具有贯穿第一塑封体150的第一导电柱131，第二芯片170通过第一导电柱131与第一芯片130电连接。
在本实施例中，第一塑封体150和第二塑封体190依次采用塑封机成型，且通过设置第一塑封体150来保护第一芯片130和第一导电柱131，将第二芯片170贴装在第一塑封体150上，避免了第二芯片170直接叠装在第一芯片130或dummy芯片背面，解决了芯片叠层时芯片crack缺陷的问题，同时将贯穿第一塑封体150的第一导电柱131作为焊接点来连接第二芯片170，使得打线结构更加简单，替代了利用space空间进行打线的方案，避免线弧碰线/塌陷等问题，提高了产品性能。
在本实施例中，第一芯片130通过导热胶贴装在基板110上，利用导热胶特性将芯片内部的热量传导至外部，从而实现散热，提升产品性能。
在本实施例中，第一芯片130上还设置有贯穿第一塑封体150的第二导电柱133，第二导电柱133上焊接有第一连接线135，第一连接线135通过第二导电柱133与第一芯片130电连接，并与基板110电连接。
需要说明的是，本实施例中第一导电柱131和第二导电柱133均为铜柱，并设置在第一芯片130上，具体地，第一芯片130上的铜柱由晶圆厂制作完成，在晶圆表面进行溅射形成金属层，再进行光刻工艺，通过光刻板上的图形(RDL线路)印刷到晶圆上，再进行曝光显影留下所需的RDL线路，再进行电镀工艺，在RDL线路光刻开口上电镀铜柱，完成芯片铜柱制程。当然，此处第一导电柱131和第二导电柱133也可以采用其他导电材料制成，例如金或银等。
还需要说明的是，第一芯片130RDL层线路设计的中间区域为第一导电柱131，作为与第二芯片170连接打线的接触点，第一芯片130RDL层线路设计外围区域为第二导电柱133，作为与基板110连接打线接触点。
在本实施例中，第一芯片130上的铜柱需要在封装前即形成，在封装时直接将第一芯片130通过导热胶贴装在基板110上，再通过塑封机形成第一塑封体150以保护第一芯片130和铜柱。
在本发明其他较佳的实施例中，第一芯片130上的铜柱也可以在封装时再成型，具体地，将第一芯片130贴装在基板110上后，直接通过塑封机形成第一塑封体150，并利用激光开槽等工艺在第一塑封体150上开槽，利用电镀工艺在开槽内壁上电镀铜层，以实现与第一芯片130的电连接，其具体结构和工艺在此不过多描述。
在本实施例中，第二芯片170为正装芯片，并贴装在第一塑封体150上，且第二芯片170上设置有第二连接线137，第二连接线137与第一导电柱131电连接。具体地，第二芯片170通过银浆或者导热胶等正装在第一塑封体150上，避免了第二芯片170叠层在另一芯片上。
在本实施例中，在形成第一塑封体150后，需要对第一塑封体150的表面进行研磨，漏出第一导电柱131和第二导电柱133的铜层，并利用第一导电柱131和第二导电柱133作为第二焊接平台，从而替代传统叠层工艺中的dummy芯片作为space平台，简化了打线结构，有效解决了打线工艺造成线弧碰线/塌陷等问题，提升产品质量。同时通过第一连接线135实现基板110和第一芯片130的电连接，通过第二连接线137实现第二芯片170和第一芯片130的电连接。
在本实施例中，第一连接线135和第二连接线137均为常规的连接线，例如金线、银线或铜线等。
综上所述，本实施例提供了一种叠层芯片封装结构100，首先将第一芯片130的背面利用导热胶贴装在基板110上，利用导热胶特性将第一芯片130内部的热量传导至外部，从而实现散热，提升产品性能，再次将第一芯片130与基板110进行塑封，利用第一塑封体150保护第一芯片130上的铜柱，通过研磨后将铜柱作为焊接点，再次叠装第二芯片170实现叠装，避免第二芯片170直接叠装在第一芯片130背面，解决芯片叠层时芯片crack缺陷。通过第一芯片130背面利用导热胶将芯片内部的热量传导只外部，从而实现散热，提升产品性能，利用第一芯片130铜柱塑封研磨后作为焊接点可以更多的输出焊接点以及打线更为简单，再次叠装第二芯片170实现叠装，替代传统叠层芯片需要dummy芯片制造space空间给打线区域，利用研磨第一塑封体150作为打线焊接第二平台，贴装第二芯片170实现芯片叠层工艺，从而替代传统工艺中需要利用dummy芯片高度/尺寸形成space空间给打线，避免了space空间打线参数难控制，造成线弧碰线/塌陷等问题。
第二实施例
参考图2，本实施例提供了一种叠层芯片封装结构100，其基本结构和原理及产生的技术效果和第一实施例相同，为简要描述，本实施例部分未提及之处，可参考第一实施例中相应内容。
在本实施例中，第二芯片170为倒装芯片，且第二芯片170上设置有导电凸点171，导电凸点171与第一导电柱131连接，以使第二芯片170与第一导电柱131电连接。具体地，第二芯片170贴装在第一塑封体150上，使得第二芯片170上的导电凸点171(bump凸点)与第一塑封体150上研磨漏出的第一导电柱131相结合，通过回流焊焊接，实现第二芯片170的线路与第一芯片130的线路电气连接。
在本实施例中，第二芯片170的背面还贴装有散热片180。具体地，在第二芯片170的背面划导热胶，再贴装散热片180，散热片180通过导热胶贴装在第二芯片170的背面，通过固化胶体实现第二芯片170内部的热量通过散热片180传导至第二塑封体190的外部，从而实现第二芯片170的散热。
在本实施例中，散热片180可以是与第二芯片170之间电气隔离的金属片，例如铜片或铝片等。
在本实施例中，散热片180的四周设置有引脚181，引脚181嵌设在第二塑封体190内并向着第一塑封体150延伸。具体地，散热片180设计为四周带引脚181式散热片180，通过将散热片180贴装在第二芯片170的背面，实现散热功能，散热片180的引脚181嵌入第二塑封体190并支撑在第二塑封体190上，引脚181起到支撑作用起到塑封体上/下应力均衡，释放芯片/基板110内部应力，减小翘曲，提高锡球共面性以及减小封装体内部应力的作用。
在本实施例中，散热片180的尺寸大于第二芯片170的尺寸，使得四周的引脚181能够围设在第一芯片130周围，此外，引脚181向着第一导电柱131和第二导电柱133之间的区域延伸，从而避免引脚181影响第一连接线135的打线空间。
需要说明的是，本实施例中所提及的散热片180，并不仅仅限于贴装在第二芯片170外并嵌入第二塑封体190中，在其他较佳的实施中，也可以直接贴装在基板110上的倒装芯片上，并将引脚181嵌入到基板110上的塑封体中，其具体结构在此不作说明，但凡是在芯片背面贴装本实施例中带有引脚181的散热片180的方案，均在本发明的保护范围之内。
本实施例提供的叠层芯片封装结构100，首先将第一芯片130背面利用导热胶贴装在基板110上，利用导热胶特性将第一芯片130内部的热量传导至外部，从而实现散热，提升产品性能，再次将第一芯片130与基板110进行塑封，利用第一塑封体150保护第一芯片130上的铜柱，通过研磨后将铜柱作为焊接点，再次叠装第二芯片170实现叠装，避免第二芯片170直接叠装在第一芯片130背面，解决芯片叠层时芯片crack缺陷。贴装第二芯片170后，再次贴装散热片180，实现将第二芯片170内部的热量传导第二塑封体190外，实现散热功能，提升产品散热性能以及达到整个封装尺寸的减小。利用散热片180的引脚181起到支撑作用，释放芯片/基板110内部应力，减小翘曲，提高锡球共面性以及减小封装体内部应力，提高产品良率。
第三实施例
参考图3，本实施例提供一种叠层芯片封装方法，其适用于如第一实施例提供的叠层芯片封装结构100，该方法包括以下步骤：
S1：将第一芯片130贴装在基板110上。
具体地，将第一芯片130通过导热胶贴装在基板110上，第一芯片130上具有贯穿第一塑封体150的第一导电柱131，第二芯片170通过第一导电柱131与第一芯片130电连接。
在本实施例中，第一芯片130上还具有贯穿第一塑封体150的第二导电柱133，第一导电柱131和第二导电柱133均为铜柱，第一芯片130由晶圆厂制作完成，在晶圆(wafer)表面进行溅射形成金属层，再进行光刻工艺，通过光刻板上的图形(RDL线路)印刷到wafer上，再进行曝光显影留下所需的RDL线路，再进行电镀工艺，在RDL线路光刻开口上电镀铜柱，完成芯片铜柱制程，第一芯片130RDL层线路设计中间区域为第一导电柱131接触点，第一芯片130RDL层线路设计外围区域为第二导电柱133接触点。
S2：形成包覆在第一芯片130外的第一塑封体150。
具体地，在将第一芯片130贴装在基板110上后，利用塑封机形成包覆在第一芯片130外的第一塑封体150，从而利用第一塑封体150保护第一芯片130和第一芯片130上的铜柱，然后利用研磨机，对第一塑封体150的表面进行研磨，漏出第一导电柱131和第二导电柱133的铜层，利用第一塑封体150上的铜层作为焊接点，第一塑封体150的表面作为焊接平台。
在本实施例中，第一塑封体150包覆在第一芯片130外，且经过研磨后其高度与第一导电柱131和第二导电柱133的高度相当，并在表面保持平齐，方便后续贴装第二芯片170。
S3：将第二芯片170贴装在第一塑封体150上。
具体地，通过银浆或导热胶将第二芯片170贴装在第一塑封体150的表面。并进行打线、烘干操作，将第一连接线135分别与第二导电柱133和基板110连接，从而实现第一芯片130与基板110电连接，将第二连接线137分别与第一导电柱131与第二芯片170连接，实现第一芯片130与第二芯片170电连接。打线完成后进行烘干操作。
在本实施例中，第二芯片170正装在第一塑封体150上，并通过连接线与第一导电柱131电连接。
S4：形成包覆在第一塑封体150和第二芯片170外的第二塑封体190。
具体地，在打线完成后，利用塑封机形成包覆在第一塑封体150和第二芯片170外的第二塑封体190，从而利用第二塑封体190保护整个芯片叠层结构。在完成塑封制程后，再利用印字机在第二塑封体190打印标识后，再在第二塑封体190背面植锡球，然后再利用切割机将产品切割成单颗后，进行包装出货。
需要说明的是，本实施例中第二芯片170正装在第一塑封体150上，底部通过银浆贴装在第一塑封体150的焊接平台上，且第二芯片170的尺寸小于第一芯片130的尺寸，使得第二芯片170具有一定的打线空间，方便第二连接线137分别连接第二芯片170的正面和第一导电柱131。
本发明提供的叠层芯片封装方法，在实际操作时，包括基板110制作-贴装第一芯片130-塑封-研磨-贴装第二芯片170-打线-塑封-印字-切割-package等步骤，具体如下：
1.基板110制作：在基板110板厂完成基板110的制作。
2.贴第一芯片130：在基板110表面划导热胶，完成第一芯片130的贴装。
3.塑封：使用塑封料，在塑封机的作用下，将第一芯片130保护起来，形成第一塑封体150。
4.研磨：利用研磨机研磨第一塑封体150，漏出第一芯片130上的铜柱，作为焊接点。
5.贴第二芯片170：在第一塑封体150上划银浆，贴装第二芯片170，其中第二芯片170正装在第一塑封体150上。
6.打线：利用打线机台，将第一连接线135分别连接第二导电柱133和基板110，第二连接线137分别连接第二芯片170和第一导电柱131，实现第一芯片130与基板110之间、第二芯片170与第一芯片130之间电连接。
7.塑封：利用塑封料，在塑封机的作用下，将堆叠后的芯片结构保护起来，形成第二塑封体190。
8.印字：利用激光将所需要的字符刻在塑封体表面。
9.切割：利用切割刀，将塑封好的产品，切成单颗。
10.package:将切割好的单颗产品放入Tray托盘中，打包出库。
需要说明的是，在实际设计时，第一芯片130和第二芯片170均由晶圆厂直接提供，其中第一芯片130上的铜柱由晶圆厂制作完成，在wafer表面进行sputter溅射UBM层，再进行光刻工艺，通过光刻版上的图形(RDL线路)印刷到wafer上，再进行曝光显影留下所需的RDL线路，再进行电镀工艺，在RDL线路光刻开口上电镀铜柱，完成芯片铜柱制程。
本实施例提供的叠层芯片封装方法，首先将第一芯片130背面利用导热胶贴装在基板110上，利用导热胶特性将芯片内部的热量传导至外部，从而实现散热，提升产品性能，再次将第一芯片130与基板110进行塑封，利用第一塑封体150保护第一芯片130上的铜柱，通过研磨后将铜柱作为焊接点，再次叠装第二芯片170实现叠装，避免芯片直接叠装在芯片背面，解决芯片叠层时芯片crack缺陷。利用第一芯片130上的铜柱塑封研磨后作为焊接点可以更多的输出焊接点以及打线更为简单，再次叠装第二芯片170实现叠装，利用研磨第一塑封体150作为打线焊接第二平台，贴装第二芯片170实现芯片叠层工艺，从而替代传统工艺中需要利用dummy芯片高度/尺寸形成space空间给打线，避免了存在space空间打线参数难控制，造成线弧碰线/塌陷等问题。
第四实施例。
参考图4，本实施例提供一种叠层芯片封装方法，其适用于如第二实施例提供的叠层芯片封装结构100，该方法的基本步骤和原理及产生的技术效果和第三实施例相同，为简要描述，本实施例部分未提及之处，可参考第三实施例中相应内容，该方法包括以下步骤：
S1：将第一芯片130贴装在基板110上。
具体地，将第一芯片130通过导热胶贴装在基板110上，实现第一芯片130的散热，第一芯片130上具有贯穿第一塑封体150的第一导电柱131和第二导电柱133。
S2：形成包覆在第一芯片130外的第一塑封体150。
具体地，在将第一芯片130贴装在基板110上后，利用塑封机形成包覆在第一芯片130外的第一塑封体150，从而利用第一塑封体150保护第一芯片130和第一芯片130上的铜柱。
S3：将第二芯片170贴装在第一塑封体150上。
具体地，通过导热胶将第二芯片170倒装在第一塑封体150上，且第二芯片170上设置有导电凸点171，导电凸点171与第一导电柱131连接，以使第二芯片170与第一导电柱131电连接。第二芯片170上的导电凸点171(bump凸点)与第一塑封体150上研磨漏出的第一导电柱131相结合，通过回流焊焊接，实现第二芯片170的线路与第一芯片130的线路电气连接。
在第二芯片170贴装完成后，需要进行打线操作，使得第二导电柱133与基板110电连接，即通过第一连接线135连接第二导电柱133和基板110，由于第二芯片170与第一导电柱131之间通过导电凸点171连接，故第二芯片170可省去打线操作。当然，此处打线也可以在第一塑封体150研磨完成后即进行，不会影响第二芯片170的贴装。
S4：将散热片180贴装在第二芯片170的背面。
具体地，在第二芯片170的背面划导热胶，再贴装散热片180，散热片180通过导热胶贴装在第二芯片170的背面，通过固化胶体实现第二芯片170内部的热量通过散热片180传导至第二塑封体190的外部，从而实现第二芯片170的散热。
S5：形成包覆在第一塑封体150和第二芯片170外的第二塑封体190。
具体地，在贴装完成第二芯片170后，通过塑封机形成第二塑封体190，从而利用第二塑封体190保护整个芯片叠层结构。在完成塑封制程后，再利用印字机在第二塑封体190打印标书后，再在第二塑封体190背面植锡球，然后再利用切割机将产品切割成单颗后，进行包装出货。
在本实施例中，散热片180设计为四周带引脚181式散热片180，通过将散热片180贴装在第二芯片170的背面，实现散热功能，散热片180的引脚181嵌入第二塑封体190并支撑在第二塑封体190上，引脚181起到支撑作用起到塑封体上/下应力均衡，释放芯片/基板110内部应力，减小翘曲，提高锡球共面性以及减小封装体内部应力的作用。
需要说明的是，引脚181向着第一导电柱131和第二导电柱133之间的区域延伸，从而避免引脚181影响第一连接线135的打线空间。
本发明提供的叠层芯片封装方法，在实际操作时，包括基板110制作-贴装第一芯片130-塑封-研磨-打线-贴装第二芯片170-贴散热片180-塑封-印字-切割-package等步骤，具体如下：
1.基板110制作：在基板110板厂完成基板110的制作。
2.贴第一芯片130：在基板110表面划导热胶，完成第一芯片130的贴装。
3.塑封：使用塑封料，在塑封机的作用下，将第一芯片130保护起来，形成第一塑封体150。
4.研磨：利用研磨机研磨第一塑封体150，漏出第一芯片130上的铜柱，作为焊接点。
5.打线：利用打线机台，将第一连接线135分别连接第二导电柱133和基板110。
6.贴第二芯片170：在第一塑封体150上贴第二芯片170，第二芯片170与第一导电柱131相连接，利用回流焊将第二芯片170的导电凸点171与第一导电柱131的焊接点相连。
7.贴散热片180：在第二芯片170背面划导热胶后，贴装散热片180，通过烘烤固化散热片180。
8.塑封：利用塑封料，将堆叠后的芯片结构保护起来，形成第二塑封体190。
9.印字：利用激光将所需要的字符刻在塑封体表面。
10.切割：利用切割刀，将塑封好的产品，切成单颗。
11.package:将切割好的单颗产品放入Tray托盘中，打包出库。
本实施例提供的叠层芯片封装方法，首先将第一芯片130背面利用导热胶贴装在基板110上，利用导热胶特性将芯片内部的热量传导至外部，从而实现散热，提升产品性能，再次将第一芯片130与基板110进行塑封，利用第一塑封体150保护第一芯片130上的铜柱，通过研磨后将铜柱作为焊接点，再次叠装第二芯片170实现叠装，避免芯片直接叠装在芯片背面，解决芯片叠层时芯片crack缺陷。利用第一芯片130是的铜柱塑封研磨后作为焊接点可以更多的输出焊接点以及打线更为简单，再次叠装第二芯片170实现叠装，替代传统叠层芯片需要dummy芯片制造space空间给打线区域，利用研磨第一塑封体150作为打线焊接第二平台，贴装第二芯片170后，再次贴装散热片180，实现将第二芯片170内部的热量传导第二塑封体190外，实现散热功能，提升产品散热性能以及达到整个封装尺寸的减小，从而提升产品体积。利用散热片180的引脚181起到支撑作用，释放芯片/基板110内部应力，减小翘曲warp，提高锡球共面性以及减小封装体内部应力，提高产品良率。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (9)

1.一种叠层芯片封装结构，其特征在于，包括：
基板；
设置在所述基板上的第一芯片；
包覆在所述第一芯片外的第一塑封体；
设置在所述第一塑封体上的第二芯片；
以及，包覆在所述第一塑封体和所述第二芯片外的第二塑封体；
其中，所述第一芯片上具有贯穿所述第一塑封体的第一导电柱，所述第二芯片通过所述第一导电柱与所述第一芯片电连接；所述第一导电柱通过在所述第一芯片的RDL线路上电镀铜柱形成；
所述第一芯片上还设置有贯穿所述第一塑封体的第二导电柱，所述第二导电柱上焊接有第一连接线，所述第一连接线通过所述第二导电柱与所述第一芯片电连接，并与所述基板电连接，且所述第一芯片的宽度大于所述第二芯片的宽度，所述第一导电柱位于所述第二导电柱的内侧，以避免所述第一连接线碰线。
2.根据权利要求1所述的叠层芯片封装结构，其特征在于，所述第一芯片通过导热胶贴装在所述基板上。
3.根据权利要求1所述的叠层芯片封装结构，其特征在于，所述第二芯片为倒装芯片，且所述第二芯片上设置有导电凸点，所述导电凸点与所述第一导电柱连接，以使所述第二芯片与所述第一导电柱电连接。
4.根据权利要求3所述的叠层芯片封装结构，其特征在于，所述第二芯片的背面还贴装有散热片。
5.根据权利要求4所述的叠层芯片封装结构，其特征在于，所述散热片的四周设置有引脚，所述引脚嵌设在所述第二塑封体内并向着所述第一塑封体延伸。
6.根据权利要求4所述的叠层芯片封装结构，其特征在于，所述散热片通过导热胶贴装在所述第二芯片的背面。
7.根据权利要求1所述的叠层芯片封装结构，其特征在于，所述第二芯片为正装芯片，并贴装在所述第一塑封体上，且所述第二芯片上设置有第二连接线，所述第二连接线与所述第一导电柱电连接。
8.一种叠层芯片封装方法，其特征在于，包括以下步骤：
将第一芯片贴装在基板上；
形成包覆在所述第一芯片外的第一塑封体；
将第二芯片贴装在所述第一塑封体上；
形成包覆在所述第一塑封体和所述第二芯片外的第二塑封体；
其中，所述第一芯片上具有贯穿所述第一塑封体的第一导电柱，所述第二芯片通过所述第一导电柱与所述第一芯片电连接；所述第一导电柱通过在所述第一芯片的RDL线路上电镀铜柱形成；
所述第一芯片上还设置有贯穿所述第一塑封体的第二导电柱，所述第二导电柱上焊接有第一连接线，所述第一连接线通过所述第二导电柱与所述第一芯片电连接，并与所述基板电连接，且所述第一芯片的宽度大于所述第二芯片的宽度，所述第一导电柱位于所述第二导电柱的内侧，以避免所述第一连接线碰线。
9.根据权利要求8所述的叠层芯片封装方法，其特征在于，在将第二芯片贴装在所述第一塑封体上的步骤之后，所述叠层芯片封装方法还包括：
将散热片贴装在所述第二芯片的背面。
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