CN113707621B - 半导体封装结构和半导体封装结构的制备方法 - Google Patents

半导体封装结构和半导体封装结构的制备方法 Download PDF

Info

Publication number
CN113707621B
CN113707621B CN202111267247.6A CN202111267247A CN113707621B CN 113707621 B CN113707621 B CN 113707621B CN 202111267247 A CN202111267247 A CN 202111267247A CN 113707621 B CN113707621 B CN 113707621B
Authority
CN
China
Prior art keywords
conductive
substrate
adapter plate
interposer
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202111267247.6A
Other languages
English (en)
Other versions
CN113707621A (zh
Inventor
何正鸿
徐玉鹏
钟磊
李利
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Forehope Electronic Ningbo Co Ltd
Original Assignee
Forehope Electronic Ningbo Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Forehope Electronic Ningbo Co Ltd filed Critical Forehope Electronic Ningbo Co Ltd
Priority to CN202111267247.6A priority Critical patent/CN113707621B/zh
Publication of CN113707621A publication Critical patent/CN113707621A/zh
Application granted granted Critical
Publication of CN113707621B publication Critical patent/CN113707621B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector

Abstract

本发明的实施例提供了一种半导体封装结构和半导体封装结构的制备方法，涉及半导体封装技术领域，该半导体封装结构包括基板、芯片、第一转接板以及第二转接板，通过设置第一转接板和第二转接板实现上层堆叠，避免了激光开孔，从而避免了基板烧坏的问题。同时通过打线方式，将第一转接板与基板实现线路相连，避免了传统POP结构利用锡球焊接产生的虚焊或桥接等工艺问题。同时，此处采用第一转接板贴装在芯片上侧，增加了中间层的高度，方便后续塑封或填充，提升了塑封料或填充料的底部流动性，从而更好地填充中间层，避免传统POP堆叠结构在转接板的锡球间隙空间下填充而产生的底部填充空洞以及填充料流动性不好等问题。

Description

半导体封装结构和半导体封装结构的制备方法
技术领域
本发明涉及半导体封装技术领域，具体而言，涉及一种半导体封装结构和半导体封装结构的制备方法。
背景技术
随着半导体行业的快速发展，电子产品微型化程度越来越高，通信产品需要满足高带宽性能，故POP（Package on Package）堆叠结构广泛应用于半导体行业中，其将存储芯片与处理器芯片封装在一起，以满足高带宽性能，以及实现微型化，其具有封装产品尺寸小，产品性能优越，信号传输频率快等优点，产品主要应用于微型化和薄型化的通信终端产品。由于客户定制化产品的要求，需要在POP堆叠结构上再次堆叠封装结构，实现自由分配存储芯片的大小。传统的POP堆叠结构，通常采用激光开孔将塑封体开孔后漏出基板表面焊盘，并在焊盘上形成金属柱后实现上层堆叠。然而，激光开槽工艺容易导致焊盘烧坏，进而导致上层叠装结构焊接失效，并且受限于基板的焊盘布局，无法实现产品的自主的可分配性。
此外，常规的POP堆叠的封装结构，通常利用锡球来实现层间连接。而不同封装体的材料使用不同，材料间的CTE系数不同，产品回流焊接过程中，容易导致产品翘曲，从而导致锡球与锡球之间桥接或虚焊，影响产品质量。
发明内容
本发明的目的包括，例如，提供了一种半导体封装结构和半导体封装结构的制备方法，其能够避免采用激光开孔工艺，并且能够彻底避免锡球桥接或虚焊的风险，提升产品可靠性。
本发明的实施例可以这样实现：
第一方面，本发明提供一种半导体封装结构，包括：
基板；
贴装在所述基板上的芯片；
贴装在所述芯片上的第一转接板；
贴装在所述第一转接板上的第二转接板；
其中，所述第一转接板的两端设置有第一导电焊盘，所述第一导电焊盘上设置有导电连接线，所述导电连接线与所述基板连接，所述第一转接板通过所述导电连接线与所述基板电连接，所述第二转接板与所述第一转接板电连接。
在可选的实施方式中，所述第一转接板包括承载连接部、设置在所述承载连接部两端的折弯部和与所述折弯部连接的导电部，所述承载连接部贴装在所述芯片的上侧表面，所述折弯部相对于所述承载连接部向下折弯，所述连接部朝向所述承载连接部的两侧延伸，所述第一导电焊盘设置在所述导电部上，所述第二转接板贴装在所述承载连接部上。
在可选的实施方式中，所述基板上还设置填充胶层，所述填充胶层包覆在所述导电连接线和所述连接部外。
在可选的实施方式中，所述基板上还设置有第一塑封体，所述第一塑封体包覆在所述芯片外，并包覆在所述填充胶层外。
在可选的实施方式中，所述第一导电焊盘设置在所述导电部的下侧，所述导电连接线包括金属柱，所述金属柱的一端与所述第一导电焊盘连接，另一端与基板连接。
在可选的实施方式中，所述基板上还设置有第二塑封体和第三塑封体，所述第二塑封体包覆在所述芯片外，所述第一转接板贴装在所述第二塑封体的上侧，所述第三塑封体包覆在所述第二塑封体外。
在可选的实施方式中，所述芯片的上侧表面还设置有粘胶层，所述第一转接板粘接在所述粘胶层上。
在可选的实施方式中，所述第一转接板的上侧设置有第二导电焊盘，所述第二转接板的下侧设置有第一堆叠焊盘，所述第二转接板的上侧设置有第二堆叠焊盘，所述第一堆叠焊盘与所述第二导电焊盘对应并电连接。
在可选的实施方式中，所述第一堆叠焊盘与所述第二导电焊盘之间设置有锡球，所述第一堆叠焊盘与所述第二导电焊盘通过所述锡球电连接。
在可选的实施方式中，所述第二导电焊盘上印刷有锡膏层，所述第一堆叠焊盘通过所述锡膏层贴装在所述第二导电焊盘上，且所述第一堆叠焊盘与所述第二导电焊盘通过所述锡膏层电连接。
第二方面，本发明提供一种半导体封装结构的制备方法，包括：
在基板上贴装芯片；
在所述芯片上贴装第一转接板；
在所述第一转接板上贴装第二转接板；
其中，所述第一转接板的两端设置有第一导电焊盘，所述第一导电焊盘上设置有导电连接线，所述导电连接线与所述基板连接，所述第一转接板通过所述导电连接线与所述基板电连接，所述第二转接板与所述第一转接板电连接。
本发明实施例的有益效果包括，例如：
本发明实施例提供的半导体封装结构，在基板上设置芯片，在芯片上贴装第一转接板，在第一转接板上贴装第二转接板，其中第一转接板的两端设置有第一导电焊盘，第一导电焊盘上设置有导电连接线，导电连接线与基板连接，第一转接板通过导电连接线与基板电连接，第二转接板与第一转接板电连接。通过转接板结构，避免了激光开孔，从而避免了基板烧坏的问题。同时通过打线方式，将第一转接板与基板实现线路相连，避免了传统POP结构利用锡球焊接产生的虚焊或桥接等工艺问题。同时，此处采用第一转接板贴装在芯片上侧，再在第一转接板上贴装第二转接板，增加了第二转接板和基板之间的间距，增加了中间层的高度，从而使得基板上部空间得以扩大，方便后续塑封或填充，提升了塑封料或填充料的底部流动性，从而更好地填充中间层，避免传统POP堆叠结构在转接板的锡球间隙空间下填充而产生的底部填充空洞以及填充料流动性不好等问题。相较于现有技术，本发明提供的一种半导体封装结构，其能够避免采用激光开孔工艺，并且能够彻底避免锡球桥接或虚焊的风险，同时填充效果好，大大提升了产品可靠性。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为本发明第一实施例提供的半导体封装结构的示意图；
图2为图1中Ⅱ的局部放大示意图；
图3为本发明第二实施例提供的半导体封装结构的示意图；
图4为本发明第三实施例提供的半导体封装结构的示意图；
图5为本发明第四实施例提供的半导体封装结构的制备方法的步骤框图；
图6至图10为本发明第四实施例提供的半导体封装结构的制备方法的工艺流程图。
图标：100-半导体封装结构；110-基板；111-打线焊盘；113-填充胶层；130-芯片；131-粘胶层；150-第一转接板；151-第一导电焊盘；153-导电连接线；1531-金属柱；155-承载连接部；157-折弯部；158-第二导电焊盘；159-导电部；160-第二转接板；161-第一堆叠焊盘；163-第二堆叠焊盘；165-锡膏层；170-第一塑封体；180-第二塑封体；190-第三塑封体。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。
因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
在本发明的描述中，需要说明的是，若出现术语“上”、“下”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，若出现术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
正如背景技术中所公开的，现有技术中的POP堆叠结构，其通常采用了锡球作为层间连接结构，实现上下层之间的电连接，然而，不同的层间结构所采用的材料不同，材料间的CTE系数不同，使得产品回流焊接过程中，容易导致产品翘曲，进而使得锡球的水平位置发生改变，导致锡球与锡球之间桥接或虚焊，影响产品质量。并且，常规的POP堆叠结构，还需要在塑封体上激光开孔使得基板110上的焊盘露出，容易导致焊盘烧坏，进而导致上层叠装结构失效，影响电连接性能。此外，常规的POP堆叠结构，为了保证锡球的顺利结合，其层间高度较小，导致塑封或填充胶水时，塑封料或填料的流动性较差，容易出现填充孔洞，影响塑封效果。
为了解决上述问题，本发明提供了一种新型的半导体封装结构100和半导体封装结构100的制备方法，需要说明的是，在不冲突的情况下，本发明的实施例中的特征可以相互结合。
第一实施例
参见图1和图2，本实施例提供了一种半导体封装结构100，其采用打线方式实现层间连接，避免了采用锡球带来的一系列工艺问题，例如虚焊或桥接，同时增高了层间高度，使得填料或塑封料的流动性更好，不易出现填充孔洞，保证了塑封效果。
本实施例提供了一种半导体封装结构100，包括基板110、芯片130、第一转接板150以及第二转接板160，芯片130设置在基板110上，第一转接板150贴装在芯片130上，第二转接板160贴装在第一转接板150上，其中，第一转接板150的两端设置有第一导电焊盘151，第一导电焊盘151上设置有导电连接线153，导电连接线153与基板110连接，第一转接板150通过导电连接线153与基板110电连接，第二转接板160与第一转接板150电连接。
在本实施例中，第一转接板150贴装在芯片130的上侧表面，第二转接板160贴装在第一转接板150的上侧表面，且芯片130倒装在基板110上，第一转接板150通过导电连接线153与基板110电连接，第二转接板160与第一转接板150电连接，进而使得第二转接板160与基板110电连接。其中第二转接板160用于堆叠上部封装结构，从而实现产品的堆叠。此外，第一转接板150的尺寸小于第二转接板160的尺寸，第二转接板160的尺寸与基板110相适应，第一转接板150位于第二转接板160和基板110之间，并压合在第二转接板160和芯片130之间，通过设置第一转接板150，能够有效增加芯片130与第二转接板160之间的距离，从而使得第二转接板160与基板110之间的距离得以增加，增加了中间层的高度。
本实施例通过在基板110上设置芯片130，在芯片130上贴装第一转接板150，在第一转接板150上贴装第二转接板160，其中第一转接板150的两端设置有第一导电焊盘151，第一导电焊盘151上设置有导电连接线153，导电连接线153与基板110连接，第一转接板150通过导电连接线153与基板110电连接，第二转接板160与第一转接板150电连接。通过设置第一转接板150和第二转接板160实现上层堆叠，避免了激光开孔，从而避免了基板110烧坏的问题。同时通过打线方式，将第一转接板150与基板110实现线路相连，避免了传统POP结构利用锡球焊接产生的虚焊或桥接等工艺问题。同时，此处采用第一转接板150贴装在芯片130上侧，再在第一转接板150上贴装第二转接板160，增加了第二转接板160和基板110之间的间距，增加了中间层的高度，从而使得基板110上部空间得以扩大，方便后续塑封或填充，提升了塑封料或填充料的底部流动性，从而更好地填充中间层，避免传统POP堆叠结构在转接板的锡球间隙空间下填充而产生的底部填充空洞以及填充料流动性不好等问题。
在本实施例中，第一转接板150包括承载连接部155、设置在承载连接部155两端的折弯部157和与折弯部157连接的导电部159，承载连接部155贴装在芯片130的上侧表面，折弯部157相对于承载连接部155向下折弯，连接部朝向承载连接部155的两侧延伸，第一导电焊盘151设置在导电部159上，第二转接板160贴装在承载连接部155上。具体地，承载连接部155、折弯部157和导电部159为一体结构，此处第一转接板150呈几字形结构，导电部159与承载连接部155相平行，第一导电焊盘151设置在导电部159的上侧表面，在第一导电焊盘151上打线形成导电连接线153，导电连接线153与基板110电连接。
值得注意的是，本实施例中第一转接板150也可以是平板结构，其中第一导电焊盘151设置在第一转接板150两端的下侧，其同样能够通过打线实现与基板110的电性连接。
在本实施例中，基板110上设置有打线焊盘111，导电连接线153与打线焊盘111连接，从而实现导电连接线153与基板110之间的电连接。具体地，打线焊盘111设置在芯片130的两侧，并且导电部159在基板110上的投影落在芯片130和打线焊盘111之间，从而方便导电连接线153焊接在打线焊盘111上。
在本实施例中，基板110上还设置填充胶层113，填充胶层113包覆在导电连接线153和连接部外。具体地，填充胶层113位于芯片130两侧，可以仅仅将导电连接线153、打线焊盘111和对应的导电部159包覆在内，从而起到对导电连接线153的保护作用。
在本实施例中，基板110上还设置有第一塑封体170，第一塑封体170包覆在芯片130外，并包覆在填充胶层113外。具体地，在设置填充胶层113后，利用塑封料将第二转接板160和基板110之间的中间层空间填满，固化即形成了第一塑封体170，第一塑封体170能够起到对芯片130的保护作用。
在本实施例中，芯片130的上侧表面还设置有粘胶层131，第一转接板150粘接在粘胶层131上。具体地，在芯片130贴装完成后，在芯片130的上侧表面涂覆胶水，将第一转接板150贴合在芯片130的上侧表面，在胶水固化后即形成了粘胶层131，第一转接板150通过粘胶层131与芯片130保持固定，同时也方便后续贴装第二转接板160。
需要说明的是，此处通过设置粘胶层131，能够进一步抬升第一转接板150，进而使得中间层的高度得以进一步增加，以方便进行填胶或塑封操作。粘胶层131可以是银浆或者胶膜等材料。
在本实施例中，第一转接板150的上侧设置有第二导电焊盘158，第二转接板160的下侧设置有第一堆叠焊盘161，第二转接板160的上侧设置有第二堆叠焊盘163，第一堆叠焊盘161与第二导电焊盘158对应并电连接，从而实现了第二转接板160和第一转接板150之间的电连接。具体地，第一导电焊盘151和第二导电焊盘158均与第一转接板150的中间线路层连接，故此处第一导电焊盘151和第二导电焊盘158能够实现电连接，第二转接板160通过第一堆叠焊盘161、第二导电焊盘158、第一导电焊盘151、导电连接线153的共同作用实现了与基板110的电连接，此处第一转接板150起到中间过渡导电的作用，以实现第二转接板160与夹板之间的电连接。第二转接板160通过设置在上侧的第二堆叠焊盘163实现上层堆叠结构，其堆叠结构可以是封装模块，也可以是芯片130，在此不作具体限定。
在本实施例中，第一堆叠焊盘161与第二导电焊盘158之间通过刷锡膏的方式实现连接。具体地，第二导电焊盘158上印刷有锡膏层165，第一堆叠焊盘161通过锡膏层165对应贴装在第二导电焊盘158上，且第一堆叠焊盘161与第二导电焊盘158通过锡膏层165实现电连接。在实际制作时，可利用图案化后的钢网开口印刷锡膏，去除钢网后即在第二导电焊盘158上留下了锡膏层165，在第二导电焊盘158上印刷锡膏后，贴装第二转接板160，第二转接板160下侧的第一堆叠焊盘161贴合在锡膏层165上，通过回流固化后实现电芯连接。这种连接方式相较于常规的锡球连接，能够使得第二转接板160与第一转接板150之间的间距得以减小，有利于二者的固定，同时避免二者翘曲带来的锡球焊接问题，如虚焊、偏移或桥接。
当然，此处第一转接板150和第二转接板160之间也可以通过锡球实现连接，具体地，第一堆叠焊盘161与第二导电焊盘158之间设置有锡球，第一堆叠焊盘161与第二导电焊盘158通过锡球电连接。在实际制作时，第二导电焊盘158上植球形成锡球，然后贴装第二转接板160，第二转接板160下侧的第一堆叠焊盘161通过锡球与第二导电焊盘158连接，并实现电连接。
综上所述，本实施例提供了一种半导体封装结构100，其通过设置第一转接板150和第二转接板160实现产品的堆叠，避免了采用激光开孔工艺，从而避免了基板110烧坏的问题。同时通过打线方式形成导电连接线153，将第一转接板150与基板110通过导电连接线153实现线路相连，同时第二转接板160与第一转接板150之间通过锡膏层165连接，避免了传统POP结构利用锡球焊接产生的虚焊或桥接等工艺问题。同时，此处采用第一转接板150贴装在芯片130上侧，再在第一转接板150上贴装第二转接板160，增加了第二转接板160和基板110之间的间距，增加了中间层的高度，从而使得基板110上部空间得以扩大，方便后续塑封或填充，提升了塑封料或填充料的底部流动性，从而更好地填充中间层，避免传统POP堆叠结构在转接板的锡球间隙空间下填充而产生的底部填充空洞以及填充料流动性不好等问题。
第二实施例
参见图3，本实施例提供了一种半导体封装结构100，其基本结构和原理及产生的技术效果和第一实施例相同，为简要描述，本实施例部分未提及之处，可参考第一实施例中相应内容。
本实施例提供的半导体封装结构100，包括基板110、芯片130、第一转接板150、第二转接板160，芯片130设置在基板110上，第一转接板150贴装在芯片130上，第二转接板160贴装在第一转接板150上，其中，第一转接板150的两端设置有第一导电焊盘151，第一导电焊盘151上设置有导电连接线153，导电连接线153与基板110连接，第一转接板150通过导电连接线153与基板110电连接，第二转接板160与第一转接板150电连接。
在本实施例中，基板110上还设置有第二塑封体180和第三塑封体190，第二塑封体180包覆在芯片130外，第一转接板150贴装在第二塑封体180的上侧，第三塑封体190包覆在第二塑封体180外。具体地，第二塑封体180包覆在芯片130外，第一转接板150贴装在第二塑封体180的上侧，第三塑封体190包覆在第二塑封体180外，并包覆在第一转接板150和导电连接线153外。
在本实施例中，芯片130的上侧表面还设置有粘胶层131，粘胶层131外露于第二塑封体180，在实际塑封时，可以通过选择性塑封方式将芯片130的上侧表面暴露，并形成背面凹槽，然后在背面凹槽内填充粘接胶，方便贴装第一转接板150。
需要说明的是，在实际制作时，在将芯片130贴装在基板110上后，利用塑封料在基板110上形成第二塑封体180，第二塑封体180包覆在芯片130外，然后将第一转接板150贴装在第二塑封体180的上侧表面，并完成打线动作，然后贴装第二转接板160，最后再在第二转接板160和基板110之间利用塑封料形成第三塑封体190，起到对封装结构的保护作用。
在本实施例中，第一转接板150和第二转接板160之间通过锡球实现连接，具体地，第一堆叠焊盘161与第二导电焊盘158之间设置有锡球，第一堆叠焊盘161与第二导电焊盘158通过锡球电连接。在实际制作时，第二导电焊盘158上植球形成锡球，然后贴装第二转接板160，第二转接板160下侧的第一堆叠焊盘161通过锡球与第二导电焊盘158连接，并实现电连接。
需要说明的是，此处第二塑封体180和第三塑封体190采用二次塑封工艺形成，且塑封材料相同，能够进一步减缓基板110翘曲现象。
本实施例提供的半导体封装结构100，通过第一次塑封形成第二塑封体180，第二塑封体180将倒装的芯片130暴露，并预留出芯片130的背面凹槽，在背面凹槽内填充粘接胶后，贴装第一转接板150，完成打线后贴装第二转接板160，然后再次进行第二次塑封，形成第三塑封体190，并将打线结构保护在内。此处通过第一次塑封形成的第二塑封体180可以减缓基板110翘曲现象，同时第二塑封体180能够起到支撑第一转接板150的作用，方便第一转接板150的贴装，也提高了第一转接板150的贴装强度，使得贴装第二转接板160时第一转接板150不会发生偏移问题。
第三实施例
请参见图4，本实施例提供了一种半导体封装结构100，其基本结构和原理及产生的技术效果和第一实施例相同，为简要描述，本实施例部分未提及之处，可参考第一实施例中相应内容。
本实施例提供的半导体封装结构100，包括基板110、芯片130、第一转接板150、第二转接板160，芯片130设置在基板110上，第一转接板150贴装在芯片130上，第二转接板160贴装在第一转接板150上，其中，第一转接板150的两端设置有第一导电焊盘151，第一导电焊盘151上设置有导电连接线153，导电连接线153与基板110连接，第一转接板150通过导电连接线153与基板110电连接，第二转接板160与第一转接板150电连接。第一转接板150包括承载连接部155、设置在承载连接部155两端的折弯部157和与折弯部157连接的导电部159，承载连接部155贴装在芯片130的上侧表面，折弯部157相对于承载连接部155向下折弯，连接部朝向承载连接部155的两侧延伸，第一导电焊盘151设置在导电部159上，第二转接板160贴装在承载连接部155上。
在本实施例中，第一导电焊盘151设置在导电部159的下侧，导电连接线153包括金属柱1531，金属柱1531的一端与第一导电焊盘151连接，另一端与基板110连接，以实现电连接。
第四实施例
参见图5，本实施例提供了一种半导体封装结构的制备方法，用于制备如第一实施例或第二实施例提供的半导体封装结构100。
本实施例提供的半导体封装结构的制备方法，包括以下步骤：
S1：在基板110上贴装芯片130。
结合参见图6，具体地，取一基板110，基板110上设计有打线焊盘111和倒装焊盘，其中基板110上具有打线区域和贴装区域，打线焊盘111位于打线区域，倒装焊盘位于贴装区域，然后将芯片130贴装在倒装焊盘上，此处芯片130为倒装结构，其底部的引脚直接与倒装焊盘焊接，通过回流固化的方式，实现了芯片130的倒装，并保证功能芯片130与基板110之间的电连接。
S2：在芯片130上贴装第一转接板150。
结合参见图7，具体地，在第一转接板150的上侧表面涂覆粘接胶后，贴装第一转接板150，粘胶胶固化后即形成粘胶层131。其中，第一转接板150的两端设置有第一导电焊盘151，在贴装完成第一转接板150后，通过打线方式在第一导电焊盘151上形成导电连接线153，导电连接线153与基板110连接，第一转接板150通过导电连接线153与基板110电连接，通过打线方式将第一转接板150和基板110之间实现线路相连，避免了传统POP结构利用锡球焊接而产生的工艺问题。粘胶层131可以是银浆或者胶膜等材料。
结合参见图8，在本实施例中，在制备如第一实施例提供的半导体封装结构100时，在步骤S2后，需要通过点胶工艺在基板110上点胶形成填充胶层113，利用填充胶层113将打线结构保护起来，通过固化胶体后形成填充胶层113，起到保护作用。
需要说明的是，在制备如第二实施例提供的半导体封装结构100时，则无需形成填充胶层113，并且在步骤S2之前需要在基板110上形成第二塑封体180，第二塑封体180包覆在芯片130外，同时芯片130的上侧表面外露，以形成背面凹槽，在背面凹槽内在背面凹槽内填充粘接胶后，贴装第一转接板150。
S3：在第一转接板150上贴装第二转接板160。
结合参见图9，具体地，在完成第一转接板150的贴装后，通过钢网开口印刷锡方式，在第一转接板150上侧的第二导电焊盘158上印刷锡膏，并贴装第二转接板160，第二转接板160下侧的第一堆叠焊盘161与第二导电焊盘158焊接在一起，通过回流固化锡膏后形成锡膏层165，实现了第一转接板150和第二转接板160之间的电性相连。
需要说明的是，在制备如第二实施例提供的半导体封装结构100时，也可以直接在第二导电焊盘158上植球形成锡球，使得第一堆叠焊盘161与第二导电焊盘158之间通过锡球连接，其同样能够实现第一转接板150和第二转接板160之间的电连接。
结合参见图10，在第二转接板160贴装完成后，可以利用塑封工艺将第二转接板160和第一转接板150之间的中间层塑封起来，形成第一塑封体170，第一塑封体170包覆在芯片130和填充胶层113外。然后在基板110的下侧，通过植球工艺形成锡球，最后通过切割工艺，将产品切割为单颗。其中塑封工艺可以采用点胶、底部填胶的方式。
需要说明的是，在制备如第二实施例提供的半导体封装结构100时，在完成第二转接板160的贴装后，同样利用塑封工艺塑封填充中间层结构，形成第三塑封体190，第三塑封体190包覆在第二塑封体180外，从而能够起到对打线结构的保护作用。
本发明实施例提供的半导体封装结构的制备方法，在基板110上设置芯片130，在芯片130上贴装第一转接板150，在第一转接板150上贴装第二转接板160，其中第一转接板150的两端设置有第一导电焊盘151，第一导电焊盘151上设置有导电连接线153，导电连接线153与基板110连接，第一转接板150通过导电连接线153与基板110电连接，第二转接板160与第一转接板150电连接。通过转接板结构，避免了激光开孔，从而避免了基板110烧坏的问题。同时通过打线方式，将第一转接板150与基板110实现线路相连，避免了传统POP结构利用锡球焊接产生的虚焊或桥接等工艺问题。同时，此处采用第一转接板150贴装在芯片130上侧，再在第一转接板150上贴装第二转接板160，增加了第二转接板160和基板110之间的间距，增加了中间层的高度，从而使得基板110上部空间得以扩大，方便后续塑封或填充，提升了塑封料或填充料的底部流动性，从而更好地填充中间层，避免传统POP堆叠结构在转接板的锡球间隙空间下填充而产生的底部填充空洞以及填充料流动性不好等问题。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种半导体封装结构，其特征在于，包括：
基板；
贴装在所述基板上的芯片；
贴装在所述芯片上的第一转接板；
贴装在所述第一转接板上的第二转接板；
其中，所述第一转接板的两端设置有第一导电焊盘，所述第一导电焊盘上设置有导电连接线，所述导电连接线与所述基板连接，所述第一转接板通过所述导电连接线与所述基板电连接，所述第二转接板与所述第一转接板电连接；
所述第一转接板包括承载连接部、设置在所述承载连接部两端的折弯部和与所述折弯部连接的导电部，所述承载连接部贴装在所述芯片的上侧表面，所述折弯部相对于所述承载连接部向下折弯，所述导电部朝向所述承载连接部的两侧延伸，所述第一导电焊盘设置在所述导电部上，所述第二转接板贴装在所述承载连接部上。
2.根据权利要求1所述的半导体封装结构，其特征在于，所述基板上还设置填充胶层，所述填充胶层包覆在所述导电连接线和所述连接部外。
3.根据权利要求2所述的半导体封装结构，其特征在于，所述基板上还设置有第一塑封体，所述第一塑封体包覆在所述芯片外，并包覆在所述填充胶层外。
4.根据权利要求1所述的半导体封装结构，其特征在于，所述第一导电焊盘设置在所述导电部的下侧，所述导电连接线包括金属柱，所述金属柱的一端与所述第一导电焊盘连接，另一端与基板连接。
5.根据权利要求1所述的半导体封装结构，其特征在于，所述基板上还设置有第二塑封体和第三塑封体，所述第二塑封体包覆在所述芯片外，所述第一转接板贴装在所述第二塑封体的上侧，所述第三塑封体包覆在所述第二塑封体外。
6.根据权利要求1所述的半导体封装结构，其特征在于，所述芯片的上侧表面还设置有粘胶层，所述第一转接板粘接在所述粘胶层上。
7.根据权利要求1所述的半导体封装结构，其特征在于，所述第一转接板的上侧设置有第二导电焊盘，所述第二转接板的下侧设置有第一堆叠焊盘，所述第二转接板的上侧设置有第二堆叠焊盘，所述第一堆叠焊盘与所述第二导电焊盘对应并电连接。
8.根据权利要求7所述的半导体封装结构，其特征在于，所述第一堆叠焊盘与所述第二导电焊盘之间设置有锡球，所述第一堆叠焊盘与所述第二导电焊盘通过所述锡球电连接。
9.根据权利要求7所述的半导体封装结构，其特征在于，所述第二导电焊盘上印刷有锡膏层，所述第一堆叠焊盘通过所述锡膏层贴装在所述第二导电焊盘上，且所述第一堆叠焊盘与所述第二导电焊盘通过所述锡膏层电连接。
10.一种半导体封装结构的制备方法，用于制备如权利要求1-9任一项所述的半导体封装结构，其特征在于，包括：
在基板上贴装芯片；
在所述芯片上贴装第一转接板；
在所述第一转接板上贴装第二转接板；
其中，所述第一转接板的两端设置有第一导电焊盘，所述第一导电焊盘上设置有导电连接线，所述导电连接线与所述基板连接，所述第一转接板通过所述导电连接线与所述基板电连接，所述第二转接板与所述第一转接板电连接。
CN202111267247.6A 2021-10-29 2021-10-29 半导体封装结构和半导体封装结构的制备方法 Active CN113707621B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202111267247.6A CN113707621B (zh) 2021-10-29 2021-10-29 半导体封装结构和半导体封装结构的制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111267247.6A CN113707621B (zh) 2021-10-29 2021-10-29 半导体封装结构和半导体封装结构的制备方法

Publications (2)

Publication Number Publication Date
CN113707621A CN113707621A (zh) 2021-11-26
CN113707621B true CN113707621B (zh) 2022-02-08

Family

ID=78647462

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111267247.6A Active CN113707621B (zh) 2021-10-29 2021-10-29 半导体封装结构和半导体封装结构的制备方法

Country Status (1)

Country Link
CN (1) CN113707621B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116487276B (zh) * 2023-04-26 2024-02-23 珠海妙存科技有限公司 一种芯片及其制作方法、半导体器件

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10294423A (ja) * 1997-04-17 1998-11-04 Nec Corp 半導体装置
US7429787B2 (en) * 2005-03-31 2008-09-30 Stats Chippac Ltd. Semiconductor assembly including chip scale package and second substrate with exposed surfaces on upper and lower sides
CN101572261A (zh) * 2008-04-28 2009-11-04 鸿富锦精密工业（深圳）有限公司 芯片封装结构

Also Published As

Publication number Publication date
CN113707621A (zh) 2021-11-26

Similar Documents

Publication Publication Date Title
US11133296B2 (en) Semiconductor package
US7960816B2 (en) Semiconductor package with passive device integration
US8525322B1 (en) Semiconductor package having a plurality of input/output members
US7619305B2 (en) Semiconductor package-on-package (POP) device avoiding crack at solder joints of micro contacts during package stacking
CN111584478B (zh) 一种叠层芯片封装结构和叠层芯片封装方法
US10950586B2 (en) Semiconductor devices having upper and lower solder portions and methods of fabricating the same
CN113707621B (zh) 半导体封装结构和半导体封装结构的制备方法
CN112768437B (zh) 多层堆叠封装结构和多层堆叠封装结构的制备方法
KR101474189B1 (ko) 집적회로 패키지
CN111816625A (zh) 多层芯片堆叠结构和多层芯片堆叠方法
US20110278725A1 (en) Stacking of transfer carriers with aperture arrays as interconnection joints
JP2008270303A (ja) 積層型半導体装置
JP3838530B2 (ja) 半導体装置の製造方法
US20090206481A1 (en) Stacking of transfer carriers with aperture arrays as interconnection joints
CN218647928U (zh) 半导体封装结构
KR101432486B1 (ko) 집적회로 패키지 제조방법
CN111739873B (zh) 柔性基板叠层封装结构和柔性基板叠层封装方法
CN111739880B (zh) 半导体封装结构和半导体封装结构制作方法
CN113707651A (zh) 半导体封装结构和半导体封装结构的制备方法
CN115513167A (zh) 一种堆叠式封装结构及其制造方法
US20080179721A1 (en) Stacking of transfer carriers with aperture arrays as interconnection joints
CN105590920A (zh) 半导体封装
JPH04329659A (ja) 混成集積回路装置およびその製造方法
CN113113374A (zh) 一种封装用圆球及其封装结构
CN111739862A (zh) 半导体封装结构和半导体封装结构制作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant