CN109524409A - 形成三维存储器的方法 - Google Patents

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Abstract

本发明提供了一种形成三维存储器的方法，包括：提供半导体结构，所述半导体结构具有第一衬底、位于第一衬底上的堆叠的第一堆栈以及穿过所述第一堆栈的多个第一沟道层；在所述第一堆栈的表面覆盖与所述第一堆栈键合的剥离层，所述剥离层的材料为单晶硅；图案化所述剥离层形成导电图案层，所述导电图案层包括多个相互隔离的中间导电部；形成覆盖所述导电图案层的第二堆栈；形成穿过所述第二堆栈的多个第二沟道层，每一第二沟道层通过中间导电部电连接至对应的第一沟道层。

Description

形成三维存储器的方法
技术领域
本发明主要涉及半导体制造方法，尤其涉及一种形成三维存储器的方法。
背景技术
为了克服二维存储器件的限制，业界已经研发并大规模量产了具有三维(3D)结构的存储器件，其通过将存储器单元三维地布置在衬底之上来提高集成密度。
在例如3D NAND闪存的三维存储器件中，存储阵列可包括具有沟道结构的核心(core)区。沟道结构形成于垂直贯穿三维存储器件的堆叠层(stack)的沟道孔中。通常通过单次刻蚀来形成堆叠层的沟道孔。但是为了提高存储密度和容量，三维存储器的层数(tier)继续增大，例如从64层增长到96层、128层或更多层。在这种趋势下，单次刻蚀的方法在处理成本上越来越高，在处理能力上越来越没有效率。
一些改进的方法尝试将堆叠层分为多个相互堆叠的堆栈(deck)。在形成一个堆栈后，先刻蚀沟道孔和形成沟道结构，然后继续堆叠堆栈。堆栈之间通过位于二者之间共用的导电部连接。导电部的材料通常为多晶硅。当导电部的位置或者形态不佳时，容易导致多晶硅反型(inversion)失败，从而造成多晶硅电阻过高、电子迁移率过低。这导致沟道电流降低，从而严重影响三维存储器的编程/写入/擦除等性能。为解决这一问题，一些进一步的改进方法在形成下堆栈后先刻蚀下沟道孔，再堆叠上堆栈且刻蚀上沟道孔，然后形成填充上、下沟道孔的沟道结构。然而这种方式在湿法刻蚀步骤容易损坏堆栈的堆叠层。并且当上、下沟道孔对准不良时，填充沟道结构的过程中的等离子体也会损坏堆栈的堆叠层。另外，填充沟道层和介质层时还容易导致孔的堵塞，引入空气隙而影响存储单元性能。
发明内容
本发明要解决的技术问题是提供一种形成三维存储器的方法，以降低电阻，提高电子迁移率，提升三维存储器的电气性能。
为解决上述技术问题，本发明提供了一种形成三维存储器的方法，包括：提供半导体结构，所述半导体结构具有第一衬底、位于第一衬底上的堆叠的第一堆栈以及穿过所述第一堆栈的多个第一沟道层；在所述第一堆栈的表面覆盖与所述第一堆栈键合的剥离层，所述剥离层的材料为单晶硅；图案化所述剥离层形成导电图案层，所述导电图案层包括多个相互隔离的中间导电部；形成覆盖所述导电图案层的第二堆栈；形成穿过所述第二堆栈的多个第二沟道层，每一第二沟道层通过中间导电部电连接至对应的第一沟道层。
在本发明的一实施例中，形成与所述第一堆栈键合的剥离层的步骤包括：在第二衬底的表面形成剥离层，键合所述第二衬底与所述第一堆栈，所述第二衬底具有所述剥离层的一面接触所述第一堆栈；将所述剥离层与所述第二衬底分离。
在本发明的一实施例中，采用等离子体注入工艺在所述第二衬底的表面形成剥离层。
在本发明的一实施例中，所述等离子体为氢等离子体。
在本发明的一实施例中，图案化所述剥离层形成导电图案层的步骤之后还包括：在所述多个中间导电部之间填充绝缘材料，以形成隔离所述多个中间导电部的层间绝缘层。
在本发明的一实施例中，形成穿过所述第二堆栈的多个第二沟道层的步骤包括：在所述第二沟道层的底部形成硅外延层，所述硅外延层的至少一部分嵌入到所述中间导电部中。
在本发明的一实施例中，形成穿过所述第二堆栈的多个第二沟道层时，对齐所述第二沟道层的中心线与所述第一沟道层的中心线。
在本发明的一实施例中，采用光学对准法对齐所述第二沟道层的中心线与所述第一沟道层的中心线。
在本发明的一实施例中，图案化所述剥离层形成导电图案层的步骤包括：在剥离层的表面覆盖刻蚀阻挡层，所述刻蚀阻挡层上具有图案，通过曝光、光刻和刻蚀工艺将所述刻蚀阻挡层上的图案转移到所述剥离层上。
在本发明的一实施例中，形成隔离所述多个中间导电部的层间绝缘层之后还包括：平坦化所述导电图案层和所述层间绝缘层。
与现有技术相比，本发明具有以下优点：本发明提供了一种形成三维存储器的方法，在第一堆栈的表面覆盖与第一堆栈键合的剥离层，剥离层的材料为单晶硅，具有更低的捕获密度和电阻，可以提高堆栈间的电子迁移率，从而提升存储器的电气性能；此外，导电图案层由剥离层图案化形成，其材料也是单晶硅，可以在导电图案层上直接形成第二堆栈的硅外延层，使存储单元具有更收敛的阈值电压(Vt)分布；剥离层由第二衬底剥离形成，第二衬底可以重复使用，降低了硅晶圆工艺成本。
附图说明
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：
图1是一种三维存储器中分次形成的沟道结构示意图。
图2是一种三维存储器中单次形成的沟道结构示意图。
图3是根据本发明的一实施例的形成三维存储器的方法的流程图。
图4A-4E是根据本发明的一实施例的形成三维存储器的方法的示例性过程的剖面示意图。
图5是根据本发明的一实施例的在第一堆栈的表面覆盖与第一堆栈键合的剥离层的方法的流程图。
图6A-6E是根据本发明的一实施例的在第一堆栈的表面覆盖与第一堆栈键合的剥离层的方法的示例性过程的剖面示意图。
图7是根据本发明的一实施例的三维存储器的剖面示意图。
具体实施方式
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。
如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。
在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。例如，如果翻转附图中的器件，则被描述为在其他元件或特征“下方”或“之下”或“下面”的元件的方向将改为在所述其他元件或特征的“上方”。因而，示例性的词语“下方”和“下面”能够包含上和下两个方向。器件也可能具有其他朝向(旋转90度或处于其他方向)，因此应相应地解释此处使用的空间关系描述词。此外，还将理解，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
在本申请的上下文中，所描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
应当理解，当一个部件被称为“在另一个部件上”、“连接到另一个部件”、“耦合于另一个部件”或“接触另一个部件”时，它可以直接在该另一个部件之上、连接于或耦合于、或接触该另一个部件，或者可以存在插入部件。相比之下，当一个部件被称为“直接在另一个部件上”、“直接连接于”、“直接耦合于”或“直接接触”另一个部件时，不存在插入部件。同样的，当第一个部件被称为“电接触”或“电耦合于”第二个部件，在该第一部件和该第二部件之间存在允许电流流动的电路径。该电路径可以包括电容器、耦合的电感器和/或允许电流流动的其它部件，甚至在导电部件之间没有直接接触。
三维存储器的堆叠层(stack)由多个堆栈(deck)堆叠而成，相邻堆栈间的沟道层电连接。现有的方法所制造的沟道层在堆栈间处的形态不良，很容易降低沟道层间的导电能力。
图1是一种三维存储器中分次形成(多次刻蚀多次填充)的沟道结构示意图：DCF(Dual Cell Formation)，即对于多层堆栈的沟道孔，第一沟道孔刻蚀并填充完成后，形成栈间导电图案，再进行第二沟道孔的刻蚀及填充，依次类推，逐层堆栈叠加。如图1所示，三维存储器100可包括核心区中的衬底11、下层堆栈12和上层堆栈13。下层堆栈12和上层堆栈13依次堆叠于衬底11之上。下层堆栈12具有多个垂直于衬底的第一沟道孔12a，其内有第一存储器层12b和第一沟道层12c。上层堆栈13具有多个与第一沟道孔12a对准的第二沟道孔13a，其内有第二存储器层13b和第二沟道层13c。在此，存储器层12b或13b可包括阻挡层、电荷捕获层和隧穿层。下层堆栈12和上层堆栈13之间的堆栈中间层14内设有导电部14a，其连接第一沟道层12b和第二沟道层13b。这一三维存储器100的下层堆栈12和上层堆栈13可以先后制作，从而第一沟道孔12a和第二沟道孔13a及其沟道结构可以分成两次形成。这样，降低了沟道工艺的难度。但是在形成上层堆栈13的过程中，会在导电部14a上也形成一部分第二存储器层13b，导致第二存储器层13b会在导电部14a上有不导电的凸出部13d。当向栅极施加电压时，凸出部导致中间导电部作为导电沟道的部位无法反型，从而使得上下第一沟道孔12a和第二沟道孔13a电学导通失败。然而，去除凸出部13d存在破坏导电部14a形貌的风险，在额外繁复的工艺步骤后，第二沟道孔底部的形貌也很难控制，影响Cell存储性能。
图2是一种三维存储器中一次形成(多次刻蚀一次填充)的沟道结构示意图：SCF(Single Cell Formation)，即对于多层堆栈的沟道孔，第一沟道孔单独刻蚀，并用临时牺牲层填充，再形成栈间导电图案，进行第二沟道孔刻蚀，去除牺牲层后，第一、第二沟道孔同时填充。参考图2所示，三维存储器200可包括核心区中的衬底21、下层堆栈22和上层堆栈23。下层堆栈22和上层堆栈23依次堆叠于衬底21之上。下层堆栈22具有多个垂直于衬底的第一沟道孔22a，上层堆栈23具有多个大致上与第一沟道孔22a对准的第二沟道孔23a。存储器200还有从第一沟道孔22a贯穿到第二沟道孔23a的存储器层24a和沟道层24b。在此，存储器层24a可包括阻挡层、电荷捕获层和隧穿层。这一三维存储器100可以在形成第一沟道孔22a和第二沟道孔23a一次形成沟道结构。这样，可以避免如图1的导电部反型失败的问题。但是在形成沟道结构的过程中，容易损坏堆栈位置A、B处的堆叠层。并且当上、下沟道孔22a、23a如图2中所示对准不良时，填充沟道结构的过程中的等离子体也会损坏堆栈位置C、D的堆叠层。另外，填充沟道层24b和介质层24c时还容易导致沟道孔的堵塞，尤其是在堆栈连接处，从而导致处于下层的第一沟道孔无法有效填充包括诸如阻挡层、电荷捕获层、隧穿层及介电层。
本发明的实施例描述一种形成三维存储器的方法，可以克服上述现有多次形成或一次形成多层堆栈三维存储器中存在的问题。图3是根据本发明的一实施例的形成三维存储器的方法的流程图。图4A-4E是根据本发明的一实施例的形成三维存储器的方法的示例性过程的剖面示意图。下面参考图3-4E所示描述本实施例的形成三维存储器的方法。
在步骤302中，提供半导体结构。
此半导体结构是将被用于后续制程以最终形成三维存储器件的至少一部分。半导体结构可包括阵列区，阵列区可包括核心区和字线连接区。从垂直方向看，核心区可具有衬底、位于衬底上的堆叠的第一堆栈以及穿过第一堆栈的第一垂直结构。第一垂直结构包括第一沟道层，第一沟道层可与其它导电部相互电连接。在图4A所示例的半导体结构中，半导体结构400a可包括衬底401、位于衬底401上的第一堆栈410。第一堆栈410可为第一材料层411和第二材料层412交替层叠的叠层。第一材料层411可为栅极层或伪栅极层。第一堆栈410中设有垂直于衬底401表面的第一垂直结构，包括第一沟道层413。需要指出的是，第一垂直结构也可以为虚拟沟道结构，其内部结构可以与用于核心区的沟道结构相同或者有所差别。
第一垂直结构还可包括在第一沟道层413与第一垂直结构所在的第一沟道孔之间从外到内设置的阻挡层、电荷捕获层和隧穿层。这些层构成第一存储器层414。存储器层414可以不是设置在第一沟道孔内的介质层，而是设置在第一材料层411中靠近第一沟道孔的横向沟槽内的浮栅结构。第一存储器层414的一些示例细节将在后文描述。
在本发明的实施例中，衬底401的材料例如是硅。第一材料层411和第二材料层412例如是氮化硅和氧化硅的组合。以氮化硅和氧化硅的组合为例，可以采用化学气相沉积(CVD)、原子层沉积(ALD)或其他合适的沉积方法，依次在衬底401上交替沉积氮化硅和氧化硅，形成第一堆栈410。
第一垂直结构的底部可具有硅外延层413a。硅外延层413a的材料例如是硅。
尽管在此描述了初始的半导体结构的示例性构成，但可以理解，一个或多个特征可以从这一半导体结构中被省略、替代或者增加到这一半导体结构中。例如，衬底中可根据需要形成各种阱区；第一沟道层413内还可设有填充层415。填充层415可以起到支撑物的作用。填充层415的材料可以是氧化硅。填充层415可以是实心的，也可以是中空的。此外，所举例的各层的材料仅仅是示例性的，例如衬底401还可以是其他含硅的衬底，例如SOI(绝缘体上硅)、SiGe、Si:C等。
在步骤304中，在第一堆栈的表面覆盖与第一堆栈键合的剥离层。
在此步骤中，在第一堆栈的表面形成覆盖第一堆栈的剥离层，该剥离层与第一堆栈键合。在此，剥离层的材料为单晶硅。与多晶硅相比，单晶硅具有更低的捕获密度和电阻，可以提高堆栈间的电子迁移率，从而提升存储器的读写性能。剥离层可以从其它材料层中剥离形成，因此叫作剥离层。形成覆盖第一堆栈且与第一堆栈键合剥离层的方法可以是智能剥离法(Smart-cut method)，智能剥离法的具体过程将在后文详述。
在图4B所示例的半导体结构的剖面图中，半导体结构400b的第一堆栈410的表面形成有覆盖第一堆栈410的剥离层420。剥离层420与第一堆栈410键合。剥离层420的材料为单晶硅，具有更低的捕获密度和电阻，可以提高堆栈间的电子迁移率，从而提升存储器的电气性能。
在步骤306中，图案化剥离层形成导电图案层。
在此步骤中，图案化剥离层形成导电图案层，导电图案层包括多个相互隔离的中间导电部。图案化剥离层形成导电图案层的步骤可以包括：在剥离层的表面覆盖刻蚀阻挡层，刻蚀阻挡层上具有图案，通过曝光、光刻和刻蚀工艺可以将刻蚀阻挡层上的图案转移到剥离层上，从而形成了导电图案层。其中，未被刻蚀阻挡层覆盖的剥离层被刻蚀，使得第一堆栈的顶部被暴露出来，被刻蚀阻挡层覆盖的剥离层未被刻蚀，形成多个中间导电部。图案化剥离层形成导电图案层的步骤之后还可以包括：在多个中间导电部之间填充绝缘材料，以形成隔离多个中间导电部的层间绝缘层(Inter-Layer Dielectric,ILD)。填充绝缘材料的方法可以是沉积绝缘材料，然后进行化学机械平坦化(Chemical MechanicalPolishing，CMP)。绝缘材料可以例如是氧化硅。
在图4C所示例的半导体结构的剖面图中，半导体结构400c的第一堆栈410的表面形成有导电图案层421。导电图案层421包括多个相互隔离的中间导电部421a。图案化剥离层420形成导电图案层421的步骤可以包括：在剥离层420的表面覆盖刻蚀阻挡层，通过曝光、光刻和刻蚀工艺可以将刻蚀阻挡层上的图案转移到剥离层420上，从而形成了导电图案层421。其中，未被刻蚀阻挡层覆盖的剥离层420被刻蚀，使得第一堆栈410的顶部被暴露出来，被刻蚀阻挡层覆盖的剥离层420未被刻蚀，形成多个中间导电部421a。图案化剥离层形成导电图案层421的步骤之后还可以包括：在多个中间导电部421a之间填充绝缘材料，以形成隔离多个中间导电部的层间绝缘层422。填充绝缘材料的方法可以是沉积绝缘材料，然后进行化学机械平坦化。绝缘材料可以例如是氧化硅。
在步骤308中，形成覆盖导电图案层的第二堆栈。
在此步骤中，形成第二堆栈以便与第一堆栈组成堆叠层(stack)。值得注意的是，此次的第二堆栈并不限于一层堆栈，也可以大于一层的其它数目的堆栈，例如两层、三层或更多层。
第二堆栈的结构与第一堆栈的结构可以是类似的。例如，第二堆栈包括相互堆叠的第一材料层和第二材料层。可以理解，第二堆栈与第一堆栈也可以在结构、材料等方面有所不同。
在图4D所示例的半导体结构的剖面图中，半导体结构500d的第一堆栈410上形成了第二堆栈430。第二堆栈430为第一材料层431和第二材料层432交替层叠的叠层。
步骤310，形成穿过第二堆栈的多个第二沟道层。在此，每一第二沟道层通过其中一中间导电部连接对应的第一沟道层。形成穿过第二堆栈的多个第二沟道层的步骤还可以包括在第二沟道层的底部形成硅外延层，硅外延层的至少一部分嵌入到中间导电部中。在本发明的一优化例中，形成穿过第二堆栈的多个第二沟道层时，对齐第二沟道层的中心线与第一沟道层的中心线。例如，可以采用光学对准法对齐第二沟道层的中心线与第一沟道层的中心线。
在此，可以先在第二堆栈中形成多个垂直于衬底表面的第二沟道孔，第二沟道孔对应第一沟道孔。第二沟道孔用来容纳后续将形成的存储元件。
可使用一道光刻制程在核心区的第二堆栈形成第二沟道孔。例如，可使用一个光掩模对核心区进行曝光，配合相应的刻蚀，形成第二沟道孔。在此所使用的光掩模可以与形成第一沟道孔所使用的光掩模相同。
在图4E所示例的半导体结构的剖面图中，在半导体结构400e的第二沟道孔433内形成沿着其侧壁从外到内设置的阻挡层、电荷捕获层和隧穿层。这些层构成第二存储器层434。另外，第二存储器层434内形成垂直的第二沟道层435。第二沟道层435延伸到第二沟道孔433的底部。第二沟道孔433的底部形成有硅外延层436，硅外延层436的至少一部分嵌入到中间导电部421a中，从而连接中间导电部421a。
可选地，形成穿过第二堆栈430的多个第二沟道层433时，对齐第二沟道层433的中心线与第一沟道层413的中心线。例如，可以采用光学对准法对齐第二沟道层433的中心线与第一沟道层413的中心线。
可选地，第二沟道层435内可形成填充层437。填充层437可以起到支撑物的作用。填充层437可以是实心的，也可以是中空的。
在此，第二存储器层434、第二沟道层435和填充层437的其他细节可参考步骤402中描述的第一存储器层414、第一沟道层415和填充层416，在此不再展开。
至此，三维存储器的沟道结构的工艺基本完成。在这些工艺完成后，再加上常规的工艺，即可得到三维存储器。举例来说，当三维存储器为电荷俘获型存储器时，图4E所示的半导体结构400e中的第一堆栈410和第二堆栈430为伪栅极堆栈，第一材料层411和431为伪栅极层，则在步骤408之后，还包括将第一堆栈和第二堆栈中的第一材料层411和431替换为栅极层。又如，当三维存储器为浮栅型存储器时，第一堆栈410和第二堆栈430为栅极堆栈，第一堆栈和第二堆栈中的第一材料层411和431为栅极层，在步骤408之后不需经过材料替换的步骤。
在此使用了流程图用来说明根据本申请的实施例的方法所执行的操作。应当理解的是，前面的操作不一定按照顺序来精确地执行。相反，可以按照倒序或同时处理各种步骤。同时，或将其他操作添加到这些过程中，或从这些过程移除某一步或数步操作。
本发明提供了一种形成三维存储器的方法，在第一堆栈的表面覆盖与第一堆栈键合的剥离层，剥离层的材料为单晶硅，具有更低的电子捕获缺陷态密度和电阻，可以提高堆栈间的电子迁移率，从而提升存储器的电性能；此外，导电图案层由剥离层图案化形成，其材料也是单晶硅，可以在导电图案层上直接形成第二堆栈的硅外延层，使存储单元具有更收敛的阈值电压(Vt)分布；剥离层由第二衬底剥离形成，第二衬底可以重复使用，降低了硅晶圆的工艺成本。
图5是根据本发明的一实施例的在第一堆栈的表面覆盖与第一堆栈键合的剥离层的方法的流程图。图6A-6E是根据本发明的一实施例的在第一堆栈的表面覆盖与第一堆栈键合的剥离层的方法的示例性过程的剖面示意图。下面参考图5-6E所示描述本实施例的在第一堆栈的表面覆盖与第一堆栈键合剥离层的方法。
在步骤502中，在第二衬底的表面形成剥离层。
在此步骤中，在第二衬底的表面形成剥离层。可以等离子注入工艺在第二衬底的表面形成剥离层。等离子体注入工艺中等离子体可以是氢等离子体，也可以是氢的同位素，例如氘等离子体、氚等离子体，亦或其它既不破坏硅原子晶体结构，也不影响存储器电性能的等离子体或其它激活粒子(Radical)状态。以氢等离子体为例，氢等离子体包括氢原子、氢气分子、氢离子及带电氢粒子、团簇等，整体呈等离子状态。在等离子注入过程中，通过调整注入能量可以控制形成剥离层的厚度。
在图6A所示例的半导体结构的剖面图中，在第二衬底601的表面注入等离子体。等离子体可以是氢等离子体，也可以是氢的同位素，例如氘等离子体、氚等离子体，亦或其它既不破坏硅原子晶体结构，也不影响存储器电性能的等离子体或其它激活粒子(Radical)状态。。以氢等离子体为例，氢等离子体包括氢原子、氢气分子、氢离子及带电氢粒子、团簇等，整体呈等离子状态。在图6B所示例的半导体结构的剖面图中，经过等离子体注入工艺之后，在第二衬底601的表面形成有剥离层602。在等离子注入过程中，通过调整注入能量可以控制形成剥离层602的厚度。
在步骤504中，键合第二衬底与第一堆栈。
在此步骤中，键合第二衬底与第一堆栈，第二衬底具有剥离层的一面接触第一堆栈。键合第二衬底与第一堆栈的方法可以是翻转第二衬底，将翻转的第二衬底与第一堆栈键合，此时第一堆栈位于第二衬底的下方，也可以是翻转第一堆栈，将翻转的第一堆栈与第二衬底键合，此时第一堆栈位于第二衬底的上方。
在图6C所示例的半导体结构的剖面图中，第二衬底601具有剥离层602的一面接触第一堆栈610。第二衬底602被翻转，被翻转的第二衬底602与第一堆栈610键合，第一堆栈610位于第二衬底601的下方。在图6C-1所示例的半导体结构的剖面图中，第二衬底601具有剥离层602的一面接触第一堆栈610。第一堆栈610被翻转，被翻转的第一堆栈610与第二衬底602键合，第一堆栈610位于第二衬底601的上方。
在步骤506中，将剥离层与第二衬底分离。
在此步骤中，注入等离子的剥离层与第二衬底的其它部分具有不同的性能，利用性能的区别可以将剥离层与第二衬底分开，从而形成与第一堆栈键合的剥离层。在后续工艺中，一些高温制程会使得剥离层中的等离子体挥发，剥离层的材料为单晶硅，不包含等离子体成分。
在图6D和6E所示例的半导体结构的剖面图中，注入等离子的剥离层602与第二衬底601的其它部分具有不同的性能，利用性能的区别可以将剥离层602与第二衬底601分开，从而形成与第一堆栈610键合的剥离层602。在后续工艺中，一些高温制程会使得剥离层602中的等离子体挥发，剥离层602的材料为单晶硅，不包含形成剥离层时注入的等离子体成分，故而不影响器件性能。
图7是根据本发明的一实施例的三维存储器的剖面示意图。该三维存储器可以通过上文描述的方法形成。三维存储器包括半导体结构700。参考图7所示，半导体结构700具有第一衬底701、位于第一衬底上的堆叠的第一堆栈710以及穿过第一堆栈710的多个第一沟道层711。与第一堆栈710键合的导电图案层720，导电图案层720包括多个相互隔离的中间导电部721。覆盖导电图案层720的第二堆栈730。穿过第二堆栈730的多个第二沟道层731，每一第二沟道层731通过中间导电部721电连接至对应的第一沟道层711。其中，导电图案层720通过图案化剥离层形成，剥离层形成于第二衬底的表面，且剥离层的材料为单晶硅。
在本发明的一实施例中，采用等离子体注入工艺在第二衬底的表面形成剥离层。在本发明的一实施例中，等离子体为氢等离子体。在本发明的一实施例中，多个第二沟道层731的底部包括硅外延层732，硅外延层732的至少一部分嵌入中间导电部721。在本发明的一实施例中，第二沟道层731的中心线与第一沟道层711的中心线对齐。
本发明提供了一种三维存储器，在第一堆栈的表面覆盖与第一堆栈的键合的导电图案层，导电图案层的材料为单晶硅，具有更低的捕获密度和电阻，可以提高堆栈间的电子迁移率，使存储单元具有更收敛的阈值电压(Vt)分布；此外，可以在导电图案层上直接形成第二堆栈的硅外延层，进一步提升了导电性能。
本申请使用了特定词语来描述本申请的实施例。如“一个实施例”、“一实施例”、和/或“一些实施例”意指与本申请至少一个实施例相关的某一特征、结构或特点。因此，应强调并注意的是，本说明书中在不同位置两次或多次提及的“一实施例”或“一个实施例”或“一替代性实施例”并不一定是指同一实施例。此外，本申请的一个或多个实施例中的某些特征、结构或特点可以进行适当的组合。
虽然本发明已参照当前的具体实施例来描述，但是本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本发明，在没有脱离本发明精神的情况下还可作出各种等效的变化或替换，因此，只要在本发明的实质精神范围内对上述实施例的变化、变型都将落在本申请的权利要求书的范围内。

Claims (10)

1.一种形成三维存储器的方法，包括：
提供半导体结构，所述半导体结构具有第一衬底、位于第一衬底上的堆叠的第一堆栈以及穿过所述第一堆栈的多个第一沟道层；
在所述第一堆栈的表面覆盖与所述第一堆栈键合的剥离层，所述剥离层的材料为单晶硅；
图案化所述剥离层形成导电图案层，所述导电图案层包括多个相互隔离的中间导电部；
形成覆盖所述导电图案层的第二堆栈；
形成穿过所述第二堆栈的多个第二沟道层，每一第二沟道层通过中间导电部电连接至对应的第一沟道层。
2.根据权利要求1所述的形成三维存储器的方法，其特征在于，形成与所述第一堆栈键合的剥离层的步骤包括：
在第二衬底的表面形成剥离层，
键合所述第二衬底与所述第一堆栈，所述第二衬底具有所述剥离层的一面接触所述第一堆栈；
将所述剥离层与所述第二衬底分离。
3.根据权利要求2所述的形成三维存储器的方法，其特征在于，采用等离子体注入工艺在所述第二衬底的表面形成剥离层。
4.根据权利要求3所述的形成三维存储器的方法，其特征在于，所述等离子体为氢等离子体。
5.根据权利要求1所述的形成三维存储器的方法，其特征在于，图案化所述剥离层形成导电图案层的步骤之后还包括：在所述多个中间导电部之间填充绝缘材料，以形成隔离所述多个中间导电部的层间绝缘层。
6.根据权利要求1所述的形成三维存储器的方法，其特征在于，形成穿过所述第二堆栈的多个第二沟道层的步骤包括：在所述第二沟道层的底部形成硅外延层，所述硅外延层的至少一部分嵌入到所述中间导电部中。
7.根据权利要求1所述的形成三维存储器的方法，其特征在于，形成穿过所述第二堆栈的多个第二沟道层时，对齐所述第二沟道层的中心线与所述第一沟道层的中心线。
8.根据权利要求7所述的形成三维存储器的方法，其特征在于，采用光学对准法对齐所述第二沟道层的中心线与所述第一沟道层的中心线。
9.根据权利要求1所述的形成三维存储器的方法，其特征在于，图案化所述剥离层形成导电图案层的步骤包括：在剥离层的表面覆盖刻蚀阻挡层，所述刻蚀阻挡层上具有图案，通过曝光、光刻和刻蚀工艺将所述刻蚀阻挡层上的图案转移到所述剥离层上。
10.根据权利要求5所述的形成三维存储器的方法，其特征在于，形成隔离所述多个中间导电部的层间绝缘层之后还包括：平坦化所述导电图案层和所述层间绝缘层。
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