KR20000027785A - 반도체소자의 캐패시터 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로, FeRAM (ferroelectric RAM) 소자의 제조방법에 있어서, 셀영역(cell region)과 스크라이브 레인영역(scribe lane region)이 구비된 반도체기판 상에 전하저장전극 콘택홀을 형성하고, 상기 스크라이브 레인영역에 구비된 전하저장전극 콘택홀의 측벽에 절연막 스페이서를 형성한 다음, 상기 전하저장전극 콘택홀을 매립하는 전하저장전극 콘택 플러그를 형성하고, 상기 스크라이브 레인영역 상에 형성되어 있는 전하저장전극 콘택 플러그를 제거하여 얼라인 마크(align mark)를 형성함으로써 후속공정에서 전하저장전극 패터닝공정을 위한 노광공정시 정렬 또는 그 측정 정확도를 향상시키는 기술이다.
Description
본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로서, 특히 FeRAM 소자의 제조방법에 있어서 스크라이브 레인영역에 콘택홀을 이용하여 얼라인 마크를 형성함으로써 하부전극과 유전막을 패터닝하기 위한 노광공정을 용이하게 하고 그에 따른 소자의 특성 및 수율을 향상시키는 기술에 관한 것이다.
일반적으로 고집적 반도체소자는 다수개의 노광 마스크가 중첩 사용되는 복잡한 공정을 거치게 되며, 단계별로 사용되는 노광 마스크들 간의 정렬은 특정 형상의 마크를 기준으로 이루어진다.
상기 마크를 정렬키(alignment key) 혹은 정렬마크라 하며, 다른 마스크들간의 정렬(layer to layer alignment)이나, 하나의 마스크에 대한 다이간의 정렬에 사용된다.
반도체소자의 제조 공정에서 사용되는 스탭 앤 리피트(step and repeat) 방식의 노광 장비인 스테퍼(stepper)는 스테이지가 X-Y 방향으로 움직이며, 반복적으로 이동 정렬하여 노광하는 장치이다. 상기 스테이지는 정렬마크를 기준으로 자동 또는 수동으로 웨이퍼의 정렬이 이루어지며, 스테이지는 기계적으로 동작되므로 반복되는 공정시 정렬 오차가 발생되고, 정렬오차가 허용 범위를 초과하면 소자의 불량이 발생된다.
상기와 같이 오정렬에 따른 중첩 정확도의 조정범위는 소자의 디자인 룰(design rule)에 따르며, 통상 디자인 룰의 20∼30% 정도이다.
또한, 반도체기판상에 형성된 각 층들간의 정렬이 정확하게 이루어졌는지를 확인하는 중첩정밀도(overlay accuracy) 측정마크도 정렬 마크와 동일한 방법으로 사용된다.
종래 정렬마크 및 중첩정밀도 측정마크는 반도체 웨이퍼에서 칩이 형성되지 않는 부분인 스크라이브 레인 상에 형성되며, 상기 정렬마크를 이용한 오정렬 정도의 측정 방법으로는 버어니어(vernier) 정렬마크를 이용한 시각 점검 방법과, 박스 인 박스(box in box) 나 바아 인 바아(bar in bar) 정렬마크를 이용한 자동 점검 방법에 의해 측정한 후 보상하지만, 소자가 고집적화되어감에 따라 칩의 한변이 약 15∼25㎜ 정도의 크기를 가지며, 수십번의 마스크 공정이 진행되므로 스크라인브 레인 상에 형성되는 오버레이 측정마크는 수차례의 후속공정이 계속 진행됨에 따라 오버레이 측정마크 패턴의 윤곽이 흐려지거나 손상되어 측정시 부정확해질 수 있다. 또한, 많은 수의 노광마스크가 필요한 고집적도 반도체장치에서는 다수 층들간의 오버레이 정밀도를 측정할 필요가 있으므로 다수개의 오버레이 측정마크를 스크라이브 레인에 형성시켜 이를 측정에 사용한다. 이때 오버레이 마크의 크기는 70×70㎛2의 크기를 갖고 256M DRAM 의 경우 30개 이상이 필요하다. 따라서 이들이 차지하는 면적이 커져 반도체제조 공정시 필요로하는 여러가지 마크, 예를 들어 LSA, FIA, EM 등을 스크라이브 레인에 형성할 수 없게 되거나, 오버레이 측정마크의 위치가 최외곽 모서리에 놓이지 않게 되어 측정 정밀도를 떨어뜨리거나 공정수율을 감소시킨다.
이하, 첨부된 도면을 참고로 하여 종래기술에 대하여 설명하기로 한다.
도 1a 내지 도 1f 는 종래기술에 따른 반도체소자의 캐패시터 제조방법을 도시한 단면도이다.
셀영역(Ⅰ)과 스크라이브 레인 영역(Ⅱ)을 구비하는 반도체기판(11) 상부에 소자분리 절연막(13), 게이트 절연막(15)을 형성하고, 게이트 전극(17) 및 소오스/드레인영역(19)을 구비하는 모스 트랜지스터와 비트라인(21) 등의 하부구조물을 형성한 다음, 상기 구조를 평탄화시키기 위한 평탄화막(23)을 형성한다. (도 1a참조)
다음, 상기 모스 트랜지스터의 소오스/드레인영역(19)에서 전하저장전극 콘택으로 예정되는 부분을 노출시키는 전하저장전극 콘택홀을 형성한다. 이때, 상기 전하저장전극 콘택홀을 형성하는 공정시 상기 스크라이브 레인영역(Ⅱ)에도 콘택홀을 형성한다.
그 다음, 전체표면 상부에 다결정실리콘층을 형성한 후, 화학적 기계적 연마(chemical mechanical polishing, 이하 CMP 라 함)방법으로 상기 다결정실리콘층을 연마하여 전하저장전극 콘택 플러그(25)를 형성한다. (도 1b참조)
다음, 전체표면 상부에 하부전극용 박막(27)과 유전막(29)의 적층구조를 형성한다. (도 1c참조)
그 다음, 전하저장전극용 마스크를 이용한 식각공정으로 상기 적층구조를 식각한다. (도 1d참조)
다음, 전체표면 상부에 상기 유전막(29)에서 상부전극 콘택으로 예정되는 부분을 노출시키는 전하저장전극 보호막(31)을 형성한다. (도 1e참조)
그 다음, 상기 상부전극 콘택으로 예정되는 부분과 접속되는 상부전극(33)을 형성하고, 전체표면 상부에 층간절연막(35)을 형성한다. (도 1f참조)
상기한 바와 같이 종래기술에 따른 반도체소자의 캐패시터 제조방법은, 전하저장전극 콘택 플러그를 형성하기 위한 CMP공정후 전하저장전극을 패터닝하기 위한 노광공정시 전하저장전극용 마스크를 제위치에 놓게 하기 위해서는 반도체기판 상에 노광작업의 기준이 되기 위한 단차가 있거나 패턴이 내부로 부터 보여야 하지만 후속으로 형성되는 하부전극용 박막과 유전막이 금속성으로 빛의 투과성이 떨어지기 때문에 노광공정시 정렬 또는 그 정확도 측정을 불가능하게 하고, 정확도에 있어서 신뢰할 수 없게 되는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 전하저장전극 콘택 플러그를 형성한 다음, 스크라이브 레인영역에 형성된 전하저장전극 콘택 플러그를 제거하여 형성된 콘택 플러그의 측벽에 절연막 스페이서를 형성함으로써 후속 강유전막을 노광하기 위한 필요한 얼라인 마크가 형성되고, 전하저장전극의 단락을 방지하여 정렬 또는 그 중첩도 측정을 용이하고, 그에 따른 반도체소자의 특성 및 신뢰성을 향상시키는 반도체소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1f 는 종래기술에 따른 반도체소자의 캐패시터 제조방법을 도시한 단면도.
도 2a 내지 도 2g 는 본 발명에 따른 반도체소자의 캐패시터 제조방법을 도시한 단면도.
도 3 은 본 발명에서 스크라이브 레인영역의 콘택홀 측벽에 스페이서를 형성하지 않을 경우의 유전막 증착상태를 도시한 단면도.
<도면의 주요부분에 대한 부호 설명>
11, 12 : 반도체기판 13, 14 : 소자분리절연막
15, 16 : 게이트 절연막 17, 18 : 게이트 전극
19, 20 : 소오스/드레인영역 21, 22 : 비트라인
23, 24 : 평탄화막 25, 28 : 전하저장전극 콘택 플러그
26 : 절연막 스페이서 27, 30 : 하부전극용 박막
29, 32 : 유전막 31, 34 : 전하저장전극 보호막
33, 36 : 상부전극 35, 38 : 층간절연막
이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 캐패시터 제조방법은,
셀영역과 스크라이브 레인영역이 구비된 반도체기판 상부에서 전하저장전극 콘택으로 예정되는 부분을 노출시키는 전하저장전극 콘택홀이 구비된 평탄화막을 형성하는 공정과,
상기 전하저장전극 콘택홀의 측벽에 절연막 스페이서를 형성하는 공정과,
전체표면 상부에 다결정실리콘층을 형성하여 상기 전하저장전극 콘택홀을 매립하는 공정과,
상기 다결정실리콘층을 CMP공정으로 연마하여 전하저장전극 콘택 플러그를 형성하는 공정과,
상기 스크라이브 레인영역에 형성된 전하저장전극 콘택 플러그를 제거하여 얼라인 마크를 형성하는 공정과,
상기 셀영역에 형성된 전하저장전극 콘택 플러그와 접속되는 하부전극과 유전막의 적층구조를 형성하는 공정과,
전체표면 상부에 상기 유전막 상부에 상부전극 콘택으로 예정되는 부분을 노출시키는 전하저장전극 보호막을 형성하는 공정과,
상기 상부전극 콘택과 접속되는 상부전극을 형성하는 공정과,
전체표면 상부에 층간절연막을 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 본 발명에 따른 반도체소자의 캐패시터 제조방법에 관하여 첨부 도면을 참조하여 상세히 설명한다.
도 2a 내지 도 2g 는 본 발명에 따른 반도체소자의 캐패시터 제조방법을 도시한 단면도이다.
셀영역(Ⅰ)과 스크라이브 레인 영역(Ⅱ)을 구비하는 반도체기판(12) 상부에 소자분리 절연막(14), 게이트 절연막(16)을 형성하고, 게이트 전극(18) 및 소오스/드레인영역(20)을 구비하는 모스 트랜지스터와 비트라인(22) 등의 하부구조물을 형성한 다음, 상기 구조를 평탄화시키기 위한 평탄화막(24)을 형성한다.
다음, 상기 모스 트랜지스터의 소오스/드레인영역(20)에서 전하저장전극 콘택으로 예정되는 부분을 노출시키는 전하저장전극 콘택홀을 형성한다. 이때, 상기 전하저장전극 콘택홀을 형성하는 공정시 상기 스크라이브 레인영역(Ⅱ)에도 콘택홀을 형성한다.
그 다음, 상기 전하저장전극 콘택홀의 측벽에 산화막이나 실리콘질화막을 사용하여 절연막 스페이서(26)를 형성한다. (도 2a참조)
이때, 상기 스크라이브 레인영역(Ⅱ)에 형성되어 있는 전하저장전극 콘택홀의 측벽에 절연막 스페이서를 형성하지 않을 경우에는 상기와 같이 유전막을 형성할 때 단차가 있는 ⓐ 와 같은 모서리 부분에서 막질이 불량하여 결함이 발생하고, ⓑ 부분과 같이 형성되어 스테퍼가 마크를 포착하거나 오버레이 정도를 체크할 때 어려움이 있다. (도 3참조)
그 다음, 전체표면 상부에 다결정실리콘층을 형성한 후, 화학적 기계적 연마(chemical mechanical polishing, 이하 CMP 라 함)방법으로 상기 다결정실리콘층을 연마하여 전하저장전극 콘택 플러그(28)를 형성한다. (도 2b참조)
그 후, 상기 스크라이브 레인영역(Ⅱ)에 형성되어 있는 전하저장전극 콘택 플러그를 제거한다. (도 2c참조)
다음, 전체표면 상부에 하부전극용 박막(30)과 유전막(32)의 적층구조를 형성한다. 상기 유전막(32)은 강유전체로서 SBT(SrBi2Ta2O9) 또는 PZT(Pb(Zr, Ti)O3)를 사용하여 형성한다. (도 2d참조)
그 다음, 전하저장전극용 마스크를 이용한 식각공정으로 상기 적층구조를 식각한다. (도 2e참조)
다음, 전체표면 상부에 상기 유전막(32)에서 상부전극 콘택으로 예정되는 부분을 노출시키는 전하저장전극 보호막(34)을 형성한다. (도 2f참조)
그 다음, 상기 상부전극 콘택으로 예정되는 부분과 접속되는 상부전극(36)을 형성하, 전체표면 상부에 층간절연막(38)을 형성한다. (도 2g참조)
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 캐패시터 제조방법은, FeRAM 소자의 제조방법에 있어서, 셀영역과 스크라이브 레인영역이 구비된 반도체기판 상에 전하저장전극 콘택홀을 형성하고, 상기 스크라이브 레인영역에 구비된 전하저장전극 콘택홀의 측벽에 절연막 스페이서를 형성한 다음, 상기 전하저장전극 콘택홀을 매립하는 전하저장전극 콘택 플러그를 형성하고, 상기 스크라이브 레인영역 상에 형성되어 있는 전하저장전극 콘택 플러그를 제거하여 얼라인 마크를 형성함으로써 후속공정에서 전하저장전극 패터닝공정을 위한 노광공정시 정렬 또는 그 측정 정확도를 향상시키는 이점이 있다.
Claims (3)
- 셀영역과 스크라이브 레인영역이 구비된 반도체기판 상부에서 전하저장전극 콘택으로 예정되는 부분을 노출시키는 전하저장전극 콘택홀이 구비된 평탄화막을 형성하는 공정과,상기 전하저장전극 콘택홀의 측벽에 절연막 스페이서를 형성하는 공정과,전체표면 상부에 다결정실리콘층을 형성하여 상기 전하저장전극 콘택홀을 매립하는 공정과,상기 다결정실리콘층을 CMP공정으로 연마하여 전하저장전극 콘택 플러그를 형성하는 공정과,상기 스크라이브 레인영역에 형성된 전하저장전극 콘택 플러그를 제거하여 얼라인 마크를 형성하는 공정과,상기 셀영역에 형성된 전하저장전극 콘택 플러그와 접속되는 하부전극과 유전막의 적층구조를 형성하는 공정과,전체표면 상부에 상기 유전막 상부에 상부전극 콘택으로 예정되는 부분을 노출시키는 전하저장전극 보호막을 형성하는 공정과,상기 상부전극 콘택과 접속되는 상부전극을 형성하는 공정과,전체표면 상부에 층간절연막을 형성하는 공정을 포함하는 반도체소자의 캐패시터 제조방법.
- 제 1 항에 있어서,상기 절연막 스페이서는 산화막이나 실리콘질화막을 사용하여 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
- 제 1 항에 있어서,상기 유전막은 SBT 또는 PZT막을 사용하여 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
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| KR100418573B1 (ko) * | 2001-09-14 | 2004-02-11 | 주식회사 하이닉스반도체 | 반도체소자의 제조 방법 |
| KR100568452B1 (ko) * | 2004-09-23 | 2006-04-07 | 삼성전자주식회사 | 얼라인먼트 키를 갖는 반도체 소자의 제조방법 및 그에의하여 제조된 반도체 소자. |
| KR100687422B1 (ko) * | 2000-11-28 | 2007-02-26 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
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Cited By (5)
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| KR100687422B1 (ko) * | 2000-11-28 | 2007-02-26 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| KR100418573B1 (ko) * | 2001-09-14 | 2004-02-11 | 주식회사 하이닉스반도체 | 반도체소자의 제조 방법 |
| KR100568452B1 (ko) * | 2004-09-23 | 2006-04-07 | 삼성전자주식회사 | 얼라인먼트 키를 갖는 반도체 소자의 제조방법 및 그에의하여 제조된 반도체 소자. |
| US7473619B2 (en) | 2004-09-23 | 2009-01-06 | Samsung Electronics Co., Ltd. | Method of fabricating semiconductor device having alignment key and semiconductor device fabricated thereby |
| US7595251B2 (en) | 2004-09-23 | 2009-09-29 | Samsung Electronics Co., Ltd. | Method of fabricating semiconductor device having alignment key and semiconductor device fabricated thereby |
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