KR20010005108A - 반도체소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 제조방법에 관한 것으로, 콘택플러그(contact plug) 상에 산화막계열의 물질을 증착한 다음 비트라인을 형성하여 비트라인과 하부 층간절연막인 BPSG막과의 물질차이에 따른 스트레스(stress)로 비트라인이 실제 마스크상에 정의된 것과는 다르게 형성되는 시프트(shift)현상 및 벤딩(bending)현상을 방지하여 금속배선콘택과 비트라인이 쇼트(short)되는 것을 방지하고, 저장전극의 형성공정에서 오픈영역(open area)의 확보하며, 저장전극 콘택홀을 형성하기 위한 자기정렬콘택(self aligned contact, SAC)식각공정시 비트라인과 저장전극간에 절연특성을 향상시키고, 비트라인의 캐패시턴스를 감소시켜 소자의 센싱 마진(sensing margin)을 확보하여 반도체소자의 고속화 및 고집적화를 가능하게 하며, 그에 따른 소자의 공정수율 및 특성을 향상시키는 기술이다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 저장전극 콘택의 형성공정시 비트라인과 저장전극 간의 절연 특성 및 공정마진을 증가시켜 공정의 안정성을 향상시키고, 비트라인의 캐패시턴스를 감소시키는 반도체소자의 제조방법에 관한 것이다.
최근의 반도체장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체장치의 제조공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.
상기 감광막 패턴의 분해능(R)은 축소노광장치의 광원의 파장(λ) 및 공정 변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture : NA, 개구수)에 반비례한다.
[ R = k*λ/NA, R=해상도, λ=광원의 파장, NA=개구수]
여기서, 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를 들어 파장이 436 및 365nm인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 각각 약 0.7, 0.5㎛ 정도가 한계이고, 0.5㎛이하의 미세 패턴을 형성하기 위해 파장이 작은 원자외선(deep ultra violet ; DUV), 예를 들어 파장이 248㎚인 KrF 레이저나 193㎚인 ArF 레이저를 광원으로 사용하는 노광장치를 이용하거나, 공정상의 방법으로는 노광마스크(photo mask)로 위상 반전 마스크(phase shift mask)를 사용하는 방법과, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘.(contrast enhancement layer, 이하 CEL이라 함)방법이나 두 층의 감광막 사이에 SOG 등의 중간층을 개재시킨 삼층레지스트(tri layer resist, TLR) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.
또한 상하의 도전배선을 연결하는 콘택홀은 소자가 고집적화되어감에 따라 자체의 크기와 주변배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 애스펙트비(aspect ratio)가 증가한다. 따라서, 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택을 형성하기 위하여 제조 공정에서의 마스크들간의 정확하고 엄격한 정렬이 요구되어 공정여유도가 감소된다.
이러한 콘택홀은 간격유지를 위하여 마스크 정렬시 오배열의 여유(misalignment tolerance), 노광공정시의 렌즈 왜곡(lens distortion), 마스크 제작 및 사진식각 공정시의 임계크기 변화(critical dimension variation), 마스크간의 정합(registration) 등과 같은 요인들을 고려하여 마스크를 형성한다.
그리고, 콘택홀 형성시 리소그래피(lithography)공정의 한계를 극복하기 위하여 자기정렬방법으로 콘택홀을 형성하는 자기정렬콘택(self aligned contact, 이하 SAC 라 함)기술이 개발되었다.
상기 SAC 방법은 식각장벽층으로 사용하는 물질에 따라 다결정실리콘층이나 질화막 또는 산화질화막 등을 사용하는 것으로 나눌 수 있으며, 가장 유망한 것으로 질화막을 식각방어막으로 사용하는 방법이 있다.
도시되어 있지는 않으나, 종래 반도체소자의 제조방법에 관하여 살펴보면 다음과 같다.
먼저, 반도체기판 상에 소정의 하부구조물, 예를 들어 소자분리 절연막과 게이트 절연막, 마스크 산화막 패턴과 중첩되어 있는 게이트 전극 및 소오스/드레인영역 등의 모스 전계효과 트랜지스터(MOS field effect transistor : 이하 MOS FET 라 함) 등을 형성한 후, 상기 구조의 전표면에 식각방지막과 산화막 재질의 층간절연막을 순차적으로 형성한다.
그 다음, 상기 반도체기판에서 저장전극이나 비트라인 등의 콘택으로 예정되어 있는 부분 상의 층간절연막을 노출시키는 감광막 패턴을 형성한 후, 상기 감광막 패턴에 의해 노출되어 있는 층간절연막을 건식식각하여 식각방지막을 노출시키고, 다시 식각방지막을 식각하여 콘택홀을 형성한다.
상기에서 식각방지막을 다결정실리콘으로 사용하는 경우, 이는 다시 식각방지막을 전면에 형성하는 방법과 콘택홀이 형성될 지역에만 다결정실리콘층 패드를 형성하는 방법으로 나누어지는데, 이러한 다결정실리콘 SAC 방법은 산화막과는 다른 식각기구를 가지는 다결정실리콘을 식각방지막으로 사용하므로 산화막과는 높은 식각선택비차를 얻을 수 있으나, 전면 증착 방법은 콘택홀간의 절연 신뢰성이 떨어지고, 패드를 형성하는 방법은 콘택 패드와 실리콘기판간의 오정렬 발생시 기판에 손상이 발생되는데, 이를 방지하기 위하여 스페이서 또는 폴리머를 사용하여 콘택 패드를 확장시키는 방법이 제시되고 있으나, 이 역시 0.18㎛ 이하의 디자인룰을 실현할 수 없는 문제점이 있다.
상기와 같은 문제점을 해결하기 위하여 제시되고있는 것이 질화막을 식각방지막으로 사용하는 SAC방법이다. 이 방법은 층간절연막과 식각방지막간의 식각선택비차가 5 : 1 이상으로 큰 조건에서 건식식각공정으로 질화막을 제거하여 콘택홀을 형성하는데, 상기 식각공정은 식각선택비를 증가시키기 위하여 다량의 폴리머를 발생시키는 C-H-F계 가스나 수소를 포함하는 가스를 불활성 가스와 혼합하여 사용한다.
일반적으로 층간절연막은 유동성이 우수한 BPSG막으로 형성하여 셀과 주변회로부의 평탄화 특성이 뛰어나고, 갭필(gap-fill)특성이 뛰어나다.
그리고, 상기 BPSG막 상에서 비트라인이 정의되고, 이때 아래 물질인 BPSG막이 노출된다. 이때, 상기 비트라인과 BPSG막의 물질차이에 따른 스트레스로 인해 비트라인이 실제 마스크상에 정의된 것과는 다르게 시프트 또는 벤딩현상이 나타나게 된다. 물론 일정한 간격을 두고 비트라인이 형성되어 있으면 물질간의 스트레스가 일정하여 상관없지만, 반복되는 패턴의 가장 바깥쪽 라인이나 하나씩 떨어져있는 비트라인의 경우는 시프트나 벤딩현상이 나타나게 되고, 이로 인하여 금속배선 콘택이나 저장전극 콘택과 쇼트를 발생시키면서 칩의 결정적인 페일을 유발하게 되는 것이다.
또한, 반도체소자가 초고집적화되어 가면서 셀의 크기가 작아지게 되므로, 충분한 캐패시터용량을 확보하기 위하여 저장전극의 높이를 증가시키고, 이로 인하여 애스펙트비의 증가로 과도한 과도식각공정이 요구된다. 이는 소자간에 쇼트를 발생시킬 가능성이 매우 높고, 소자의 크기가 작아지면서 콘택형성시 공정마진 및 콘택의 오픈영역(open area)의 확보가 어렵고, 상기와 같이 콘택의 오픈영역이 작아지게 되면 콘택저항이 증가하여 소자의 동작속도를 저하시키는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 비트라인의 하부의 층간절연막인 BPSG막과의 스트레스차이를 감소시키기 위하여 유동성이 적고 견고한 패드절연막을 형성한 다음, 비트라인을 형성하여 비트라인의 시프트현상을 방지하고, 비트라인을 형성한 후 자기정렬콘택(self-aligned contact, SAC)방법으로 저장전극 콘택 플러그를 형성한 다음 저장전극을 형성하여 저장전극과 비트라인 간에 쇼트가 발생하거나 비트라인의 캐패시턴스가 증가하는 것을 방지하는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1f 는 본 발명의 제1실시예에 따른 반도체소자의 저장전극 형성방법을 도시한 단면도.
도 2a 내지 도 2i 는 본 발명의 제2실시예에 따른 반도체소자의 저장전극 형성방법을 도시한 단면도.
〈도면의 주요부분에 대한 부호의 설명 〉
11, 41 : 반도체기판 13, 43 : 소자분리막
15, 45 : 제1층간절연막 17, 47 : 콘택플러그
19, 49 : 패드산화막 21, 51 : 제1다결정실리콘층
23, 53 : 텅스텐실리사이드막 25, 55 : 마스크절연막
27a : 질화막 27b : 질화막 스페이서
29, 59 : 제2층간절연막 31a, 65a : 제2다결정실리콘층
31b, 65b : 저장전극 콘택 33, 67 : 저장전극
57a : 제1질화막 57b : 제1질화막 스페이서
61a : 제2질화막 61b : 제2질화막 스페이서
63 : 제3층간절연막
이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은,
소정의 하부구조물이 형성되어 있는 반도체기판 상부에 비트라인 콘택 및 저장전극 콘택으로 예정되는 부분에 접속되는 콘택플러그가 구비되는 제1층간절연막을 형성하는 공정과,
전체표면 상부에 패드절연막, 다결정실리콘층, 실리사이드막 및 마스크절연막이 순차적으로 형성된 적층구조를 형성하는 공정과,
비트라인 마스크를 식각마스크로 상기 적층구조를 식각하여 비트라인을 형성하는 공정과,
상기 비트라인의 측벽에 절연막 스페이서를 형성하는 공정과,
상기 구조 상부에 저장전극 콘택홀이 구비되는 제2층간절연막을 형성하는 공정과,
상기 저장전극 콘택홀을 매립하는 저장전극 콘택을 형성하는 공정과,
상기 저장전극 콘택에 접속되는 저장전극을 형성하는 공정을 포함하는 것을 제1특징으로 한다.
이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은,
소정의 하부구조물이 형성되어 있는 반도체기판 상부에 비트라인 콘택 및 저장전극 콘택으로 예정되는 부분에 접속되는 콘택플러그가 구비되는 제1층간절연막을 형성하는 공정과,
전체표면 상부에 패드절연막, 다결정실리콘층, 실리사이드막 및 마스크절연막의 적층구조를 형성한 다음, 비트라인 마스크를 식각마스크로 사용하여 상기 적층구조를 식각하여 비트라인을 형성하는 공정과,
상기 비트라인의 측벽에 제1절연막 스페이서를 형성하는 공정과,
전체표면 상부에 제2층간절연막을 형성하는 공정과,
상기 제2층간절연막을 전면식각하되, 상기 제1절연막 스페이서의 일부가 노출되도록 상기 비트라인 사이에 소정 두께의 제2층간절연막을 남기는 공정과,
상기 노출된 제1절연막 스페이서의 측벽에 제2절연막 스페이서를 형성하는 공정과,
전체표면 상부에 상기 제2층간절연막과 식각선택비 차이를 갖는 제3층간절연막을 형성하는 공정과,
저장전극 콘택마스크를 식각마스크로 사용하여 상기 제3층간절연막을 식각하여 상기 제2층간절연막을 노출시키는 공정과,
상기 제2층간절연막을 제거하여 상기 콘택플러그를 노출시키는 저장전극 콘택홀을 형성하는 공정과,
상기 저장전극 콘택홀을 매립하는 저장전극 콘택을 형성하는 공정과,
상기 저장전극 콘택과 접속되는 저장전극을 형성하는 공정을 포함하는 것을 제2특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명한다.
도 1a 내지 도 1f 는 본 발명의 제1실시예에 의한 반도체소자의 제조방법을 도시한 단면도이다.
먼저, 반도체기판(11) 상부에 소자분리절연막(13), 모스전계효과 트랜지스터(도시안됨) 등의 하부구조물을 형성하고, 전체표면 상부에 비트라인콘택 및 저장전극 콘택으로 예정되는 부분과 접속되는 콘택플러그(17)이 구비되는 제1층간절연막(15)을 형성한다.
다음, 상기 제1층간절연막(15) 상부에 패드산화막(19), 제1다결정실리콘층(21), 텅스텐실리사이드막(23) 및 마스크절연막(25)의 적층구조를 순차적으로 형성하고, 비트라인으로 예정되는 부분을 보호하는 비트라인 마스크를 식각마스크로 사용하여 상기 적층구조를 식각하여 패터닝한다.
이때, 상기 패드산화막(19)은 피.이.-테오스(plasma enhanced tetra ethyl ortho silicate glass, 이하 PE-TEOS라 함), 엘.피.-테오스(low pressure tetra ethyl ortho silicate glass, 이하 LP-TEOS 라 함), 저온산화막(low temperature oxide, 이하 LTO 라 함) 또는 중온산화막(middle temperature oxide, 이하 MTO 라 함) 등의 산화막으로 형성하되, 모스전계효과 트랜지스터의 특성이 변하지 않도록 200 ∼ 800℃의 온도에서 형성한다. 그리고, 상기 마스크절연막(25)은 PE-TEOS/질화막의 적층구조 또는 SiON막으로 형성한다.
상기 마스크절연막(25)을 질화막이나 SiON막으로 형성하는 경우, 비트라인 마스크를 식각마스크로 사용한 식각공정시 상기 패드산화막(19)은 식각하지 않는다.
그 다음, 전체표면 상부에 질화막(27a)을 형성한 후, 상기 질화막(27a)을 전면식각하여 상기 적층구조 패턴의 측벽에 질화막 스페이서(27b)를 형성한다.
다음, 전체표면 상부에 PSG, BPSG 이외에 고온공정으로 형성할 수 있는 고온산화막으로 제2층간절연막(29)을 형성하되, 1000 ∼ 15000Å 두께로 형성한다.
그 다음, 상기 제2층간절연막(29)을 전면식각 또는 화학적기계적연마(chemical mechanical polishing, 이하 CMP 라 함)공정을 실시하여 평탄화시킨다.
다음, 상기 콘택플러그(17)에서 저장전극 콘택으로 예정되는 부분을 노출시키는 저장전극 콘택 마스크를 식각마스크로 상기 제2층간절연막(29)을 식각하여 상기 콘택플러그(17)을 노출시키는 저장전극 콘택홀(도시안됨)을 형성한다.
그 다음, 전체표면 상부에 상기 저장전극 콘택홀을 매립하는 제2다결정실리콘층(31a)을 형성하고, 상기 제2다결정실리콘층(31a)을 전면식각 또는 CMP공정으로 제거하여 상기 저장전극 콘택홀을 매립하는 저장전극 콘택(31b)을 형성한다. 이때, 상기 저장전극 콘택(31b)은 500 ∼ 5000Å의 두께가 되도록 형성한다.
그 후, 상기 저장전극 콘택(31b)와 접속되는 저장전극(33)을 형성한다.
도 2a 내지 도 2i 는 본 발명의 제2실시예에 의한 반도체소자의 제조방법을 도시한 단면도로서, 도 1b 까지의 공정을 실시하여 제1질화막(57a)을 100 ∼ 600Å 두께로 형성하고 전면식각공정을 실시하여 비트라인의 측벽에 제1질화막 스페이서(57b)를 형성한 다음, 전체표면 상부에 제2층간절연막(59)을 형성한다. 여기서, 상기 제1질화막(57a) 대신 550 ∼ 800℃의 온도에서 형성되는 산화막을 사용할 수 있고, 상기 제2층간절연막(59)은 O3-PSG 또는 고밀도플라즈마산화막(high density plasma oxide)막으로 형성한다.
다음, 상기 제2층간절연막(59)의 소정 두께를 전면식각하여 상기 비트라인과 비트라인 간에 남긴다.
그 다음, 전체표면 상부에 제2질화막(61a)을 300 ∼ 600Å 두께 형성한다.
그 후, 상기 제2질화막(61a)을 전면식각하여 제2질화막 스페이서(61b)를 형성하되, 상기 한다. 이때, 상기 제2질화막 스페이서(61b)는 상기 제2층간절연막(59)이 제거된 부분의 제1질화막 스페이서(57b)과 2중구조를 갖음으로써 캐패시터의 SAC 식각의 부담을 줄여주기 위한 것이다.
다음, 전체표면 상부에 제3층간절연막(63)으로 열산화막을 형성한다. 상기 제3층간절연막(63)은 상기 제1층간절연막(59)인 O3-PSG막과 식각선택비 차이가 큰 LTO, MTO 또는 고온산화막(high temperature oxide, 이하 HTO 라 함) 등을 사용하여 형성한다.
그 다음, 상기 제3층간절연막(63)을 전면식각 또는 CMP 등의 공정으로 평탄화시킨 후, 저장전극 콘택으로 예정되는 부분을 노출시키는 저장전극 콘택 마스크를 식각마스크로 사용하여 상기 제3층간절연막(63)을 습식식각방법을 제거하되, 상기 제2층간절연막(59)인 O3-PSG막은 식각되지 않도록 한다.
다음, 50 : 1 정도로 희석된 묽은 불산(dilute HF)용액으로 습식식각공정을 실시하여 상기 제2층간절연막(59)인 O3-PSG막을 완전히 제거하여 콘택플러그(47)을 노출시키는 저장전극 콘택홀을 형성한다. 이때, 상기 제2층간절연막(59)인 O3-PSG막은 제3층간절연막(63)인 LTO, MTO 또는 HTO 등의 열산화막에 비하여 상기 묽은 불산용액에서 60배이상의 빠른 식각속도를 갖고 있다.
상기 공정에서 제2층간절연막(59)과 제3층간절연막(63)은 서로 물질을 바꾸어 형성할 수도 있다.
그 다음, 상기 구조 상부에 상기 저장전극 콘택홀을 매립하는 제2다결정실리콘층(65a)을 형성한다.
그 후, 상기 제2다결정실리콘층(65a)을 전면식각 또는 CMP공정으로 연마하여 저장전극 콘택(65b)을 형성한다.
그리고, 상기 저장전극 콘택(65b)과 접속되는 저장전극(67)을 형성한다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은, 콘택플러그 상에 산화막계열의 물질을 증착한 다음 비트라인을 형성하여 비트라인과 하부 층간절연막인 BPSG막과의 물질차이에 따른 스트레스로 비트라인이 실제 마스크상에 정의된 것과는 다르게 시프트현상 및 벤딩현상을 방지하여 금속배선콘택과 비트라인과의 쇼트현상을 방지하고, 저장전극의 형성공정에서 오픈영역의 확보와 저장전극 콘택홀을 형성하기 위한 SAC식각공정시 비트라인과 저장전극간에 절연특성을 향상시키고, 비트라인의 캐패시턴스 감소로 소자의 센싱 마진을 확보하여 반도체소자의 고집적화를 가능하게 하고, 그에 따른 소자의 공정수율 및 특성을 향상시키는 이점이 있다.
Claims (17)
- 소정의 하부구조물이 형성되어 있는 반도체기판 상부에 비트라인 콘택 및 저장전극 콘택으로 예정되는 부분에 접속되는 콘택플러그가 구비되는 제1층간절연막을 형성하는 공정과,전체표면 상부에 패드절연막, 다결정실리콘층, 실리사이드막 및 마스크절연막이 순차적으로 형성된 적층구조를 형성하는 공정과,비트라인 마스크를 식각마스크로 상기 적층구조를 식각하여 비트라인을 형성하는 공정과,상기 비트라인의 측벽에 절연막 스페이서를 형성하는 공정과,상기 구조 상부에 저장전극 콘택홀이 구비되는 제2층간절연막을 형성하는 공정과,상기 저장전극 콘택홀을 매립하는 저장전극 콘택을 형성하는 공정과,상기 저장전극 콘택에 접속되는 저장전극을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 패드절연막은 200 ∼ 800℃에서 형성되는 산화막인 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 패드절연막은 PE-TEOS, LP-TEOS, LTO 또는 MTO막을 사용하여 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 마스크절연막은 PE-USG/질화막의 적층구조 또는 SiON막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 제2층간절연막은 1000 ∼ 15000Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 제2층간절연막은 고온산화막인 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 제2층간절연막을 형성하고 화학적기계적연마 또는 전면식각공정으로 평탄화공정을 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 저장전극 콘택홀을 매립하는 저장전극 콘택은 500 ∼ 5000Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
- 소정의 하부구조물이 형성되어 있는 반도체기판 상부에 비트라인 콘택 및 저장전극 콘택으로 예정되는 부분에 접속되는 콘택플러그가 구비되는 제1층간절연막을 형성하는 공정과,전체표면 상부에 패드절연막, 다결정실리콘층, 실리사이드막 및 마스크절연막의 적층구조를 형성한 다음, 비트라인 마스크를 식각마스크로 사용하여 상기 적층구조를 식각하여 비트라인을 형성하는 공정과,상기 비트라인의 측벽에 제1절연막 스페이서를 형성하는 공정과,전체표면 상부에 제2층간절연막을 형성하는 공정과,상기 제2층간절연막을 전면식각하되, 상기 제1절연막 스페이서의 일부가 노출되도록 상기 비트라인 사이에 소정 두께의 제2층간절연막을 남기는 공정과,상기 노출된 제1절연막 스페이서의 측벽에 제2절연막 스페이서를 형성하는 공정과,전체표면 상부에 상기 제2층간절연막과 식각선택비 차이를 갖는 제3층간절연막을 형성하는 공정과,저장전극 콘택마스크를 식각마스크로 사용하여 상기 제3층간절연막을 식각하여 상기 제2층간절연막을 노출시키는 공정과,상기 제2층간절연막을 제거하여 상기 콘택플러그를 노출시키는 저장전극 콘택홀을 형성하는 공정과,상기 저장전극 콘택홀을 매립하는 저장전극 콘택을 형성하는 공정과,상기 저장전극 콘택과 접속되는 저장전극을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 9 항에 있어서,상기 제1절연막 스페이서는 질화막을 100 ∼ 600Å 두께로 형성한 다음, 전면식각하여 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 9 항에 있어서,상기 제1절연막 스페이서는 550 ∼ 800℃에서 형성되는 열산화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 9 항에 있어서,상기 제2절연막 스페이서는 질화막을 300 ∼ 600Å 두께로 형성한 다음, 전면식각하여 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 9 항에 있어서,상기 제2층간절연막은 O3-PSG막 또는 HDP산화막 또는 BPSG막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 19 항 또는 제 13 항에 있어서,상기 제3층간절연막은 LTO이나 MTO이나 HTO 등의 열산화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 9 항에 있어서,상기 제2층간절연막은 묽은 불산용액을 사용한 습식식각방법으로 제거하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 9 항에 있어서,상기 제2층간절연막은 LTO이나 MTO이나 HTO 등의 열산화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 9 항 또는 제 16 항에 있어서,상기 제3층간절연막은 O3-PSG막이나 HDP산화막이나 BPSG막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
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