JPH09181270A

JPH09181270A - 半導体記憶装置

Info

Publication number: JPH09181270A
Application number: JP7340369A
Authority: JP
Inventors: Hideyuki Matsuoka; 秀行松岡; Shinichiro Kimura; 紳一郎木村; Toshiaki Yamanaka; 俊明山中; Kiyoo Ito; 清男伊藤; Takeshi Sakata; 健阪田; Tomonori Sekiguchi; 智紀関口
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1995-12-27
Filing date: 1995-12-27
Publication date: 1997-07-11

Abstract

(57)【要約】【課題】ＤＲＡＭは、その大容量化と共に消費電力の
増大が深刻な懸念事項になる。この問題を解決すべく、
メモリアレイの消費電力を低減する回路手法として、ワ
ード線単位でプレート電極を分割する手法が提案されて
いたが、こうした手法に適したメモリセルはこれまでに
なかった。従来のメモリセルでは、原理的に分割が不可
能であったり、またセル面積の増大が避けられない等の
問題があった。【解決手段】本発明では、中間配線層を用いて電荷蓄
積キャパシタのコンタクトを移動し、各ワード線で選択
されるメモリセルのキャパシタ群をワード線方向に最稠
密に配列する構造とした。【効果】ワード線で選択されるメモリセルの電荷蓄積
キャパシタ群単位で、プレート電極を分割できる。この
結果、メモリアレイの消費電力の低減に効果的である。
また、蓄積容量コンタクトが、移動された結果、ワード
線方向にはデータ線の２倍のピッチで配列されるので、
データ線方向に走る列選択線の配置が容易になる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、微細であってかつ
蓄積容量が大きな半導体記憶装置に関する。特に、高集
積化に好適で消費電力の小さいダイナミックランダムア
クセスメモリ（DRAM）に関する。

【０００２】

【従来の技術】これまで、３年に４倍のペースで集積化
の向上を実現してきたダイナミックランダムアクセスメ
モリ（ＤＲＡＭ：Dynamic Random Access Memory)は、
近年のパーソナルコンピュータの爆発的な売上に牽引さ
れて、その需要はますます高まりつつある。既に、１６
メガビットの量産体制が整いつつあり、現在は、次世代
の微細加工技術である０．３５μｍを使用する６４メガ
ビットの量産化に向けた開発が進行している。

【０００３】メモリセルの微細化に伴い、蓄積電荷量の
確保が困難になるが、こうした問題を解決するメモリセ
ル構造は、既に幾つか提案されている。しかし今後、２
５６メガビットから１ギガビット、さらにそれ以降のDR
AMにおいて、蓄積電荷量以上に深刻な問題になると予想
されるのが消費電力の増大である。この問題を解決する
１つの有力な手段として、蓄積容量のプレート電極をワ
ード線単位で分割する方法が提案されている。（M. Aok
i et al, IEEE Journal of Solid-StateCircuit, 24,12
06(1989)）この方法によれば、プレートを分割し、独立
に電位を印加することによって、ビット線に与える電圧
振幅を小さくすることが可能になり、その結果として消
費電力の減少が実現される。この際に極めて重要なこと
は、各ワード線で選択されるメモリセルの電荷蓄積用キ
ャパシタ群単位でプレート電極を分割しなければならな
い、という点である。この理由は、非選択のメモリセル
のプレートの電位の減少と共に、そのストレジノードの
電位も減少し、その蓄積データが破壊されてしまう可能
性が生じるためである。

【０００４】さて、現在までに採用されてきたメモリセ
ルを振り返って見ると、４メガビットのメモリセルか
ら、キャパシタの一部をスイッチ用トランジスタや素子
分離酸化膜上に積み上げた積層容量型のセルや、基板に
深い孔を掘り、その側壁をキャパシタに利用するトレン
チ容量型のセル、が用いられている。このうち後者は、
電荷蓄積キャパシタをワード線及びデータ線の下方に形
成するために、プレート電極を分割することは事実上不
可能である。また、前者の場合は最小ピッチで配列され
ている電荷蓄積キャパシタの間を分離する必要があり、
さらに、これまで用いられてきた折り返しデータ対線を
有するDRAMにおいては、各ワード線で選択されるすべて
のメモリセルの電荷蓄積キャパシタがワード線方向に１
個おきに、いれこ状態になっているために、これらを分
割するためにはセル面積の増加が避けられない。また、
段差が大きい為に加工が困難であるということもある。
こうした理由から、プレート電極の分割は、これまでの
DRAMでは事実上不可能であり、また、分割しなくても、
消費電力はプラスティックパッケージの許容範囲になん
とか収まっていたたために、製品には採用されていない
のが現状である。しかし、１Ｇ以降のDRAMにおいては、
消費電力は、リフレッシュサイクルにも依るが、400mW
以上になる可能性があり、もはやプラスティックパッケ
ージに収納することは不可能になると予想される。

【０００５】

【発明が解決しようとする課題】以上のように、これま
でに採用されてきた立体型のメモリセルは、消費電力の
減少に有効なプレート電極の分割に適していないことが
わかった。

【０００６】本発明は、この課題を解決するものであ
る。具体的には、セル面積を増大させることなく、各ワ
ード線で選択されるすべてのメモリセルの電荷蓄積キャ
パシタ群単位で、プレート電極をワード線方向に分割
し、しかも同時にデータ線方向に走る列選択線の配置を
容易にする積層容量型の半導体記憶装置を提供すること
を目的としている。

【０００７】

【課題を解決するための手段】本発明によれば、半導体
基体主面上に設けられたキャパシタの下部電極と、半導
体基体内に設けられた半導体領域に繋がる導電層とが、
中間配線層を介して接続されており、該中間配線層は絶
縁膜の中に埋め込まれて延在していることを特徴とする
半導体記憶装置にある。

【０００８】

【発明の実施の形態】

実施例１本発明の目的を達成するための具体的手段を、折り返し
データ対線構造を有するDRAMを例として、図１〜２を用
いて説明する。プロセスの概略は以下の通りである。ま
ず、半導体基板（１）に素子分離領域（２）を形成し、
続いてワード線（５）、ビット線（９）を形成する。さ
らにワード線（５）の抵抗を見かけ上小さくするための
ワード母線（図１内には描いていない）を、ワード線２
本に対し１本の割合で配置する。次に、図１にそのマス
クレイアウトを示すように、中間配線層（１１）を用い
て、蓄積ノードのコンタクトホールを不純物拡散層領
域、すなわち半導体領域から移動させる。これが、本発
明で極めて重要な点である。図１の場合では１つの素子
形成領域に形成される２つのメモリセルの、蓄積容量部
とつながる２つの不純物拡散層コンタクトのうち、１個
を移動し、他の１個は移動しない。図１から明らかなよ
うに、移動させる前には、コンタクトホールはワード線
方向にはデータ線ピッチで最密にならび、データ線方向
にはワード線ピッチの２倍のピッチで並んでいる。この
配列がコンタクトホール移動後にはワード線方向にはデ
ータ線の２倍のピッチでならび、データ線方向にはワー
ド線ピッチで並ぶことになる。すなわちコンタクトのワ
ード線方向の間隔が広がっている。この結果、図１に示
すように、データ線方向に走る列選択線（１０１）が、
上から見た時に、データ線（９）とデータ対線（９１）
の中央に配置できる。さらに続いて、電荷蓄積キャパシ
タ（１９）を図２のように配列する。ここで、重要な点
は、各ワード線で選択されるすべてのメモリセルの電荷
蓄積キャパシタ群がワード線方向に１列に最小間隔で並
んでおり、しかもそれらがワード線間隔で完全に分割さ
れている点である。図２では、各ワード線で選択される
メモリセルの蓄積電荷キャパシタ群を２つの濃淡で区別
してある。従来のように、電荷蓄積キャパシタのコンタ
クトホールを移動しない場合には、図３に示すように、
各ワード線で選択されるすべてのキャパシタ郡は１個お
きに互いにいれこ状態になっており、ワード線方向で分
割するためにはメモリセル面積を拡大して、キャパシタ
のワード線方向の間隔を広げなければならなかった。ま
た、従来の構造では、コンタクトがワード線方向に最密
に配列されているために、データ線方向に走る列選択線
はデータ線に重なるように配置しなければならず、合わ
せ余裕を考えると、データ線の間隔も広げなければなら
ない。以上述べたように、電荷蓄積キャパシタのコンタ
クトホールを移動することによって、メモリセル面積を
拡大することなく、各ワード線で選択されるすべてのメ
モリセルの電荷蓄積キャパシタ群単位で、プレート電極
を分割することが可能である。この特徴は、DRAMの消費
電力を著しく減少することに極めて有効である。しか
も、同時にデータ線方向に走る列選択線の配置を容易に
するという特長も有する。

【０００９】さらに、本発明の実施例を、データ対線構
造を有するDRAMを例に、そのメモリセル部の製造工程を
たどりながら詳細に説明する。

【００１０】まず始めに、半導体基板（１）を用意し
て、メモリセル部のスイッチや周辺回路でアンプとなる
ＭＯＳＦＥＴなどを作る。そのために、まず半導体基板
（１）の表面に、ＭＯＳＦＥＴを分離するための素子間
分離酸化膜（２）を、公知の選択酸化法や浅溝分離法を
用いて形成する。本実施例では、表面を平坦化できる、
浅溝分離法を用いた。そこで、まず基板に深さ０．２μ
ｍ程度の分離溝を公知のドライエッチ法を用いて形成
し、溝側壁や底面のドライエッチ起因損傷を取り除いた
後に、ＣＶＤ(Chemical Vapor Deposition)法を用いて
シリコンの酸化膜を０．４μｍ程度の膜厚で堆積し、溝
ではない部分にある酸化膜を、これも公知のＣＭＰ(Che
mical Mechanical Polishing)法で選択的に研磨し、溝
に埋まっている酸化膜（２）だけを残した。次に、半導
体基板の表面を洗浄した後に、ＭＯＳＦＥＴのゲート酸
化膜（３）を公知の熱酸化法で成長させた。酸化温度は
８００℃、酸化膜の膜厚は７ｎｍである。このゲート酸
化膜の表面に不純物を高濃度で含む多結晶シリコン
（５）を１００ｎｍの厚さで堆積し、さらに、抵抗を低
減するために、金属（５１）を１００ｎｍ堆積する。本
実施例では、タングステンを用いている。ただし、タン
グステンと多結晶シリコンは、熱処理によって反応する
ので、界面にはバリア金属である窒化チタンや窒化タン
グステンを挟んだ。すなわち、５１の金属はバリア金属
とタングステンの積層構造になっている。また、この金
属（５１）として、多結晶シリコンとは反応しない、シ
リサイド膜を用いても良い。次に、シリコンナイトライ
ド膜（６）を１００ｎｍの厚さで堆積する。このシリコ
ンナイトライド膜（６）は後のデータ線コンタクト及び
蓄積容量コンタクト開口時に、ワード線（５、５１）と
の短絡を防ぐことを目的としている。このようにして形
成した積層膜を、公知のドライエッチ法を用いて、ワー
ド線やゲート電極の形状に加工し、さらに、このゲート
電極をマスクにして、基板（１）とは導電型の異なる領
域である拡散層（４）を形成するために、不純物イオン
を打ち込む。具体的には、メモリセルのスイッチ用トラ
ンジスタと周辺回路のｎ型ＭＯＳＦＥＴには砒素を５×
１０¹⁴/cm２程度の量で、また、周辺回路のｐ型ＭＯＳ
ＦＥＴにはボロンを同じ量だけ打ち込んだ。そして、熱
処理、具体的には、９５０℃で１０秒の条件で基板を加
熱し、打ち込んだ不純物を活性化させることで、拡散層
（４）を作った。なお、図４では、拡散層を１回のイオ
ン打ち込み工程で作る、いわゆる、シングルドレイン構
造の模式図が描かれているが、２回のイオン打ち込みで
作る、電界緩和型の拡散層にすることが可能であること
は言うまでもない。このようにＭＯＳＦＥＴを形成した
後に、シリコンナイトライド膜（６１）を３０ｎｍ堆積
する。さらに、表面全体にシリコンの酸化膜（７）を
０．５μｍ堆積し、これを公知のＣＭＰ法を用いて、ゲ
ート電極（５、５１、６）に起因する表面凹凸を平坦化
し、ゲート電極の上に０．１μｍ程度の酸化膜を残し
た。続いて、シリコンナイトライド膜（６２）を３０ｎ
ｍ堆積し、図４のようになった。シリコンナイトライド
膜（６２）は、後の酸化膜加工時に、ストッパとして働
く。従って、酸化膜との加工選択比がとれる絶縁性の膜
であれば、いかなる材料でも構わない。この時のメモリ
セル部の上面図は図５のようになる。尚、図５ではわか
りやすくする為に、ワード線（５）と素子形成領域（１
７）だけを描いている。本実施例では図５に示すよう
な、斜め配置の素子形成領域を用いたが、図１に示すよ
うな形状の領域を用いても、勿論構わない。

【００１１】次に、図６に示したように、ワード線を被
う酸化膜（７）とナイトライド（６２）の積層膜にコン
タクト孔（２０、２０１）（図７参照）を開口して拡散
層表面（４）を露出させた後に、中に不純物を高濃度に
ドープしたポリシリコン（８）を埋め込む。続いて、酸
化膜（７１）を１００ｎｍ堆積し、データ線コンタクト
を開口し、ポリシリコン（８）を露出させ、不純物を高
濃度で含む多結晶シリコン（９）を100nm程度の厚さで
堆積する。さらに、シリコンナイトライド膜（６３）を
100nm堆積し、データ線を図９のように加工し、公知の
方法を用いて、厚さ30nmのシリコンナイトライド膜（６
４）の側壁膜を形成し図８のようになる。勿論データ線
は、ポリサイドのような積層膜を用いても構わない。デ
ータ線（９）をシリコンナイトライド膜で覆うのは、後
の蓄積容量コンタクトを開口するときに、データ線と短
絡するのを防ぐためである。

【００１２】次に、図１０に示したように、ビット線を
被う酸化膜（７２）を堆積し、ワード線の層間酸化膜を
平坦化したのと同様に、ＣＭＰ法を用いて、ビット線
（９）に起因する表面凹凸をなくす。本実施例では、ビ
ット線上の酸化膜の厚さを100nmとした。次いで、図１
１に示すようにワード母線（１０）を、ワード線２本に
１本の割合、で形成する。本実施例では膜厚100nmのタ
ングステンを使用した。勿論、このタングステン配線
は、すべてをワード母線として用いる必要は無く、その
幾つかは電源線等他の用途で用いることも可能である。
この工程で形成したワード母線は、ある特定のワード線
を選択するために用いる。周辺回路では、上層の配線に
つなぐための中間配線として使用するだけではなく、Ｍ
ＯＳＦＥＴ間を接続する配線としても使用している。

【００１３】次に、図１２に示したように、ワード母線
（１０）を被う酸化膜（７３）を堆積し、ＣＭＰ法を用
いて、ワード母線（１０）に起因する表面凹凸をなく
す。本実施例では、ワード母線上の酸化膜の厚さを200n
mとした。次いで、シリコンナイトライド膜（６５）を3
0nmの膜厚に堆積し、蓄積容量用のコンタクトを図１３
で示した位置に開口し、ポリシリコン（８）を露出さ
せ、不純物を高濃度で含む多結晶シリコン（８１）を埋
め込む。この時、データ線はシリコンナイトライド膜で
覆われており、ポリシリコンとデータ線が短絡すること
はない。

【００１４】次に、図１４に示すように、不純物を高濃
度で含む多結晶シリコン（１１）を100nm程度の厚さで
堆積し、図１５のように加工する。勿論、多結晶シリコ
ンの代わりに多結晶シリコンとシリサイドの積層膜やタ
ングステン膜等を用いても構わない。

【００１５】次に、多結晶シリコン（１１）を被う酸化
膜（７４）を堆積し、ワード線の層間酸化膜を平坦化し
たのと同様に、ＣＭＰ法を用いて、多結晶シリコン（７
４）に起因する表面凹凸をなくす。本実施例では、多結
晶シリコン（７４）上の酸化膜の厚さを200nmとした。
次いで、図１６のように膜厚100nmのタングステン（１
０１）を堆積し、図１７のように加工する。この配線
は、メモリセルではデータ線方向に走る列選択線として
用いられる。本実施例では、列選択線はビット線２本に
１本の割合で配置している。勿論、この列選択線の、本
数を減らすことは可能であるし、幾つかは電源線等の他
の用途で用いることは可能である。従来の場合である
と、蓄積容量のコンタクトがワード線方向に最小のデー
タ線ピッチで配列されていたために、列選択線を本実施
例のように蓄積容量下方に形成することはリソグラフィ
的に不可能であり、最上部に近い場所に配列されてい
た。このように、列選択線（１０１）を埋込配線とする
ことによって、周辺回路との接続も容易になり、また、
周辺回路では、上層の配線につなぐための中間配線とし
て使用するだけではなく、ＭＯＳＦＥＴ間を接続する配
線としても使用できる、という特長がある。

【００１６】次に列選択線（１０１）線を層間酸化膜
（７５）で被った後に、ＣＭＰ法を用いて、列選択線
（１０１）に起因する表面凹凸をなくす。本実施例で
は、列選択線上部の酸化膜の膜厚は100nmとした。さら
に、厚さ100nmのシリコンナイトライド膜（６６）を堆
積する。このシリコンナイトライド膜（６６）は後の酸
化膜加工のストッパとして用いられる。続いて、図１９
に示した様にコンタクト孔を開口し、多結晶シリコン
（１１）を露出し、不純物を高濃度に含む多結晶シリコ
ン（８２）を埋め込み、図１８のようになる。

【００１７】次に、酸化膜を約２μｍ堆積し、多結晶シ
リコン（８２）を露出させるトレンチを図２１のような
配置で掘る。本実施例では、トレンチの中心が露出した
多結晶シリコン（８２）の中心が一致させてある。これ
は、対称性を持たせることによって、ノイズに対する耐
性を上げることを目的としている。また、本実施例にお
いては、トレンチがいれこになることなく整列され、リ
ソグラフィを容易にするという特長も有する。トレンチ
を掘る際には、シリコンナイトライド膜（６６）がエッ
チストッパとして機能することになる。次に、トレンチ
内壁にキャパシタの下部電極となる、多結晶シリコン
（１２）を堆積する。この多結晶シリコン（１２）は８
２の多結晶シリコンを介して、基板の拡散層と電気的に
接触している。多結晶シリコンの膜厚は５０ｎｍとし
た。この多結晶シリコンの表面積を増加させるために、
凹凸を付ける処理を施したキャパシタも作製した。凹凸
を付けることで、表面積を２倍以上にすることが可能で
あり、蓄積容量のさらなる増加ができる。また、キャパ
シタの下部電極には、多結晶シリコン以外にも、タング
ステンや窒化チタン、さらには、後述するように、ＢＳ
ＴやＰＺＴなどの高誘電体膜や強誘電体膜に対応するた
めに、白金なども使用した。次に、ＣＭＰ法を用いて、
７６の酸化膜上に堆積している部分だけを除去し、キャ
パシタ下部電極をメモリセル毎に分離する。次いで、キ
ャパシタ下部電極（１９）の表面に、キャパシタ絶縁膜
（１３）を形成し、図２０のようになる。本実施例で
は、キャパシタ絶縁膜には、五酸化タンタル膜とシリコ
ン酸化膜の積層膜を使用し、シリコン酸化膜厚に換算し
て、３ｎｍのキャパシタ絶縁膜を実現した。キャパシタ
絶縁膜はこれに限ったものではなく、従来からのシリコ
ン酸化膜とシリコン窒化膜の積層膜、また、下部電極を
白金などにして、強誘電体膜を使うことも可能である。

【００１８】さらに、図２２に示したようにチタンナイ
トライド膜（１４）を、トレンチ内に埋め込む。尚、チ
タンナイトライドの代わりにタングステン等の金属を用
いることも可能である。次に、厚さ100nmのタングステ
ン（１５）を堆積し、チタンナイトライド膜（１４）と
電気的に接触させる。次いで、タングステン（１５）を
ワード線に並行に、図２３に示したように加工する。こ
のタングステン（１５）が各ワード線で選択されるすべ
てのメモリセルの電荷蓄積キャパシタ毎に分割されたプ
レート電極となる。

【００１９】尚、本実施例においては、詳細には述べな
かったが、周辺回路に関しては、公知の手法を用いて、
本発明の半導体記憶装置が形成された。勿論、本実施例
は他にも、不揮発の強誘電体メモリに有効である。特
に、プレートドライブを行うメモリにおいて顕著であ
る。また本実施例のように、複数の配線層を蓄積電荷キ
ャパシタの下に埋め込み、キャパシタ形成後の配線形成
工程を減らせるということは、キャパシタ形成後の、配
線形成プロセスがキャパシタ絶縁膜に与える悪影響を最
小限に抑さえることができるという点で有効である。

【００２０】実施例２実施例１においては、本発明の半導体記憶装置を製造す
る工程を説明してきたが、以下では、蓄積容量コンタク
ト移動層（１１）の配置に注目して、実施例を説明す
る。

【００２１】図２４は、本実施例における、素子形成領
域（１７）、ワード線（５）、データ線（９）、データ
対線（９１）、データ線方向に走る列選択線（１０
１）、蓄積容量コンタクト移動層（１１）を重ねて描い
たものである。尚、データ線（９、９１）、ワード線
（５）とも最小加工寸法及び間隔で配置されているとす
る。本実施例の最大の特長は、くりかえしの最小単位に
おいて、蓄積容量コンタクト移動層（１１）と、データ
線（９）及びデータ対線（９１）との間に対称性を有し
ている点である。これは、ノイズに対する耐性という観
点からすれば、極めて優れた構造である。具体的にみる
為に、１本のワード線（５）と、１本のデータ線（９）
の重なりあう面積をＳと定義しておく。図から明らかな
ように、データ線（９）、データ対線（９１）によら
ず、重なり面積はＳで一定である。こうして、本実施例
においては、データ線とデータ対線に関して対称性に優
れ、ノイズに強い半導体記憶装置が実現できた。

【００２２】実施例３本実施例は、蓄積容量コンタクト移動層（１１）とワー
ド線（５）との間に対称性を実現する方法に関するもの
である。

【００２３】本実施例においては蓄積容量コンタクト移
動層の配置として、実施例２で用いたもの（図２４）を
使用し、製造工程は実施例１に倣った。この場合、図２
４から明らかなように、ワード線と蓄積容量コンタクト
移動層の重なり面積は、すべてのワード線で一定ではな
く、ワード線１本おきに、２Ｓと０の繰り返しとなって
いる。従って、繰り返しの基本単位においては、ワード
線と蓄積容量コンタクト移動層の間に対称性はない。そ
こで本実施例では、図２５に示すように、メモリアレイ
を分割し、それらの間のワード線の接続を、中間配線層
を用いて、２本毎に交差させた。この結果、メモリアレ
イ全体においては、蓄積容量コンタクト移動層（１１）
とワード線（５）が対称的に配置できた。こうして、本
実施例においては、データ線に関してばかりでなく、ワ
ード線に関しても、対称性に優れた、ノイズに強い半導
体記憶装置を実現した。勿論、分割されたメモリアレー
間で、蓄積容量コンタクト移動層を対称的に配置すると
いう手段もある。この時には、図２５のようにワード線
を交差させる必要がないことは明らかである。

【００２４】実施例４本実施例は高解像のリソグラフィに適する、蓄積容量コ
ンタクト移動層（１１）に関するものである。

【００２５】図２６は図２４と同様に、本実施例におけ
る、素子形成領域（１７）、ワード線（５）、データ線
（９）、データ対線（９１）、データ線方向に走る列選
択線（１０１）、蓄積容量コンタクト移動層（１１）を
重ねて描いたものである。本実施例の特長はコンタクト
移動層が、単１のパターンの繰り返しから形成されてい
る点である。これは、リソフラフィにおけるパターン形
成が行い易いという特徴がある。同時に、規則性が高い
ために、位相シフト法に代表される、光の波長よりも小
さなパターン形成が可能な、超解像技術が適用しやすい
という特長を有する。尚、本実施例における製造工程は
実施例１と同様であるが、蓄積容量コンタクトのワード
線方向の間隔が、データ線ピッチで密に並んでいるため
に、データ線方向の列選択線は、実施例１とは異なり、
データ線とオンラインで配置したものと、分割したプレ
ート電極の上方に形成したもの、の2種類を実現した。

【００２６】実施例５これまでは、蓄積容量コンタクトを移動することによっ
て、プレート電極を分割する方法を述べてきたが、以下
にコンタクトを移動することなくプレート電極を分割す
る実施例について述べる。

【００２７】蓄積容量コンタクトを移動させる工程以外
は、実施例１と同様である。本実施例の場合もデータ線
方向に走る列選択線の配置に余裕がないために、実施例
４と同様に列選択線はデータ線とマスク上でオンライン
に配置したものと、プレート電極の上方に形成したも
の、の２種類を実現した。

【００２８】本実施例の場合、蓄積容量コンタクトを移
動しないので、これまで述べた実施例のように蓄積容量
キャパシタのトレンチを縦長に配置することはできず、
図３に示したように従来の横長の配置とした。各ワード
線で選択されるメモリセルが、本実施例ではワード線方
向に１個おきにいれこになっているので、このままプレ
ート分割することは不可能である。そこで、電荷蓄積キ
ャパシタ用トレンチ内に金属１４を埋め込んだ後に、厚
さ100nmの層間絶縁膜を堆積させ、図２７に示したよう
に、コンタクトを開口し、下部の金属１４を露出させ
る。次に、図２８のように、プレート電極を各ワード線
で選択されるすべてのメモリセル群単位で分割する配線
を形成し、所望の半導体記憶装置を実現した。尚、蓄積
電荷キャパシタのトレンチは図２９にように配列したも
のも形成した。この場合、電荷蓄積キャパシタの中心と
コンタクトの中心が一致しているので、対称性に優れ、
ノイズに強い半導体記憶装置が実現できた。

【００２９】尚、ここまで述べた実施例は、ワード線単
位でのプレート分割に関するものであったが、本発明
を、M. Aoki et al, IEEE Journal of Solid-State Cir
cuit,24,1206(1989）のFig.2にあるような共通プレート
駆動に用いることは勿論可能である。

【００３０】

【発明の効果】本発明には、セル面積を増大することな
く、各ワード線で選択されるメモリセルのキャパシタ群
単位でプレート電極を分割することが可能で、その結果
として、メモリセルの消費電力を低減することができ
る、という効果がある。

【００３１】その手法の１つとして、中間配線層を用い
ることによって、蓄積容量コンタクトを移動することを
考案した。この手法によれば、すでに述べてきたよう
に、各ワード線単位での蓄積容量キャパシタを１列に最
稠密に配列でき、プレート電極分割が容易になる。これ
は、DRAMの消費電力の減少という点において極めて効果
的である。しかも、本発明によって、メモリアレイ部で
の対称性が損なわれることはなく、ノイズに対しても強
い半導体装置を実現できるという特長もある。さらに
は、蓄積容量コンタクトはその移動によって、ワード線
方向にはデータ線ピッチの２倍のピッチで並べることが
可能になるので、データ線方向に走る列選択線の配置が
格段に容易になるという効果もある。

【図面の簡単な説明】

【図１】本発明の半導体記憶装置の上面図。

【図２】本発明の半導体記憶装置の電荷蓄積キャパシタ
配置図。

【図３】従来の半導体記憶装置の電荷蓄積キャパシタ配
置図。

【図４】本発明の半導体記憶装置の１製造工程における
断面図。

【図５】本発明の半導体記憶装置の１製造工程における
上面図。

【図６】本発明の半導体記憶装置の１製造工程における
断面図。

【図７】本発明の半導体記憶装置の１製造工程における
上面図。

【図８】本発明の半導体記憶装置の１製造工程における
断面図。

【図９】本発明の半導体記憶装置の１製造工程における
上面図。

【図１０】本発明の半導体記憶装置の１製造工程におけ
る断面図。

【図１１】本発明の半導体記憶装置の１製造工程におけ
る上面図。

【図１２】本発明の半導体記憶装置の１製造工程におけ
る断面図。

【図１３】本発明の半導体記憶装置の１製造工程におけ
る上面図。

【図１４】本発明の半導体記憶装置の１製造工程におけ
る断面図。

【図１５】本発明の半導体記憶装置の１製造工程におけ
る上面図。

【図１６】本発明の半導体記憶装置の１製造工程におけ
る断面図。

【図１７】本発明の半導体記憶装置の１製造工程におけ
る上面図。

【図１８】本発明の半導体記憶装置の１製造工程におけ
る断面図。

【図１９】本発明の半導体記憶装置の１製造工程におけ
る上面図。

【図２０】本発明の半導体記憶装置の１製造工程におけ
る断面図。

【図２１】本発明の半導体記憶装置の１製造工程におけ
る上面図。

【図２２】本発明の半導体記憶装置の１製造工程におけ
る断面図。

【図２３】本発明の半導体記憶装置の１製造工程におけ
る上面図。

【図２４】本発明の実施例２における半導体記憶装置の
電荷蓄積キャパシタ移動層配置図。

【図２５】本発明の実施例３における半導体記憶装置の
ワード線の接続を示す概念図。

【図２６】本発明の実施例４における半導体記憶装置の
電荷蓄積キャパシタ移動層配置図。

【図２７】本発明の実施例５における半導体記憶装置の
コンタクト配置図。

【図２８】本発明の実施例５における半導体記憶装置の
プレート電極配置図。

【図２９】本発明の実施例５における半導体記憶装置の
プレート電極コンタクト配置図。

【符号の説明】

１…半導体基板、２…素子間分離酸化膜、３…−ゲート
酸化膜、４…不純物拡散層、５、５１…ゲート電極、
６、６１、６２、６３、６４、６５、６６…シリコンナ
イトライド膜、７、７１、７２、７３、７４、７５、７
６…層間酸化膜、８、８１、８２…接続電極あるいはプ
ラグ、９…データ線、９１…データ対線、１０、１０１
…埋込配線、１１…蓄積容量コンタクト移動層、１２…
キャパシタ下部電極、１３…キャパシタ絶縁膜、１４…
キャパシタ上部電極、１５…プレート電極、１６…セン
スアンプ、１７…メモリセルトランジスタ形成領域、１
８…蓄積容量コンタクト、１９…電荷蓄積容量キャパシ
タ用トレンチ、２０、２０１…不純物拡散層コンタク
ト、２１…プレート電極コンタクト。

───────────────────────────────────────────────────── フロントページの続き (72)発明者伊藤清男東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者阪田健東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者関口智紀東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内

Claims

【特許請求の範囲】

【請求項１】半導体基体主面上に設けられたキャパシタ
の下部電極と、半導体基体内に設けられた半導体領域に
繋がる導電層とが、中間配線層を介して接続されてお
り、該中間配線層は絶縁膜の中に埋め込まれて延在して
いることを特徴とする半導体記憶装置。
【請求項２】半導体基体主面上に設けられたキャパシタ
の下部電極と、半導体基体内に設けられた半導体領域に
繋がる導電層とが、中間配線層を介して接続されてお
り、該中間配線層の下に他の配線が存在していることを
特徴とする半導体記憶装置。
【請求項３】上記キャパシタは電荷蓄積用のキャパシタ
であり、上記半導体領域はスイッチ用トランジスタの不
純物導電層であることを特徴とする請求項１乃至２記載
の半導体記憶装置。
【請求項４】上記中間配線層が、くりかえしの基本単位
において、上から見たときに、データ線及びデータ対線
それぞれと重なりあう面積が等しいかもしくはほぼ等し
いことを特徴とする請求項１乃至２項記載の半導体記憶
装置。
【請求項５】上記中間配線層が、くりかえしの基本単位
において、上から見たときに、各ワード線と重なりあう
面積を等しく、もしくはほぼ等くしたことを特徴とする
請求項１乃至２項記載の半導体記憶装置。
【請求項６】上記中間配線層は不純物を高濃度で含む多
結晶シリコン、多結晶シリコンとシリサイドとの積層
膜、タングステンとバリア金属と多結晶シリコンとの積
層膜、タングステンとバリア金属との積層膜、タングス
テン膜、銅膜であることを特徴とする請求項１乃至２項
記載の半導体記憶装置。
【請求項７】各ワード線で選択されるすべてのメモリセ
ルの電荷蓄積用キャパシタが、上から見た時に、ワード
線方向に、隣接して１列に並んでいることを特徴とする
半導体記憶装置。
【請求項８】電荷蓄積用キャパシタの下部電極のコンタ
クトホールが、データ線方向には、ワード線ピッチで並
び、ワード線方向に対しては、データ線ピッチの２倍の
ピッチで並んでいることを特徴とする、折り返し形デー
タ対線を有する半導体記憶装置。
【請求項９】上記電荷蓄積用キャパシタが上から見た時
に、その長辺が上記ワード線に並行であることを特徴と
する請求項７乃至８項記載の半導体記憶装置。
【請求項１０】上記電荷蓄積用キャパシタの上部電極
が、上記各ワード線で選択されるメモリセルの電荷蓄積
キャパシタ群を単位として電気的に分割されていること
を特徴とする請求項７乃至８項記載の半導体記憶装置。
【請求項１１】上記データ線方向に走る列選択線が、上
から見た時に、上記データ線及びデータ対線から等しい
距離にある線に対して、対称的に配置されていることを
特徴とする折り返し形データ対線を有する請求項７乃至
８項記載の半導体記憶装置。
【請求項１２】上記電荷蓄積用キャパシタの、上から見
た時の中心が、該電荷蓄積用キャパシタコンタクトホー
ルの中心とを、一致もしくはほぼ一致していることを特
徴とする請求項７乃至８項記載項記載の半導体記憶装
置。