KR100956597B1 - 반도체장치의 제조방법 - Google Patents
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Abstract
본 발명은 반도체장치의 제조방법에 관한 것으로서 게이트와 소오스 및 드레인영역으로 이용되는 불순물영역을 포함하는 트랜지스터가 형성된 반도체기판 상에 제 1 층간절연층을 형성하는 공정과, 상기 제 1 층간절연층을 상기 불순물영역을 노출되도록 패터닝하여 비트라인 접촉을 위한 제 1 접촉홀을 형성하고 이 제 1 접촉홀 내에 플러그를 형성하는 공정과, 상기 제 1 층간절연층 상에 상기 플러그와 접촉되도록 적층하고 길게 배치되도록 상기 제 1 층간절연층이 노출되게 패터닝하여 비트라인, 캡층, 제 1 희생층 및 제 2 희생층을 형성하는 공정과, 상기 제 1 층간절연층 상에 상기 캡층을 덮도록 제 2 층간절연층을 형성하고 라인 형상의 스토리지 접촉 마스크를 사용하여 상기 비트라인과 캡층의 경계 부분까지 노출시켜 상기 캡층의 상부에 상기 제 1 희생층이 잔유물 형태로 남도록 식각하는 공정과, 상기 라인 형상의 스토리지 접촉 마스크를 제거하고 상기 캡층 상의 제 1 희생층 잔유물을 제거하는 공정과, 상기 캡층을 덮도록 절연물질을 증착하고 상기 제 1 층간절연층이 노출되도록 에치백하여 측벽을 형성하는 공정을 구비한다.
자기정렬접촉 방법, 측벽, 클립핑, 스토리지노드접촉, 식각 선택비
Description
도 1a 내지 도 1d는 본 발명에 따른 반도체장치의 제조방법을 도시하는 공정도.
* 도면의 주요 부분에 대한 부호의 설명 *
11 : 반도체기판 13 : 제 1 층간절연층
15 : 제 1 접촉홀 17 : 플러그
19 : 비트라인 21 : 캡층
23 : 제 1 희생층 25 : 제 2 희생층
27 : 제 2 층간절연층 31 : 측벽
33 : 제 2 접촉홀
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, 비트 라인의 양측 측벽의 두께를 대칭되게 형성하여 커패시터의 재현성을 향상시킬 수 있는 반도체장 치의 제조방법에 관한 것이다.
반도체장치의 집적도가 증가되면서 디자인 룰(design rule)이 축소되어 소오스 및 드레인영역을 이루는 불순물영역의 크기가 감소므로 불순물영역과 커패시터의 스토리지 전극 및 비트라인을 접촉하기 위한 접촉홀의 크기도 감소된다. 그러므로, 셀부에서는 스토리지 노드와 접촉되는 플러그를 자기정렬접촉(SAC) 방법으로 형성하여 접촉 저항을 감소시킨다.
종래의 반도체장치의 제조방법은 반도체기판 상에 게이트와 소오스 및 드레인영역으로 이용되는 불순물영역을 포함하는 트랜지스터를 형성한 후, 비트라인 접촉을 위해 제 1 접촉홀을 갖는 층간절연층을 형성한다. 그리고, 제 1 접촉홀 내에 플러그를 형성한 후 금속층과 질화실리콘으로 이루어진 캡층을 순차적으로 증착하고 포토리쏘그래피 방법으로 패터닝하여 비트라인을 형성한다.
비트라인과 캡층의 측면에 측벽을 형성한다. 이 때, 층간절연막의 노출된 부분도 반도체기판이 노출되도록 식각하여 스토리지노드 접촉을 위한 제 2 접촉홀을 형성한다. 그리고, 제 2 접촉홀 내에 커패시터의 스토리지 전극을 형성하고, 이 스토리지 전극 표면에 유전층과 플레이트 전극을 형성하여 커패시터를 형성한다.
그러나, 종래 기술은 비트라인을 형성하기 위한 포토리쏘그래피 공정시 캡층은 모서리 부분이 손상되어 제거되는 클립핑(clipping) 현상이 발생되어 프로파일이 변화된다. 이러한 캡층의 프로파일 변화에 의해 비트라인 및 캡층의 양측에 형성되는 측벽은 두께가 서로 다르게되어 커패시터의 재현성을 저하시키는 문제점이 있었다.
따라서, 본 발명의 목적은 비트라인 및 캡층의 양측에 측벽을 동일한 두께로 형성하여 커패시터의 재현성을 향상시킬 수 있는 반도체장치의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위해 본 발명에 따른 반도체장치의 제조방법은 게이트와 소오스 및 드레인영역으로 이용되는 불순물영역을 포함하는 트랜지스터가 형성된 반도체기판 상에 제 1 층간절연층을 형성하는 공정과, 상기 제 1 층간절연층을 상기 불순물영역을 노출되도록 패터닝하여 비트라인 접촉을 위한 제 1 접촉홀을 형성하고 이 제 1 접촉홀 내에 플러그를 형성하는 공정과, 상기 제 1 층간절연층 상에 상기 플러그와 접촉되도록 적층하고 길게 배치되도록 상기 제 1 층간절연층이 노출되게 패터닝하여 비트라인, 캡층, 제 1 희생층 및 제 2 희생층을 형성하는 공정과, 상기 제 1 층간절연층 상에 상기 캡층을 덮도록 제 2 층간절연층을 형성하고 라인 형상의 스토리지 접촉 마스크를 사용하여 상기 비트라인과 캡층의 경계 부분까지 노출시켜 상기 캡층의 상부에 상기 제 1 희생층이 잔유물 형태로 남도록 식각하는 공정과, 상기 라인 형상의 스토리지 접촉 마스크를 제거하고 상기 캡층 상의 제 1 희생층 잔유물을 제거하는 공정과, 상기 캡층을 덮도록 절연물질을 증착하고 상기 제 1 층간절연층이 노출되도록 에치백하여 측벽을 형성하는 공정을 구비한다.
상기한 본 발명에서 제 1 희생층을 상기 캡층 및 제 2 희생층과 식각 선택비가 다른 물질로 형성하고, 제 2 희생층 및 캡층을 CF4/CHF3/O2/Ar 혼합 가스로 식각하고, 제 1 희생층을 C4F8/C5F8/C4F6/CH2F2/Ar 혼합 가스로 식각하며, 상기 캡층 상의 제 1 희생층 잔유물을 H2SO4 : H2O2 = 300 : 1의 버퍼 용액으로 세정하여 제거하는 것이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 1a 내지 도 1d는 본 발명에 따른 반도체장치의 제조방법을 도시하는 공정도이다.
도 1a를 참조하면, 게이트(도시되지 않음)와 소오스 및 드레인영역으로 이용되는 불순물영역(도시되지 않음)을 포함하는 트랜지스터가 형성된 반도체기판(11) 상에 게이트와 불순물영역을 덮도록 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 산화실리콘을 증착하여 제 1 층간절연층(13)을 형성한다.
제 1 층간절연층(13)을 포토리쏘그래피 방법으로 패터닝하여 반도체기판(13)의 불순물영역을 노출시켜 비트라인 접촉을 위한 제 1 접촉홀(15)을 형성한다. 그리고, 제 1 층간절연층(13) 상에 제 1 접촉홀(15)을 채워 반도체기판(11)의 노출된 부분과 접촉되도록 불순물이 도핑된 다결정실리콘을 CVD 방법으로 증착한다. 그리고, 다결정실리콘을 제 층간절연층(13)이 노출되어 제 1 접촉홀(15) 내에만 잔류하도록 RIE 방법으로 에치백하거나 또는 CMP 방법으로 연마하여 플러그(17)를 형성한다.
도 1b를 참조하면, 제 1 층간절연층(13) 상에 적층되어 길게 배치되는 비트 라인(19), 캡층(21), 제 1 희생층(23) 및 제 2 희생층(25)을 형성한다. 상기에서 비트라인(19)은 베리어 금속인 Ti/TiN과 Co, Ta, Pt, W 또는 Mo 등의 고융점 금속으로, 캡층(21)은 질화실리콘으로, 제 1 희생층(23)은 질화실리콘과 식각 선택비가 다른 산화실리콘으로, 제 2 희생층(25)은 질화실리콘으로 형성된다.
즉, 제 1 층간절연층(13) 상에 베리어 금속인 Ti/TiN을 100 ∼ 1000Å 정도의 두께와, Co, Ta, Pt, W 또는 Mo 등의 고융점 금속을 500 ∼ 1500Å 정도의 두께로 순차적으로 증착하여 복수의 금속층을 형성한다. 그리고, 고융점 금속층 상에 1000 ∼ 2500Å 정도 두께의 질화실리콘, 500 ∼ 100Å 정도 두께의 USG 산화실리콘 및 500 ∼ 100Å 정도 두께의 질화실리콘을 CVD 방법으로 순차적으로 증착하여 캡층(21), 제 1 희생층(23) 및 제 2 희생층(25)을 형성한다.
그리고, 제 2 희생층(25), 제 1 희생층(23), 캡층(21) 및 금속층을 포토리쏘그래피 방법으로 제 1 층간절연층(13)이 노출되게 순차적으로 패터닝한다. 이 때, 제 2 희생층(25) 및 캡층(21)을 CF4/CHF3/O2/Ar 혼합 가스을 사용하여 식각하고, 제 1 희생층(23)을 C4F8/C5F8/C4F6/CH2F2/Ar 혼합 가스을 사용하여 식각하므로 제 2 희생층(25) 및 캡층(21)과 제 1 희생층(23)은 선택적으로 식각된다. 상기에서 복수의 금속층은 플러그(17)와 접촉되게 패터닝되어 비트라인(19)이 된다. 상기에서 제 2 희생층(25)은 모서리 부분에 식각 가스와 에너지가 집중되므로 제 2 희생층(25)은 모서리 부분의 식각 속도가 빠르게 되어 클립핑(clipping) 현상이 발생되고, 이에 의해, 제 2 희생층(25)의 프로파일이 변화된다.
도 1c를 참조하면, 제 1 층간절연층(13) 상에 HDP 방법에 의해 캡층(25)을 덮도록 산화실리콘을 4000 ∼ 10000Å 정도 두께의 질화실리콘을 증착하여 제 2 층간절연층(27)을 형성한다. 이 때, 제 2 층간절연층(27)의 표면은 평탄하게 된다.
그리고, 라인 형상의 스토리지 접촉 마스크(도시되지 않음)을 사용하여 제 2 층간절연층(27)을 비트라인(19)과 캡층(21)의 경계 부분까지 식각한다. 이 때, 제 2 및 제 1 희생층(25)(23)도 식각되며, 이에 의해, 캡층(21)의 상부에는 제 1 희생층(23)이 잔유물 형태로 남게된다.
라인 형상의 스토리지 접촉 마스크(도시되지 않음)을 제거한 후 H2SO4 : H2O2 = 300 : 1의 버퍼 용액으로 세정하여 식각시 발생된 폴리머와 함께 캡층(21) 상의 제 1 희생층(23) 잔유물을 제거한다.
도 1d를 참조하면, 제 2 층간절연층(25) 상에 캡층(21)을 덮도록 PECVD 방법으로 질화실리콘을 1000 ∼ 2500Å 정도 두께로 증착하여 절연층(29)을 형성한다. 그리고, 절연층(29)과 제 2 층간절연층(27)을 순차적으로 에치백한다. 이 때, 비트라인(19)과 캡층(21)의 양쪽 측면의 제 2 층간절연층(27)과 절연층(29)은 비트라인(19)의 측벽(31)이 된다. 상기에서 캡층(25)는 상부에 클립핑이 발생되지 않고 균일한 프로파일을 가지므로 양쪽 측면에 질화실리콘층(29)이 균일한 두께로 형성되므로 비트라인(19)과 캡층(21)의 양쪽 측면에 측벽(31)도 동일한 두께로 대칭되게 형성된다.
그리고, 캡층(21) 및 측벽(31)을 마스크로 사용하여 제 1 층간절연층(13)을 포토리쏘그래피 방법으로 패터닝하여 반도체기판(13)의 불순물영역을 노출시켜 스토리지노드 접촉을 위한 제 2 접촉홀(33)을 형성한다.
그 후, 도시되지 않았지만 제 2 접촉홀(33) 내에 커패시터의 스토리지 전극을 형성하고, 이 스토리지 전극 표면에 유전층과 플레이트 전극을 형성하여 커패시터를 형성한다.
상술한 바와 같이 본 발명에 따른 반도체장치의 제조방법은 캡층 상에 식각 선택비가 서로 다른 산화실리콘 및 질화실리콘을 증착하여 제 1 및 제 2 희생층을 형성하므로 비트라인 패터닝시 클리핑에 의한 프로파일의 불균일이 제 2 희생층에 발생되도록 하고, 제 1 층간절연층 식각시 클리핑이 제 1 희생층으로 전사시켜 캡층 상에 잔유물 형태로 남긴 후 세정하여 제거하므로 캡층을 프로파일이 변화되지 않고 균일하게 형성할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
따라서, 본 발명은 비트라인 및 캡층의 양측에 측벽을 동일한 두께로 형성하여 커패시터의 재현성을 향상시킬 수 있다.
Claims (5)
- 게이트와 소오스 및 드레인영역으로 이용되는 불순물영역을 포함하는 트랜지스터가 형성된 반도체기판 상에 제 1 층간절연층을 형성하는 공정과,상기 제 1 층간절연층을 상기 불순물영역을 노출되도록 패터닝하여 비트라인 접촉을 위한 제 1 접촉홀을 형성하고 이 제 1 접촉홀 내에 플러그를 형성하는 공정과,상기 제 1 층간절연층 상에 상기 플러그와 접촉되도록 적층하고 길게 배치되도록 상기 제 1 층간절연층이 노출되게 패터닝하여 비트라인, 캡층, 제 1 희생층 및 제 2 희생층을 형성하는 공정과,상기 제 1 층간절연층 상에 상기 캡층을 덮도록 제 2 층간절연층을 형성하고 라인 형상의 스토리지 접촉 마스크를 사용하여 상기 비트라인과 캡층의 경계 부분까지 노출시켜 상기 캡층의 상부에 상기 제 1 희생층이 잔유물 형태로 남도록 식각하는 공정과,상기 라인 형상의 스토리지 접촉 마스크를 제거하고 상기 캡층 상의 제 1 희생층 잔유물을 제거하는 공정과,상기 캡층을 덮도록 절연물질을 증착하고 상기 제 1 층간절연층이 노출되도록 에치백하여 측벽을 형성하는 공정을 구비하는 반도체장치의 제조방법.
- 청구항 1에 있어서, 상기 제 1 희생층을 상기 캡층 및 제 2 희생층과 식각 선택비가 다른 물질로 형성하는 반도체장치의 제조방법.
- 청구항 2에 있어서, 상기 제 2 희생층 및 캡층을 CF4/CHF3/O2/Ar 혼합 가스로식각하는 반도체장치의 제조방법.
- 청구항 2에 있어서, 상기 제 1 희생층을 C4F8/C5F8/C4F6/CH2F2/Ar 혼합 가스로 식각하는 반도체장치의 제조방법.
- 청구항 1에 있어서, 상기 캡층 상의 제 1 희생층 잔유물을 H2SO4 : H2O2 = 300 : 1의 버퍼 용액으로 세정하여 제거하는 반도체장치의 제조방법.
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