TWI770857B - 製造半導體裝置的方法 - Google Patents

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吳俊亨
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Abstract

提供一種製造半導體裝置的方法。形成前驅結構，其中前驅結構包含其中具有至少一溝槽的圖案化基板、覆蓋圖案化基板的氧化層、位於氧化層上且暴露出溝槽中的氧化層的一部分的氮化層。第一阻障層及第一閘極結構形成在氧化層上。通過包含CF 4、C 2F 6、C 3F 8、C 4F 8、F 2、NF 3、SF 6、CHF 3、HF、COF 2、ClF 3或H 2O 2的蝕刻劑去除第一阻障層的一部分，以暴露氧化層的側壁。第二阻障層形成在第一閘極結構及氧化層上。通過上述蝕刻劑去除第二阻障層的一部分。第二閘極結構形成在第二阻障層上。

Description

製造半導體裝置的方法
本發明是有關於一種製造半導體裝置的方法。更具體地，本發明是有關於一種具有埋入閘極結構(buried gate structure)的製造半導體裝置的方法。
動態隨機存取記憶體裝置可以包含多個埋入通道陣列電晶體(buried-channel array transistor；BCAT)。與平面電晶體相比，埋入通道陣列電晶體具有較長的有效通道長度，這是因為其閘極電極被掩埋在半導體基板下方，從而可以減小動態隨機存取記憶體裝置的尺寸並可提高其集成密度。
然而，增加了閘極引發汲極漏電流(GIDL)的問題。由於埋入通道陣列電晶體的閘極電極與雜質區(例如，源極/汲極區)重疊的區域較大，所以難以減小閘極引發汲極漏電流(GIDL)。不希望增加GIDL，因為其降低電晶體的可靠性。
根據本發明之各種實施方式，提供一種製造半導體裝置的方法。此方法包含形成前驅結構，其中前驅結構包含圖案化基板、氧化層、以及氮化層。圖案化基板具有至少一個溝槽位於其中。氧化層覆蓋圖案化基板。氮化層位於氧化層上，且暴露出在溝槽中的氧化層的一部分。接著形成第一阻障層於氧化層上。形成第一閘極結構於第一阻障層上。透過蝕刻劑去除第一阻障層的一部分，以暴露氧化層的側壁，其中蝕刻劑包含CF4、C2F6、C3F8、C4F8、F2、NF3、SF6、CHF3、HF、COF2、ClF3或H2O2。形成第二阻障層於第一閘極結構及氧化層之上。透過蝕刻劑去除第二阻障層的一部分，其中蝕刻劑包含CF4、C2F6、C3F8、C4F8、F2、NF3、SF6、CHF3、HF、COF2、ClF3或H2O2。形成第二閘極結構於第二阻障層之上。
根據本發明之某些實施方式，形成前驅結構包含形成氧化物材料層於基板的上表面之上；形成氮化物材料層於氧化物材料層之上；形成遮罩層於氮化物材料層之上，其中遮罩層具有至少一開口暴露氮化物材料層的一部分；通過遮罩層蝕刻氮化物材料層、氧化物材料層及基板，以形成圖案化基板；以及形成氧化層以覆蓋溝槽。
根據本發明之某些實施方式，在去除第一阻障層的部分之前，以包含H2、NH3、CxHy及其組合的保護劑處理第一閘極結構，其中x為1-4，y為4-8。
根據本發明之某些實施方式，在去除第二阻障層的 部分之後，位於第一閘極結構之上的剩餘的第二阻障層具有厚度為約2-4nm。
根據本發明之某些實施方式，第一阻障層及第二阻障層共同地包裹第一閘極結構。
根據本發明之某些實施方式，第二閘極結構具有厚度為約10-30nm。
根據本發明之某些實施方式，形成第二閘極結構更包含：形成第二閘極材料於第二阻障層之上；以磷摻雜第二閘極材料；以及蝕刻第二閘極材料，以在溝槽中形成第二閘極結構。
根據本發明之某些實施方式，第一阻障層及第二阻障層包含氮化鈦。
根據本發明之某些實施方式，此方法更包含將離子植入至溝槽兩側的圖案化基板中，以在圖案化基板中形成第一源極/汲極區及第二源極/汲極區。
根據本發明之某些實施方式，此方法更包含分別形成第一接觸及第二接觸連接至第一源極/汲極區及第二源極/汲極區。
10:方法
12,14,16,18,20,22,24:操作
100:前驅結構
110:基板
112:圖案化基板
112S:內表面
114:突出部分
116a:第一源極/汲極區
116b:第二源極/汲極區
120:氧化物材料層
122:氧化層
124:氧化層
124S:側壁
126:氧化層
128:介電層
130:氮化物材料層
132:氮化層
140:遮罩層
150:第一阻障層
152:第一阻障層
160:第一閘極材料
162:第一閘極結構
162H:厚度
170:第二阻障層
170H1,170H2:厚度
172:第二阻障層
172H:厚度
174:第二阻障層
180:第二閘極材料
182:第二閘極結構
182H:厚度
190a:第一接觸
190b:第二接觸
200:半導體裝置
OP1:第一開口
OP2:第二開口
T1:第一溝槽
T2:第二溝槽
當讀到隨附的圖式時，從以下詳細的敘述可充分瞭解本揭露的各方面。值得注意的是，根據工業上的標準實務，各種特徵不是按比例繪製。事實上，為了清楚的討論，各種特徵的尺寸可任意增加或減少。
第1圖為根據本揭示某些實施方式繪示的製造半導體裝置的方法流程圖。
第2圖至第15圖為根據本發明之某些實施方式繪示的半導體裝置的製程各步驟的剖面圖。
以下將以圖式揭露本發明之複數個實施方式，為明確說明起見，許多實務上的細節將在以下敘述中一併說明。然而，應瞭解到，這些實務上的細節不應用以限制本發明。也就是說，在本發明部分實施方式中，這些實務上的細節是非必要的。並且為求清楚說明，元件之大小或厚度可能誇大顯示，並未依照原尺寸作圖。此外，為簡化圖式起見，一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之。
在本文中使用空間相對用語，例如「下方」、「之下」、「上方」、「之上」等，這是為了便於敘述一元件或特徵與另一元件或特徵之間的相對關係，如圖中所繪示。這些空間上的相對用語的真實意義包含其他的方位。例如，當圖式上下翻轉180度時，一元件與另一元件之間的關係，可能從「下方」、「之下」變成「上方」、「之上」。此外，本文中所使用的空間上的相對敘述也應作同樣的解釋。
第1圖為根據本揭示某些實施方式繪示的製造半導體裝置的方法流程圖。方法10包含操作12、14、16、 18、20、22及24。應了解，第1圖所示的方法僅僅是示例，並且不旨在限制本發明。因此，可以在第1圖所示的方法之前、期間和/或之後執行額外操作，並且本文中僅簡要描述一些其他操作。第2圖至第15圖為根據本發明之某些實施方式繪示的方法10的各階段剖面圖。
請參考第1圖及第6圖。在第1圖的操作12中，形成前驅結構100。前驅結構100包含圖案化基板112、氧化層126及氮化層132。第2圖至第6圖繪示根據本揭示一實施方式的實現操作12的詳細步驟。
請參考第2圖，氧化物材料層120形成在基板110的上表面上。在一些實施方式中，基板110可以是例如，矽基板、砷化鎵基板、矽鍺基板、或其類似者。在本揭示的一些實施方式中，基板110可以為絕緣體上的矽(SOI)基板。在一些實施方式中，基板110可以更包含少一個淺溝槽隔離(STI)區形成於其中。在一實例中，淺溝槽隔離(STI)區可以包含氧化矽、氮化矽和/或氮氧化矽。在一些實施方式中，氧化物材料層120包含氧化矽，但不限於此。在一些實施方式中，氧化物材料層120藉由合適的方法如熱氧化(thermal oxidation)或化學氣相沉積(CVD)形成在基板110上，但不限於此。
接著，請參考第3圖，氮化物材料層130形成在氧化物材料層120上。在一些實施方式中，氮化物材料層130包含氮化矽，但不限於此。氮化物材料層130可以藉由合適的沉積方法形成在氧化物材料層120上，例如藉由 化學氣相沉積、低壓化學氣相沉積(LPCVD)、電漿增強化學氣相沉積(PECVD)、或其類似者。
請參考第4圖，遮罩層140接著形成在氮化物材料層130上。如第4圖所示，遮罩層140具有至少一開口(例如，第一開口OP1及第二開口OP2)暴露出氮化物材料層130的一部分。在一些實施方式中，遮罩層140可以為光阻。
請參考第5圖，通過遮罩層140的第一開口OP1及第二開口OP2蝕刻氮化物材料層130、氧化物材料層120及基板110，以形成氮化層132、氧化層122及圖案化基板112。圖案化基板112可以藉由乾蝕刻製程形成。在蝕刻製程之後，移除遮罩層140。第5圖所示，圖案化基板112具有至少一個溝槽位於其中，例如，第一溝槽T1及第二溝槽T2。第一溝槽T1及第二溝槽T2具有內表面112S。第一溝槽T1及第二溝槽T2藉由圖案化基板112的突出部分114彼此分隔。第一溝槽T1及第二溝槽T2可以具有各種形狀，例如正方形、矩形、梯形、圓柱體、管狀、及其類似者，但不限於此。氧化層122及氮化層132形成在圖案化基板112的突出部分114上。
請參考第6圖，形成氧化層124以覆蓋第一溝槽T1及第二溝槽T2。如此，形成前驅結構100。在一些實施方式中，氧化層124可以藉由熱氧化圖案化基板112形成。氧化層124形成在第一溝槽T1及第二溝槽T2的內表面112S(如第5圖所示)上。在一些實施方式中，氧化 層124包含氧化矽，但不限於此。在一些實例中，氧化層124的材料實質上與氧化層122的材料相同。氧化層122及氧化層124共同形成氧化層126，其共形地覆蓋圖案化基板112。氮化層132暴露出第一溝槽T1及第二溝槽T2中的氧化層124。
請參考第1圖及第7圖。在第1圖的操作14中，形成第一阻障層150在氮化層132及氧化層126之上。在一些實施方式中，第一阻障層150包含氮化鈦，但不限於此。第一阻障層150可以藉由合適的方法，例如化學氣相沉積、低壓化學氣相沉積(LPCVD)、電漿增強化學氣相沉積(PECVD)、或其類似者共形地形成在氮化層132及氧化層126上。
請參考第1圖及第9圖。在第1圖的操作16中，形成第一閘極結構162在第一阻障層150之上。第8-9圖繪示根據本揭示一實施方式的實現操作16的詳細步驟。
請參考第8圖，第一閘極材料160形成在第一阻障層150上。在一些實施方式中，第一閘極材料160包含導電材料如鎢(W)、鋁(Al)、銅(Cu)、鉬(Mo)、鈦(Ti)、鉭(Ta)、釕(Ru)和/或其組合，但不限於此。第一閘極材料160可以藉由合適的沉積方法如化學氣相沉積形成在第一阻障層150上，但不限於此。如第8圖所示，第一閘極材料160填充第一溝槽T1及第二溝槽T2，且具有一部分位於氮化層132上的第一阻障層150上。
請參考第9圖，接著凹陷第一閘極材料160(如第8圖所示)，以形成第一閘極結構162於第一溝槽T1及第二溝槽T2的底部中的第一阻障層150上。在一些實施方式中，執行乾蝕刻製程，以形成第一閘極結構162。在一些實施方式中，第一閘極材料160的蝕刻深度為約80-100nm，且第一閘極結構162具有厚度162H為約40-80nm。
請參考第1圖及第10圖。在第1圖的操作18中，透過蝕刻劑去除第一阻障層150(如第9圖所示)的一部分，以暴露氧化層124的側壁124s，其中蝕刻劑包含CF4、C2F6、C3F8、C4F8、F2、NF3、SF6、CHF3、HF、COF2、ClF3或H2O2的氣體。在一些實施方式中，在去除部分第一阻障層150之前，以包含H2、NH3、或CxHy的氣體的保護劑處理第一閘極結構162，其中x為1-4，y為4-8。在一實施方式中，第一阻障層150為氮化鈦，且第一閘極結構162為鎢。第一閘極結構162與保護劑之間的反應可以表示如下：WO3(s)+3H2(g) → W(s)+3H2O(g) 反應式(1)
WO3(s)+Cx(g) → W(s)+xCO2(g) 反應式(2)
W(s)+Hy(g) → WHy(s) 反應式(3)
通過以下反應式(4)和/或反應式(5-1)-(5-3)中所述的反應蝕刻第一阻障層150，且反應溫度可以為280-300℃。在反應式(4)中，F*代表氟自由基。在一些實施方式中，第一阻障層150與第一閘極結構162之間的 蝕刻選擇比至少為約100：1。
2TiN(s)+8F* → 2TiF4(g)+N2(g) 反應式(4)
H2O2(aq)+OH- (aq) → HO2 - (aq)+H2O(1) 反應式(5-1)
TiN(s)+3H2O(1)+H2O2(aq) → TiO2+ (aq)+3OH- (aq)+NH4OH(aq) 反應式(5-2)
TiN(s)+HO2 - (aq)+4H2O(1) → TiO2+ (aq)+4OH- (aq)+NH4OH(aq) 反應式(5-3)
在去除部分第一阻障層之後，剩餘的第一阻障層152形成在第一閘極結構162及氧化層124之間。如第10圖所示，剩餘的第一阻障層152的上表面與第一閘極結構162的上表面齊平。在其他實施方式中，剩餘的第一阻障層152的上表面在第一閘極結構162的上表面下方。在其他實施方式中，剩餘的第一阻障層152的上表面在第一閘極結構162的上表面上方。
包含CF4、C2F6、C3F8、C4F8、F2、NF3、SF6、CHF3、HF、COF2、ClF3或H2O2的氣體的蝕刻劑相對於氧化層126及氮化層132，對第一阻障層150具有高蝕刻選擇性，因此，可以選擇性去除第一阻障層150且不損壞第一阻障層150下面的層(即，氧化層126及氮化層132)。因此，可以改善的電性能。
請參考第1圖及第11圖。在第1圖的操作20中，形成第二阻障層170在第一閘極結構162、氮化層132、及氧化層126上。在一些實施方式中，第二阻障層170包 含氮化鈦，但不限於此。在一些實例中，第二阻障層170的材料與第一阻障層150的材料相同。第二阻障層170可以藉由合適的沉積方法如物理氣相沉積(PVD)形成在氧化層126、氮化層132、及第一閘極結構162上。如第11圖所示，第二阻障層170的水平部分(例如，氮化層132上的第二阻障層170)的厚度170H1比第二阻障層170的垂直部分(例如，氧化層124暴露的側壁124s上的第二阻障層170)的厚度170H2厚。在一些實施方式中，第二阻障層170的厚度為約10-20nm，且第二阻障層170的厚度170H2為約2-8nm。
請參考第1圖及第12圖。在第1圖的操作22中，透過蝕刻劑去除第二阻障層170的一部分(如第11圖所示)，其中蝕刻劑包含CF4、C2F6、C3F8、C4F8、F2、NF3、SF6、CHF3、HF、COF2、ClF3或H2O2的氣體。去除第二阻障層170的一部份的製程與上述去除第一阻障層150的一部份相同，在下文中將不再重複。在去除第二阻障層170的一部分之後，一部分剩餘的第二阻障層172形成在第一閘極結構162上，且另一部分剩餘的第二阻障層174形成在圖案化基板112的突出部分114上。如第12圖所示，剩餘的第二阻障層172的厚度172H為約2-4nm。剩餘的第一阻障層152及剩餘的第二阻障層172共同地包裹第一閘極結構162，使得第一閘極結構162與氧化層126分隔。
請參考第1圖及第14圖。在第1圖的操作24中， 形成第二閘極結構182在剩餘的第二阻障層172上。第13圖至第14圖繪示根據本揭示一實施方式的實現操作24的詳細步驟。
請參考第13圖，第二閘極材料180形成在剩餘的第二阻障層172及氧化層126上。在一些實施方式中，第二閘極材料180包含導電材料，例如多晶矽、鎢(W)、鋁(Al)、銅(Cu)、鉬(Mo)、鈦(Ti)、鉭(Ta)、釕(Ru)和/或其組合，但不限於此。在一些實施方式中，第二閘極材料180可以由與第一閘極材料160相同或不同的材料形成。第二閘極材料180可以藉由合適的沉積方法形成在剩餘的第二阻障層172上。在一些實施方式中，第二閘極材料180進一步原位摻雜磷。如第13圖所示，第二閘極材料180可以形成為覆蓋剩餘的第二阻障層174以填充第一溝槽T1及第二溝槽T2。
請參考第14圖，蝕刻第二閘極材料180(如第13圖所示)以形成第二閘極結構182於第一溝槽T1及第二溝槽T2中。在一些實施方式中，在蝕刻第二閘極材料180的期間，氮化層132上第二阻障層174的剩餘部分(如第13圖所示)也被去除。在一實施方式中，第二閘極材料180為多晶矽，且剩餘的第二阻障層174為氮化鈦。第二閘極材料180與包含氟的蝕刻劑之間的反應可以表示如下：Si+4F* → SiF4 反應式(6)
可以通過上述反應式(4)和/或反應式(5)中所述的反應蝕刻剩餘的第二阻障層174，且反應溫度可以為 280-300℃。在一些實施方式中，可以在蝕刻剩餘的第二阻障層174的期間，以H2氣體保護氮化層132。氮化層132與保護劑之間的反應可以表示如下：SiN(s)+H(g) → SiNH(s) 反應式(7)
如第14圖所示，第一閘極結構162通過剩餘的第二阻障層172與第二閘極結構182分隔。在一些實施方式中，第二閘極結構182的厚度182H為約10-30nm。氧化層124、剩餘的第一阻障層152、剩餘的第二阻障層172、第一閘極結構162及第二閘極結構182可以做為字線結構。
請參考第15圖。在一些實施方式中，方法10更包含去除氮化層132及一部分設置在突出部分114(如第14圖所示)上的氧化層126，以暴露圖案化基板112的上表面。在去除氮化層132之後，在圖案化基板112的內表面112S(如第5圖所示)上的部分氧化層126仍被保留。
在一些實施方式中，方法10更包含形成第一源極/汲極區116a及第二源極/汲極區116b在圖案化基板112中。如第15圖所示，第一源極/汲極區116a及第二源極/汲極區116b設置在第一溝槽T1的相對側上。也就是說，第一源極/汲極區116a及第二源極/汲極區116b通過第一溝槽T1彼此分隔。第一源極/汲極區116a及第二源極/汲極區116b可以通過將雜質離子植入至第一溝槽T1兩側的圖案化基板112中來形成。類似地，第三源極/汲極區(未圖示)可以形成在圖案化基板112中。第三源極 /汲極區及第一源極/汲極區116a可以設置在第二溝槽T2的相對側上。
請繼續參考第15圖。在一些實施方式中，方法10更包含分別形成第一接觸190a及第二接觸190b連接至第一源極/汲極區116a及第二源極/汲極區116b。在一些實施方式中，可以進一步形成第三接觸(未圖示)於第三源極/汲極區上並與其連接。在一實施方式中，第一源極/汲極區116a為汲極區，第二源極/汲極區116b為源極區，且第一接觸190a及第二接觸190b分別連接至位線及電容器。
在一些實施方式中，方法10更包含形成介電層128於第二閘極結構182上，並覆蓋圖案化基板112。介電層128可以包含氧化矽、氮化矽，或其類似者。如第15圖所示，形成半導體裝置200。在一些實施方式中，半導體裝置200可以為陣列電晶體，例如埋入通道陣列電晶體(buried-channel array transistor；BCAT)。
如上所述，根據本揭示的一些實施方式，提供一種製造半導體裝置的方法。在本揭示的半導體裝置的製造中，通過包含CF4、C2F6、C3F8、C4F8、F2、NF3、SF6、CHF3、HF、COF2、ClF3或H2O2的蝕刻劑去除第一阻障層及第二阻障層。包含CF4、C2F6、C3F8、C4F8、F2、NF3、SF6、CHF3、HF、COF2、ClF3或H2O2的蝕刻劑對於第一阻障層及第二阻障層具有高選擇性，這在去除第一阻障層及第二阻障層期間，可以防止阻障層下面的層 (例如，介電層)損壞。因此，可以改善半導體裝置的電性能。
雖然本發明已以實施方式揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10 : 方法 12, 14, 16, 18, 20, 22, 24 :  操作

Claims (9)

  1. 一種製造半導體裝置的方法，包含：形成一前驅結構，其中該前驅結構包含：一圖案化基板，具有至少一溝槽位於其中；一氧化層，覆蓋該圖案化基板；以及一氮化層，位於該氧化層上，且暴露出在該溝槽中的該氧化層的一部分；形成一第一阻障層於該氧化層上；形成一第一閘極結構於該第一阻障層上；以由H2、NH3、CxHy或其組合所組成的一保護劑處理該第一閘極結構後，透過一蝕刻劑去除該第一阻障層的一部分，以暴露該氧化層的一側壁，其中x為1-4，y為4-8，該蝕刻劑包含CF4、C2F6、C3F8、C4F8、F2、NF3、SF6、CHF3、HF、COF2、ClF3或H2O2；形成一第二阻障層於該第一閘極結構及該氧化層之上；透過該蝕刻劑去除該第二阻障層的一部分，其中該蝕刻劑包含CF4、C2F6、C3F8、C4F8、F2、NF3、SF6、CHF3、HF、COF2、ClF3或H2O2；以及形成一第二閘極結構於該第二阻障層之上。
  2. 如請求項1所述之方法，其中形成該前驅結構包含：形成一氧化物材料層於一基板的一上表面之上；形成一氮化物材料層於該氧化物材料層之上； 形成一遮罩層於該氮化物材料層之上，其中該遮罩層具有至少一開口暴露該氮化物材料層的一部分；通過該遮罩層蝕刻該氮化物材料層、該氧化物材料層及該基板，以形成該圖案化基板；以及形成該氧化層以覆蓋該溝槽。
  3. 如請求項1所述之方法，其中在去除該第二阻障層的該部分之後，位於該第一閘極結構之上的剩餘的該第二阻障層具有一厚度為約2-4nm。
  4. 如請求項1所述之方法，其中該第一阻障層及該第二阻障層共同地包裹該第一閘極結構。
  5. 如請求項1所述之方法，其中該第二閘極結構具有一厚度為約10-30nm。
  6. 如請求項1所述之方法，其中形成該第二閘極結構更包含：形成一第二閘極材料於該第二阻障層之上；以磷摻雜該第二閘極材料；以及蝕刻該第二閘極材料，以在該溝槽中形成該第二閘極結構。
  7. 如請求項1所述之方法，其中該第一阻障層 及該第二阻障層包含氮化鈦。
  8. 如請求項1所述之方法，更包含將離子植入至該溝槽兩側的該圖案化基板中，以在該圖案化基板中形成一第一源極/汲極區及一第二源極/汲極區。
  9. 如請求項8所述之方法，更包含分別形成一第一接觸及一第二接觸連接至該第一源極/汲極區及該第二源極/汲極區。
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Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW550711B (en) * 2001-04-26 2003-09-01 Infineon Technologies Ag Method for minimizing the vapor deposition of tungsten oxide during the selective side wall oxidation of tungsten-silicon gates
TW561513B (en) * 2002-05-29 2003-11-11 Toshiba Corp Semiconductor device and method of manufacturing the same
CN1471144A (zh) * 2002-07-09 2004-01-28 ���ǵ�����ʽ���� 制造具有双重间隔壁半导体器件的方法
TWI255506B (en) * 2001-06-12 2006-05-21 Ibm Method and structure for buried circuits and devices
CN1926692A (zh) * 2004-03-01 2007-03-07 东京毅力科创株式会社 半导体装置的制造方法和等离子体氧化处理方法
TW201021099A (en) * 2008-08-25 2010-06-01 Tokyo Electron Ltd Method of forming aluminum-doped metal carbonitride gate electrodes
US20160336414A1 (en) * 2014-05-29 2016-11-17 SK Hynix Inc. Dual work function buried gate-type transistor, method for forming the same, and electronic device including the same
US20170047421A1 (en) * 2014-12-16 2017-02-16 SK Hynix Inc. Semiconductor device having dual work function gate structure, method for fabricating the same, transistor circuit having the same, memory cell having the same, and electronic device having the same
US20180212055A1 (en) * 2017-01-23 2018-07-26 United Microelectronics Corp. Semiconductor device and method of forming the same
TW201926686A (zh) * 2017-11-21 2019-07-01 台灣積體電路製造股份有限公司 半導體裝置
US20200091303A1 (en) * 2018-09-19 2020-03-19 Samsung Electronics Co., Ltd. Semiconductor device having gate insulating layer
CN111048469A (zh) * 2012-11-13 2020-04-21 三星电子株式会社 半导体器件及其制造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6461529B1 (en) * 1999-04-26 2002-10-08 International Business Machines Corporation Anisotropic nitride etch process with high selectivity to oxide and photoresist layers in a damascene etch scheme
US6873003B2 (en) * 2003-03-06 2005-03-29 Infineon Technologies Aktiengesellschaft Nonvolatile memory cell
JP4836730B2 (ja) * 2006-09-26 2011-12-14 株式会社東芝 半導体装置、およびその製造方法
US10651365B2 (en) * 2017-03-16 2020-05-12 Vanguard International Semiconductor Corporation Electrical contact structure and methods for forming the same

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW550711B (en) * 2001-04-26 2003-09-01 Infineon Technologies Ag Method for minimizing the vapor deposition of tungsten oxide during the selective side wall oxidation of tungsten-silicon gates
TWI255506B (en) * 2001-06-12 2006-05-21 Ibm Method and structure for buried circuits and devices
TW561513B (en) * 2002-05-29 2003-11-11 Toshiba Corp Semiconductor device and method of manufacturing the same
CN1471144A (zh) * 2002-07-09 2004-01-28 ���ǵ�����ʽ���� 制造具有双重间隔壁半导体器件的方法
CN1926692A (zh) * 2004-03-01 2007-03-07 东京毅力科创株式会社 半导体装置的制造方法和等离子体氧化处理方法
TW201021099A (en) * 2008-08-25 2010-06-01 Tokyo Electron Ltd Method of forming aluminum-doped metal carbonitride gate electrodes
CN111048469A (zh) * 2012-11-13 2020-04-21 三星电子株式会社 半导体器件及其制造方法
US20160336414A1 (en) * 2014-05-29 2016-11-17 SK Hynix Inc. Dual work function buried gate-type transistor, method for forming the same, and electronic device including the same
US20170047421A1 (en) * 2014-12-16 2017-02-16 SK Hynix Inc. Semiconductor device having dual work function gate structure, method for fabricating the same, transistor circuit having the same, memory cell having the same, and electronic device having the same
US20180212055A1 (en) * 2017-01-23 2018-07-26 United Microelectronics Corp. Semiconductor device and method of forming the same
TW201926686A (zh) * 2017-11-21 2019-07-01 台灣積體電路製造股份有限公司 半導體裝置
US20200091303A1 (en) * 2018-09-19 2020-03-19 Samsung Electronics Co., Ltd. Semiconductor device having gate insulating layer

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