JP2011243965A - 浅く幅狭なトレンチ型のｆｅｔの製造方法及び関連構造体 - Google Patents

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Abstract

【課題】浅く幅狭なトレンチ型の電界効果トランジスタ（トレンチ型のＦＥＴ）を製造する方法を提供する。
【解決手段】この方法は、側壁及び底部を有するトレンチ３１０を、第１導電型の半導体基板内に形成するステップを具える。この方法は更に、このトレンチ３１０内に実質的に均一のゲート誘電体３１６を形成するステップと、このトレンチ内に且つ前記ゲート誘電体３１６上にゲート電極３１８を形成するステップとを具える。又、この方法は、前記トレンチ３１０を形成した後に、前記半導体基板にドーピングを行って第２導電型のチャネル領域３０６を形成するドーピングステップを具える。一実施例では、このドーピングステップは、ゲート誘電体３１６を形成した後で且つゲート電極３１８を形成した後に実施する。他の実施例では、このドーピングステップは、ゲート誘電体３１６を形成した後であるが、ゲート電極３１８を形成する前に実施する。
【選択図】図３

Description

本発明は、概して半導体分野におけるものである。特に、本発明はトランジスタの製造分野におけるものである。
電界効果トランジスタのような電力半導体装置は、種々の電子装置及びシステムに広く用いられている。このような電子装置及びシステムの例は、例えば縦方向に導通するバーチカルトレンチ（縦溝）型のシリコンＦＥＴを電力スイッチとして構成しうる直流電圧変換器（ＤＣ−ＤＣコンバータ）のような電力変換器である。電力変換器では、電力スイッチ内の電力損失と、スイッチング速度に影響を及ぼすファクタとが益々重要となってきている。例えば、性能を最適にするためには、電力スイッチの全ゲート電荷Ｑg 、ゲート抵抗Ｒg 及びオン抵抗Ｒdsonを減少させることが望ましい。
バーチカルトレンチ型のＦＥＴにおいてオン抵抗Ｒdsonを最適にするには、例えばチャネルの長さを注意深く制御する必要がある。すなわち、チャネルを短くしたバーチカルトレンチ型のＦＥＴを構成することにより、デバイスのＲdson特性を改善することができる。しかし、バーチカルトレンチ型のＦＥＴを形成する従来の方法は、チャネル長に不所望に影響を及ぼして短いチャネルを達成できないとともに、チャネル長を制御できない。例えば、従来の方法は、チャネルを形成するのに用いるドーパントを高温度に曝すものであり、これによりチャネル長を制御不可能に増大させるおそれがある。更に、従来のバーチカルトレンチ型のＦＥＴでは、例えばチャネル長全体に亘る制御の欠如を回避するために、トレンチを深くする必要がある。
従って、当該技術分野における欠点及び不備を解決したトレンチ型のＦＥＴを提供しうる方法が必要となる。
本発明による、浅く幅狭なトレンチ型の電界効果トランジスタ（トレンチ型のＦＥＴ）の製造方法及びその関連構造体は、実質的に少なくとも１つの図面に示す又はこれに関連して説明した、或いはその双方のものであり、より完全には請求の範囲に記載したものである。
図１は、従来の製造方法を用いて製造したトレンチ型の電界効果トランジスタを示す断面図である。 図２は、本発明の一実施例による浅く幅狭なトレンチ型の電界効果トランジスタの製造方法を示すフローチャートである。 図３は、本発明の一実施例により製造した浅く幅狭なトレンチ型の電界効果トランジスタを示す断面図である。 図４は、本発明の一実施例により製造した浅く幅狭なトレンチ型の電界効果トランジスタを示す断面図である。
本発明は、浅く幅狭なトレンチ型の電界効果トランジスタ（トレンチ型のＦＥＴ）の製造方法及びその関連構造体に向けたものである。本発明は、特定な実施例につき説明するが、特許請求の範囲に規定した本発明の原理は、ここで明瞭に説明する実施例を超えて適用しうること明らかである。更に、本発明の観点を不明瞭にしないようにするために、本発明の説明においてはある種の細部を省略した。省略したこれらの細部は当業者の知識範囲内のものである。
本発明の図面及びそれに付随する詳細な説明は、本発明の代表的な実施例にのみ向けたものである。簡潔性を保つために、本発明の原理を用いる本発明の他の実施例は具体的に説明しておらず、図面にも具体的に示していない。特に断りのない限り、図面間の同様な又は対応する素子には、同様な又は対応する参照符号を付していることに留意すべきである。更に、本発明の図面は、一般に、実際の相対寸法に正比例して描いているものではない。
図１は、従来のトレンチ型の電界効果トランジスタ（ＦＥＴ）を有する半導体装置を示す断面図である。この図１に示すように、半導体装置１００はトランジスタ１０２ａ及び１０２ｂを有し、これらトランジスタは例えばシリコンで構成されているとともに縦のトレンチ型のトランジスタとなっている。この例では、半導体装置１００において、トランジスタ１０２ａ及び１０２ｂは互いに一致しており、同様な素子及び寸法を有しており、一般的には同一であり、同じトランジスタの複数の指状部又はセグメントを有しうる。
図１に示すように、トランジスタ１０２ａはドリフト領域１０４と、チャネル領域１０６と、ソース領域１０８とを有する。図１に示すように、チャネル領域１０６は、ドリフト領域１０４上に形成されており、ソース領域１０８は、チャネル領域１０６上に形成されている。この例では、ドリフト領域１０４はＮ型の半導体材料を有し、チャネル領域１０６はＰ型の半導体材料を有し、ソース領域１０８はＮ型の半導体材料を有している。従って、この例では、トランジスタ１０２ａはトレンチ型のＮ型ＦＥＴである。
又、図１に示すように、トランジスタ１０２ａは側壁１１２及び底部１１４を有するトレンチ１１０を具えている。このトレンチ１１０は、ソース領域１１８とチャネル領域１０６との間に位置している。更に、この例では、トレンチ１１０がソース領域１０８の頂面からドリフト領域１０４内に延在し、トレンチ１１０の底部１１４がドリフト領域１０４内にあるようになっている。
又図１に示すように、トレンチ１１０は、ゲート誘電体１１６と、このゲート誘電体内に形成されたゲート電極１１８とを有している。ゲート誘電体１１６は、トレンチ１１０のそれぞれの側壁１１２を内貼りする部分と、トレンチ１１０の底部１１４上に形成された厚肉の底部酸化物１４０とを有している。ゲート電極１１８はゲート誘電体１１６の厚肉の底部酸化物１４０上に形成されている。ゲート誘電体１１６の厚肉の底部酸化物１４０によれば、半導体装置１００におけるゲート‐ドレイン電荷Ｑgdを減少させることができる。図１に示すように、この例では、トレンチ１１０の頂面及びソース領域１０８の頂面からゲート電極１１８にくぼみ形成し、これにより凹所１１７を形成している。誘電体材料１２８はソース領域１０８上に形成されており且つ凹所１１７を充填している。
上述したように、この例では、トランジスタ１０２ａ及び１０２ｂが互いに同様な寸法を有している。従って、図１に示されているように、トランジスタ１０２ａはトレンチ幅１２２と、ソース深さ１１９と、チャネル長１２０とを有している。このトランジスタ１０２ａでは、トレンチ側壁１１２は互いにほぼ平行であり、従って、トレンチ１１０は均一なトレンチ幅１２２を有しており、このトレンチ幅は、特定の例ではほぼ０．５〜０．６ミクロンとしうる。又、一例として、トランジスタ１０２ａでは、ソース深さ１１９をほぼ０．３〜０．３５ミクロンとし、チャネル長１２０をほぼ０．７ミクロンとしうる。従って、トランジスタ１０２ａは、比較的深いトレンチ１１０に含まれる比較的長いチャネル長を有する。例えば、トレンチ１１０の長さはほぼ１．２ミクロンとなりうる。
半導体装置１００の製造は、装置の性能及び特性を低下させるおそれのある重大な制約を受ける。例えば、トランジスタ１０２ａを形成するに当たり、ソースの深さ１１９及びチャネル長１２０が、短いチャネルの装置の形成を阻害する重大な制約を受ける。従って、半導体装置１００において、Ｒdsonの減少が著しく制限される。
又、トランジスタ１０２ａを形成するに当たり、半導体基板には例えばＰ型のドーパントがドーピングされて、チャネル領域１０６が形成されている。Ｎ型のソース領域１０８は、トランジスタゲートの形成前又は後に形成しうる。トレンチ１１０と、ゲート誘電体１１６と、ゲート電極１１８とを半導体基板中に形成する場合、半導体基板はかなり高い温度に曝され、これによりドーパントを不所望に移動させるとともにチャネル長１２０を半導体装置１００内で制御不可能にするおそれがある。例えば、チャネル長１２０（及びソース領域１０８をゲートの形成前に形成する場合には、ソースの深さ１１９）が不所望な深さまで延在し、これによりチャネル長１２０比較的短くするのを阻止するとともにトレンチ１１０を深くするおそれがある。
ゲート誘電体の形成には高温度処理を含めうる。更に、厚肉の底部酸化物、例えば厚肉の底部酸化物１４０を設けるには、追加の処理工程が必要であり、これによりドーパントが高温度に曝されるのを増やすおそれがある。従って、ゲート誘電体１１６は厚肉の底部酸化物１４０を有する為、半導体基板は追加の高温度に曝され、更に半導体装置１００におけるチャネル長１２０を増大させ、これにより短いチャネル長１２０及び浅いトレンチ１１０の形成を阻害するおそれがある。厚肉の底部酸化物１４０を形成するのは、例えば追加の処理工程を必要とするとともに製造費を高めることにより、半導体装置１００の形成を更に困難とするおそれがある。
トランジスタ１０２ａに凹所１１７を形成することによっても、半導体装置１００を形成するのに重大な制約を導入するおそれがある。トランジスタ１０２ａでは、凹所１１７がゲート電極１１８とソース領域１０８との間の短絡を阻止するものであり、この凹所は約０．１５ミクロンの深さを有するようにしうる。凹所１１７の深さを、半導体装置１００の形成中に制御するのは困難である。従って、ソースの深さ１１９を減少させると、ゲート電極１１８がソース領域１０８よりも下側に降下して装置の性能を著しく低下させるかなりの危険性が生じる。従って、ソースの深さ１１９は、ゲート電極１１８がソース領域１０８よりも下側に降下しないようにするためにあまり減少させることができず、そのためにチャネル長１２０を短くしたりトレンチ１１０を浅くしたりすることを阻害する。
本発明は、トレンチ型の電界効果トランジスタ（トレンチ型のＦＥＴ）及びその製造方法を提供する。本発明の方法は、従来の方法に課せられた重大な制約を低減又は排除することにより、従来の半導体装置では達成できない、Ｒdsonのような装置の性能特性を改善した浅く幅狭なトレンチ型のＦＥＴを形成するのに用いることができる。
図２は、浅く幅狭なトレンチ型のＦＥＴ、例えば図３におけるトレンチ型のＦＥＴ３０２ａ及び３０２ｂ並びに図４におけるトレンチ型のＦＥＴ４０２ａ及び４０２ｂを製造する方法の代表的な実施例を説明するフローチャート２００を示している。図２のフローチャート２００で示す方法は図３及び４に示す半導体装置に限定されるものではないことに注意すべきである。又、当業者にとって明らかなある細部及び特徴はフローチャート２００から除外してある。例えば、あるステップには、１つ以上のサブステップを含めることができるか又は当該技術分野で既知の特殊な装置又は材料を含めることができる。フローチャート２００に示す処理ステップは、ステップ２１０の前に半導体基板、例えばＮ型半導体基板を有するウエハの一部で実行されることを銘記すべきである。
フローチャート２００に示すステップ２１０〜２５０は本発明の実施例を説明するのに充分であるが、本発明の他の実施例が、フローチャート２００に示すステップとは異なるステップを用いるか、又はフローチャート２００に示すステップよりも多い或いは少ないステップを有するようにしうる。例えば、フローチャート２００の方法はＮチャネル装置に対するものであるが、本発明はＰチャネル装置も提供しうるものであること明らかである。更に、ステップ２１０〜２５０の順序はフローチャート２００に示すのに限定されるものではない。例えば、フローチャート２００は、ステップ２５０がステップ２４０の後に生じるように示しているが、他の実施例では、ステップ２５０がステップ２４０の前に生じるようにしうる。
本発明により製造しうる代表的な浅く幅狭なトレンチ型のＦＥＴを図３及び４につき説明する。図３は、本発明の一実施例により製造しうる代表的な浅く幅狭なトレンチ型の電界効果トランジスタ（トレンチ型のＦＥＴ）を示す断面図である。例えば、図３は、互いに対応する代表的なトレンチ型のＦＥＴ３０２ａ及び３０２ｂを示しており、これらＦＥＴは同様な素子及び寸法を有しているとともに、一般に互いに同一であり、同じトランジスタの複数の指状部又はセグメントを有しうる。図４も同様に、本発明の一実施例により製造しうる代表的な浅く幅狭なトレンチ型の電界効果トランジスタ（トレンチ型のＦＥＴ）を示す断面図である。
図３は、図４の半導体装置４００に対応しうる半導体装置３００を示す。従って、半導体装置３００は、半導体装置４００の素子と同様な素子を有する。例えば、半導体装置３００は、図４のトレンチ型ＦＥＴ４０２ａ及び４０２ｂと、ドリフト領域４０４と、チャネル領域４０６と、ソース領域４０８と、トレンチ４１０と、トレンチ底部４１４と、チャネル長４２０とにそれぞれ対応しうる、トレンチ型ＦＥＴ３０２ａ及び３０２ｂと、ドリフト領域３０４と、チャネル領域３０６と、ソース領域３０８と、トレンチ３１０と、トレンチ底部３１４と、チャネル長３２０とを有する。参照符号を付していない図４の他の素子も図３の同様な素子に対応しうることに注意すべきである。図４の半導体装置４００は特に、図３の半導体装置３００に含まれていない底部注入領域４３０を有する。ステップ４１０、４３０、４４０及び４５０は半導体装置３００につき説明するが、これらのステップは、半導体装置４００に対しても同様に実施しうること明らかである。例えば、半導体装置４００の素子は半導体装置３００の対応する素子と同様に形成しうる。
図２のステップ２１０及び図３を参照するに、フローチャート２００のステップ２１０は、Ｎ型半導体基板内に、側壁と底部とを有するトレンチを形成する処理を有する。例えば、ステップ２１０では、トレンチ３１０を半導体基板（図３には図示せず）内に形成しうる。半導体基板は例えば、ステップ２１０の後にこの半導体基板内に形成されるドリフト領域３０４と同じドーパントを有するＮ型半導体基板としうる。ある実施例では、半導体基板を支持基板としうる。他の実施例では、半導体基板を支持基板上に形成しうる。
ステップ２１０で形成されるトレンチに対応しうるトレンチ３１０は、側壁３１２及び底部３１４を有する。図３に示すように、側壁３１２は、図１の側壁１１２と相違して、底部３１４が幅狭となるようにテーパーが付されている。従って、側壁３１２間の最上位の幅は例えば、約０．３ミクロンにでき、底部のトレンチ幅は例えば、０．１９ミクロンとしうる。ステップ２１０の終了時には、トレンチ３１０はゲート誘電体３１６及びゲート電極３１８を有していない。又、ステップ２１０の後には、例えば半導体基板をドーピングすることにより、ソース領域３０８及びチャネル領域３０６が形成されていることに注意すべきである。ドーピングされた半導体基板を最終的にエッチングして、被エッチング領域３３２、３３４及び３３６を形成しうる。
次に、図２のステップ２２０及び図４を参照するに、フローチャート２００のステップ２２０は、トレンチの底部を囲んでいるとともに半導体基板のドーパント濃度よりも大きなドーパント濃度を有しているＮ型の底部注入領域を形成する処理を有する。このステップ２２０は必ずしも必要としないことに注意すべきである。従って、他の実施例では、ステップ２２０を実行することなく、フローチャート２００がステップ２１０からステップ２３０に進むことができる。例えば、図３は、ステップ２２０を実行することなしに形成したトレンチ型のＦＥＴ３０２ａ及び３０２ｂを代表的に示している。これとは相違し、図４は、ステップ２２０を実行した後に形成したトレンチ型のＦＥＴ４０２ａ及び４０２ｂを示している。
図４に示すように、半導体装置４００は、ステップ２２０で形成したＮ型底部注入領域に対応しうる底部注入領域４３０を有する。この場合、底部注入領域４３０によりトレンチ４１０の底部を囲むようにでき、この底部注入領域４３０は半導体基板（図４に図示せず）のドーパント濃度よりも大きいドーパント濃度を有する。従って、底部注入領域４３０のドーパント濃度は、図４におけるドリフト領域４０４のドーパント濃度よりも大きくしうる。本例では、トレンチ４１０の底部４１４は底部注入領域４３０内に形成されており、この底部注入領域４３０自体はドリフト領域４０４内に形成されている。しかし、図３に示す例においては、トレンチ３１０の底部３１４はドリフト領域３０４内に形成されている。
半導体装置４００においては、底部注入領域４３０は、所望よりも浅いトレンチ４１０を形成するおそれのある処理変動を考慮しうるものである。例えば、底部注入領域４３０を設けないと、底部４１４があまりにも浅く形成されてドリフト領域４０４に充分接触しなくなるおそれがある。従って、底部注入領域４３０は、処理変動がある場合に底部４１４とドリフト領域４０４との間の接触を維持することにより、浅いトレンチ４１０を可能としうる。
更に、トレンチ型のＦＥＴ４０２ａは、厚肉の底部酸化物を用いずに形成したゲート誘電体４１６を有する為、底部注入領域４３０は、厚肉の底部酸化物を形成するのに用いられる追加の処理温度に曝されることはない。これらの追加の処理温度は、底部注入領域を形成するのに用いられるドーパントを著しく深く移動させることにより、例えば、半導体装置１００に有効で制御可能な底部注入領域を形成するのを阻害するおそれがある。ドーパントを制御することは、例えば、浅く幅狭なトレンチ型のＦＥＴ４０２ａ及び４０２ｂを形成するに際し装置の寸法が小さくなるにつれ、益々重要となっている。
図２のステップ２３０及び図３を参照するに、フローチャート２００のステップ２３０は、実質的に均一のゲート誘電体をトレンチ内に形成する処理を有する。上述したように、一実施例では、ステップ２２０を省略してステップ２３０をステップ２１０の後に実行して、例えば、図３の半導体装置３００を得るようにしうる。他の実施例では、ステップ２３０をステップ２２０の後に実行して、例えば、図４の半導体装置４００を得るようにしうる。従って、ステップ２３０で形成した実質的に均一のゲート誘電体を、図３のゲート誘電体３１６及び図４のゲート誘電体４１６に対応させることができる。ゲート誘電体３１６は、例えば、熱成長させたシリコン酸化物（SiＯ2 ）を有するようにでき、本例では、このゲート誘電体を、トレンチ３１０内にこのトレンチ３１０の側壁３１２及び底部３１４を内貼りするように形成されている。図１のトランジスタ１０２ａとは相違して、トレンチ３１０の底部３１４を内貼りするゲート誘電体３１６の部分の厚さは、トレンチ３１０の側壁３１２を内貼りするゲート誘電体３１６の部分にほぼ等しくしうる。
ゲート誘電体３１６は、厚肉の底部酸化物を設けずにトレンチ３１０内に形成しうる。前述したように、厚肉の底部酸化物１４０を有するゲート誘電体１１６を設けることにより、ゲート‐ドレイン電荷Ｑgdを減少させることができる。しかし、前述したように、厚肉の底部酸化物１４０を形成することにより、装置の製造に、特に浅く幅狭のトレンチ型のＦＥＴの製造に重大な制約を導入するおそれがある。従って、半導体装置３００では、トレンチ３１０の側壁３１２には、底部３１４が幅狭となるようにテーパーが付されている。或いはまた、トレンチ３１０の全体を頂部から底部まで幅狭に（ほぼ同じ小さな幅を有するように）、又は底部に僅かにテーパーが付されるように形成することができる。しかし、トレンチ型のＦＥＴ３０２ａを形成するのに本発明により幅狭の底部３１４を設けることにより、ゲート‐ドレイン電荷Ｑgd及び全ゲート電荷Ｑg をかなり減少させ、これにより装置の性能をかなり高めるようにすることができる。従って、例えば、トレンチ型のＦＥＴ３０２ａ及び４０２ａを、トレンチ３１０及び４１０内にそれぞれ厚肉の底部酸化物を設けることなく且つゲート‐ドレイン電荷Ｑgdを低くして形成することができる。
次に、図２のステップ２４０及び図３を参照するに、フローチャート２００のステップ２４０は、トレンチ内及びゲート誘電体上にゲート電極を形成する処理を有する。このゲート電極は、図３におけるトレンチ型のＦＥＴ３０２ａのゲート電極に相当させることができ、例えば、導電性のポリシリコンを有するようにしうる。ゲート電極は、半導体基板の頂面に対し同一平面に形成することができる。従って、本例では、ソース領域３０８の頂面に対し同一平面である平坦表面３１７を有するゲート電極３１８を図３に示す。ゲート電極３１８は、例えば、ポリシリコンを半導体基板上に堆積し、化学機械研磨を行うことにより同一平面に形成することができる。
ゲート電極３１８を半導体基板の頂面に対し同一平面に形成することにより、トレンチ型のＦＥＴ３０２ａにおいてゲート電極３１８とソース領域３０８との間の短絡を回避しうる。従って、図３に示すように、ゲート電極３１８は、図１における凹所１１７のような凹所を設けずに形成しうる。本例では、凹所を設けずにゲート電極３１８を形成することにより、ゲート電極３１８をソース領域３０８よりも下側に降下させるおそれを生じることなしに、ソースの深さ３１９を低減させることができる。従って、チャネル長３２０及びトレンチ３１０の深さを更に低減させることができる。
図２のステップ２５０及び図３を参照するに、フローチャート２００のステップ２５０は、半導体基板にドーピングしてＰ型チャネル領域を形成する処理を有する。このＰ型チャネル領域は例えば、半導体装置３００における何れのチャネル領域３０６にも対応させることができる。従って、このチャネル領域はドリフト領域３０４上に形成する。更に、図示の例では、例えば、ドーパントの注入処理を用いて半導体基板にドーピングを行い、例えば、図３の何れのソース領域３０８にも対応しうるＮ型ソース領域を形成するようにしうる。本例では図示するように、それぞれのソース領域３０８及びそれぞれのチャネル領域３０６はトレンチ３１０に隣接している。又、図３に示すように、半導体装置３００では、チャネル領域３０６がドリフト領域３０４上に形成され、ソース領域３０８はチャネル領域３０６上に形成されている。
例えば、ソース領域３０８及びチャネル領域３０６を形成する場合、従来の方法と相違して、ドーピングした半導体領域を著しく低い温度に曝すものであり、従来の処理の流れにおけるトレンチ形成とこれに関連する誘電体成長及び堆積とに関連した高温度処理から回避されるものである。従って、本発明は、従来の手法では高温度処理が原因となって生じるソース領域３０８及びチャネル領域３０６の深さの増大を回避する。従って、本発明は、ソースの深さ３１９及びチャネル長３２０を減少させ、より短いチャネル長３２０及びより浅いトレンチ３１０を半導体装置３００に形成しうるようにする。
例えば、一実施例では、ゲート誘電体３１６を形成した後に半導体基板にドーピングを行ってチャネル領域３０６を形成する。従って、ドーピングされた半導体基板は例えば、高い熱酸化温度に曝されるおそれがない。前述したように、一実施例では、ステップ２５０を、フローチャート２００のステップ２３０の後であるがステップ２４０の前に実行しうる。しかし、図２に示す実施例では、ゲート誘電体３１６及びゲート電極３１８を形成した後に、半導体基板にドーピングを行ってチャネル領域３０６を形成する、すなわちステップ２３０及び２４０の双方の後にステップ２５０を実行する。このようにすることにより、ドーピングされた半導体基板は、ゲート電極３１８を形成するための追加の著しく高い処理温度に曝されるおそれはない。
従って、１つの特定の例では、トレンチ型のＦＥＴ３０２ａにおいて、ソースの深さ３１９を例えば、０．１５ミクロンとし、チャネル長３２０を例えば、約０．３〜０．４５ミクロンとしうる。トレンチ３１０の深さは、例えば、約０．６〜０．８ミクロンとしうる。従って、オン抵抗Ｒdsonを、例えば図１のトランジスタ１０２ａに比べて著しく低減させることができる。
図３の半導体装置３００又は図４の半導体装置４００を形成するために、ステップ２５０の終了後に、追加のステップを実行することができる。例えば、半導体基板上に追加の層を形成しうる。更に、ある実施例では、被エッチング領域３３２、３３４及び３３６を形成するエッチングステップを実行することにより、ソース領域３０８及びトレンチ３１０上に誘電体部分３２４、３２６及び３２８を形成しうる。誘電体材料３２４、３２６及び３２８は、例えば、SiＯ2 を有するようにでき且つゲート電極３１８をソース接点材料３２７から絶縁させるようにしうる。
従って、前述したように、図２、３及び４の実施例では、本発明により、浅く幅狭なトレンチ型のＦＥＴとこれに関連する構造体を有する半導体装置を製造する方法を提供するものである。本発明の前述した説明から明らかなように、本発明の範囲を逸脱することなく、本発明の概念を実行するのに種々の技術を用いることができる。更に、ある実施例を特別に参照して本発明を説明したが、当業者にとって明らかなように、本発明の精神及び範囲を逸脱することなしに形態及び細部において変更を施すことができる。前述した実施例は、あらゆる点において例示的なものであり、限定的なものではない。更に、本発明は前述した特定の実施例に限定されるものではなく、本発明の範囲を逸脱することなく多くの再配列、変更及び置換を行うことができるものである。

Claims (20)

  1. 側壁及び底部を有するトレンチを、第１導電型の半導体基板内に形成するステップと、
    このトレンチ内に実質的に均一のゲート誘電体を形成するステップと、
    前記トレンチ内に且つ前記ゲート誘電体上にゲート電極を形成するステップと、
    前記トレンチを形成した後に、前記半導体基板にドーピングを行って第２導電型のチャネル領域を形成するステップと
    を具える、浅く幅狭なトレンチ型の電界効果トランジスタ（トレンチ型のＦＥＴ）を製造する方法。
  2. 請求項１に記載の方法において、前記ゲート電極を前記トレンチ内に形成した後に、前記チャネル領域を形成する方法。
  3. 請求項１に記載の方法において、前記ゲート電極を前記トレンチ内に形成した後に、前記チャネル領域を形成する方法。
  4. 請求項１に記載の方法において、前記半導体基板内にドーパントを注入することにより、前記ドーピングを実行する方法。
  5. 請求項１に記載の方法において、この方法が更に、前記ゲート誘電体を前記トレンチ内に形成する前に、このトレンチの前記底部を囲むように、前記第１導電型の底部注入領域を形成するステップを具え、この底部注入領域は前記半導体基板のドーパント濃度よりも大きいドーパント濃度を有するようにする方法。
  6. 請求項１に記載の方法において、前記ゲート電極を、前記半導体基板の頂面に対し同一平面となるように形成する方法。
  7. 請求項１に記載の方法において、前記ゲート電極を、前記半導体基板の頂面に対し、この頂面を化学機械研磨することにより同一平面となるように形成する方法。
  8. 請求項１に記載の方法において、この方法が更に、前記第１導電型のソース領域を、前記トレンチに隣接するように前記半導体基板内に形成する方法。
  9. 第１導電型の半導体基板内に位置し、側壁と底部とを有するトレンチを用いる浅く幅狭なトレンチ型の電界効果トランジスタ（トレンチ型のＦＥＴ）であって、このトレンチ型のＦＥＴは更に、前記トレンチを用いて実行した処理により形成されており、この処理は、実質的に均一のゲート誘電体を前記トレンチ内に形成する処理と、前記トレンチ内で前記ゲート誘電体上にゲート電極を形成する処理と、前記半導体基板にドーピングを行って第２導電型のチャネル領域を形成する処理とを有しているトレンチ型の電界効果トランジスタ。
  10. 請求項９に記載のトレンチ型の電界効果トランジスタにおいて、前記ゲート誘電体を前記トレンチ内に形成した後に、前記チャネル領域が形成されたトレンチ型の電界効果トランジスタ。
  11. 請求項９に記載のトレンチ型の電界効果トランジスタにおいて、前記ゲート電極を前記トレンチ内に形成した後に、前記チャネル領域が形成されたトレンチ型の電界効果トランジスタ。
  12. 請求項９に記載のトレンチ型の電界効果トランジスタにおいて、前記ドーピングは、前記半導体基板へのドーパント注入により実行されたトレンチ型の電界効果トランジスタ。
  13. 請求項９に記載のトレンチ型の電界効果トランジスタにおいて、このトレンチ型の電界効果トランジスタは、前記ゲート誘電体を前記トレンチ内に形成する前に、前記第１導電型の底部注入領域であって、前記半導体基板のドーパント濃度よりも大きいドーパント濃度を有する当該底部注入領域を前記トレンチの前記底部を囲むように形成することにより製造されたトレンチ型の電界効果トランジスタ。
  14. 請求項９に記載のトレンチ型の電界効果トランジスタにおいて、前記ゲート電極は、前記半導体基板の頂面に対し同一平面となるように形成されたトレンチ型の電界効果トランジスタ。
  15. 請求項９に記載のトレンチ型の電界効果トランジスタにおいて、前記ゲート電極は、前記半導体基板の頂面に対し、この頂面を化学機械研磨することにより同一平面となるように形成されたトレンチ型の電界効果トランジスタ。
  16. 請求項９に記載のトレンチ型の電界効果トランジスタにおいて、このトレンチ型の電界効果トランジスタは、前記第１導電型のソース領域を、前記トレンチに隣接するように前記半導体基板内に形成することにより製造されたトレンチ型の電界効果トランジスタ。
  17. 請求項１６に記載のトレンチ型の電界効果トランジスタにおいて、前記ソース領域はほぼ０．３ミクロンよりも浅い深さを有しているトレンチ型の電界効果トランジスタ。
  18. 請求項９に記載のトレンチ型の電界効果トランジスタにおいて、前記ゲート誘電体の底部の厚さは実質的に側壁の厚さに等しくなっているトレンチ型の電界効果トランジスタ。
  19. 請求項９に記載のトレンチ型の電界効果トランジスタにおいて、前記ゲート誘電体はポリシリコンを有しているトレンチ型の電界効果トランジスタ。
  20. 請求項９に記載のトレンチ型の電界効果トランジスタにおいて、前記トレンチの幅はほぼ０．３ミクロンよりも狭くなっているトレンチ型の電界効果トランジスタ。
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