CN102254825B - 用于制造浅且窄沟槽fet以及相关结构的方法 - Google Patents

用于制造浅且窄沟槽fet以及相关结构的方法 Download PDF

Info

Publication number
CN102254825B
CN102254825B CN201110085341.XA CN201110085341A CN102254825B CN 102254825 B CN102254825 B CN 102254825B CN 201110085341 A CN201110085341 A CN 201110085341A CN 102254825 B CN102254825 B CN 102254825B
Authority
CN
China
Prior art keywords
trench
groove
gate electrode
semiconductor base
gate insulator
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201110085341.XA
Other languages
English (en)
Other versions
CN102254825A (zh
Inventor
蒂莫西·D·汉森
玲·马
雨果·伯克
戴维·P·琼斯
卡皮尔·科尔卡
尼拉吉·兰詹
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon science and technology Americas
Original Assignee
International Rectifier Corp USA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Rectifier Corp USA filed Critical International Rectifier Corp USA
Publication of CN102254825A publication Critical patent/CN102254825A/zh
Application granted granted Critical
Publication of CN102254825B publication Critical patent/CN102254825B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30625—With simultaneous mechanical treatment, e.g. mechanico-chemical polishing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

公开了一种用于制造浅且窄沟槽场效应晶体管(沟槽FET)的方法。该方法包括在第一导电型的半导体基底内形成沟槽，所述沟槽包括侧壁和底部部分。该方法还包括在所述沟槽中形在成实质上一致的栅极绝缘层，并且在所述沟槽内和所述栅极绝缘层上形成栅电极。该方法还包括对所述半导体基底进行掺杂，以便在形成所述沟槽之后形成第二导电型的沟道区域。在一个实施方式中，在形成了栅极绝缘层之后，并且在形成了栅电极之后执行掺杂步骤。在另一个实施方式中，在形成栅极绝缘层之后，但在形成栅电极之前执行掺杂步骤。还公开了通过本发明的方法形成的结构。

Description

用于制造浅且窄沟槽FET以及相关结构的方法
技术领域
本发明一般涉及半导体领域。更具体地，本发明涉及晶体管制造领域。
背景技术
功率半导体器件比如场效应晶体管(FET)被广泛地用在各种电子器件和系统中。这些电子器件和系统的例子是功率变换器，比如DC-DC变换器，其中垂直导电的沟槽型硅FET例如可被实现为功率开关。在功率变换器中，功率开关中的功率损耗以及影响开关速度的因素正变得日益重要。例如，为了得到最佳性能，降低功率开关的总栅极电荷Qg、栅极电阻Rg以及接通电阻Rdson是合乎需要的。
优化在垂直沟槽FET中的Rdson例如可能要求小心地控制沟道的长度。也就是说，实现具有短沟道的垂直沟槽FET可提高器件的Rdson特性。然而，形成垂直沟槽FET的常规方法可能不良地影响沟道长度，使得不能够实现短沟道，并且不能够控制沟道长度。例如，常规方法可将被用来形成沟道的掺杂物暴露于高温过程，由此不可控制地增加了沟道长度。此外，常规的垂直沟槽FET要求深沟槽，例如以对抗对沟道长度的控制的缺乏。
因此，存在对一种能够提供沟槽FET同时克服现有技术的缺点和不足的方法的需要。
发明内容
一种用于制造浅且窄沟槽场效应晶体管(沟槽FET)以及相关结构的方法，其实质上如结合附图中的至少一个显示和/或描述的，正如在权利要求中更完全地描述的。
本发明提供了一种用于制造浅且窄沟槽场效应晶体管(沟槽FET)的方法，包括：
在第一导电型的半导体基底内形成沟槽，所述沟槽包括侧壁和底部部分；
在所述沟槽中形成实质上一致的栅极绝缘层；
在所述沟槽内和所述栅极绝缘层上形成栅电极；
在形成所述沟槽之后，对所述半导体基底进行掺杂，以便形成第二导电型的沟道区域。
其中在所述沟槽中形成所述栅极绝缘层之后，可形成所述沟道区域。
其中在所述沟槽中形成所述栅电极之后，可形成所述沟道区域。
其中可以通过所述半导体基底中的掺杂物注入来执行所述掺杂。
所述方法还可包括在所述沟槽中形成所述栅极绝缘层之前，形成包围所述沟槽的所述底部部分的所述第一导电型的底部注入区域，所述底部注入区域可以具有大于所述半导体基底的掺杂浓度的掺杂浓度。
其中所述栅电极可被制造成与所述半导体基底的顶面共面。
其中通过对所述顶面进行化学机械抛光，所述栅电极可被制造成与所述半导体基底的顶面共面。
所述方法还可包括在相邻于所述沟槽的所述半导体基底中形成所述第一导电型的源极区域。
本发明提供了一种利用位于第一导电型的半导体基底内的沟槽的浅且窄沟槽场效应晶体管(沟槽FET)，所述沟槽包括侧壁和底部部分，所述沟槽FET通过在所述沟槽上执行的过程来进一步形成，所述过程包括：在所述沟槽中形成实质上一致的栅极绝缘层；在所述沟槽内和所述栅极绝缘层上形成栅电极；以及对所述半导体基底进行掺杂以形成第二导电型的沟道区域。
其中在所述沟槽中形成所述栅极绝缘层之后可形成所述沟道区域。
其中在所述沟槽中形成所述栅电极之后可形成所述沟道区域。
其中可以通过所述半导体基底中的掺杂物注入来执行所述掺杂。
所述沟槽FET可通过在所述沟槽中形成所述栅极绝缘层之前形成包围所述沟槽的所述底部部分的所述第一导电型的底部注入区域来制造，所述底部注入区域可以具有大于所述半导体基底的掺杂浓度的掺杂浓度。
其中所述栅电极可被制造成与所述半导体基底的顶面共面。
其中通过对所述顶面的化学机械抛光，所述栅电极可被制造成与所述半导体基底的顶面共面。
所述沟槽FET可通过在相邻于所述沟槽的所述半导体基底中形成所述第一导电型的源极区域来制造。
其中所述源极区域可以具有小于近似0.3微米的深度。
其中所述栅极绝缘层可以具有实质上等于侧壁厚度的底部厚度。
其中所述栅电极可包括多晶硅。
其中所述沟槽的宽度可以小于近似0.3微米
附图说明
图1是示出使用常规的制造方法所制造的沟槽场效应晶体管的横截面视图。
图2是示出根据本发明的一个实施方式的、用于制造浅且窄沟槽场效应晶体管的方法的流程图。
图3是显示了根据本发明的一个实施方式制造的浅且窄沟槽场效应晶体管的横截面视图。
图4是显示了根据本发明的一个实施方式制造的浅且窄沟槽场效应晶体管的横截面视图。
具体实施方式
本发明目的在于一种用于制造浅且窄沟槽场效应晶体管(沟槽FET)以及相关结构的方法。虽然本发明是关于具体实施方式描述的，但是如此处所附的权利要求所限定的本发明的原理很明显能够被应用到此处所描述的发明的被具体描述的实施方式以外。此外，在对本发明的描述中，已忽略了某些细节，以便不使得本发明的创造性方面变得模糊不清。被忽略的细节是在本领域中普通技术人员的知识范围内的。
本申请中的附图以及其附随的详细描述目的仅仅在于本发明的示例性实施方式。为了保持简洁，运用了本发明的原理的、本发明的其他实施方式未在本申请中被具体描述，并且未由现有附图具体显示。应当牢记的是，除非另有说明，在这些附图中，相似的或者相应的元件可通过相似的或者相应的参考数字来指示。此外，在本申请中的附图和图示一般不是按比例的，并且没有被规定为相应于实际的相对尺寸。
图1显示了包括常规沟槽场效应晶体管(FET)的半导体器件的横截面视图。如图1中所示，半导体器件100包括晶体管102a和102b，这些晶体管例如用硅实现，并且是垂直沟槽型晶体管。在本例中，在半导体器件100中，晶体管102a和102b彼此相对应，并且包括类似的元件和尺寸，且一般是相同的，以及可包括相同晶体管的多个指状物或段。
如图1中所示，晶体管102a包括漂移区域104、沟道区域106和源极区域108。如图1中所示，沟道区域106在漂移区域104上方形成，并且源极区域108在沟道区域106上方形成。在本例中，漂移区域104包括N型半导体材料，沟道区域106包括P型半导体材料，并且源极区域108包括N型半导体材料。因此，在本例中，晶体管102a是N型沟槽FET。
图1中还显示，晶体管102a具有沟槽110，其包括侧壁112和底部部分114。沟槽110位于源极区域108和沟道区域106之间。另外，在本例中，沟槽110从源极区域108的顶面延伸到漂移区域104中，使得沟槽110的底部部分114在漂移区域104中。
如图1中所示，沟槽110还包括栅极绝缘层116和在该栅极绝缘层116中形成的栅电极118。栅极绝缘层116包括给沟槽110的侧壁112做衬里的部分以及在沟槽110的底部部分114上形成的厚的底部氧化物140。栅电极118在栅极绝缘层116的厚底部氧化物140上形成。栅极绝缘层116的厚底部氧化物140能够降低在半导体器件100中的栅极到漏极电荷Qgd。如图1中所示，在本例中，栅电极118从沟槽110的顶面以及源极区域108的顶面凹入，由此形成了凹处117。电介质材料128在源极区域108上形成，并且填充凹处117。
如上所述，在本例中，晶体管102a和102b具有相类似的尺寸。因此，如图1中所示，晶体管102a具有沟槽宽度122、源极深度119以及沟道长度120。在晶体管102a中，沟槽侧壁112实质上是平行的，因此，沟槽110具有一致的沟槽宽度122，仅作为具体例子，该沟槽宽度122可近似为0.5至0.6微米。此外，作为一个例子，在晶体管102a中，源极深度119可近似为0.3至0.35微米，并且沟道长度120可近似为0.7微米。因此，晶体管102a具有相对长的沟道长度，其由相对深的沟槽110容纳。例如，沟槽110可近似为1.2微米长。
半导体器件100的形成受到明显的限制，该限制能够降低器件性能和特性。例如，在形成晶体管102a时，源极深度119和沟道长度120受到明显的限制，该限制妨碍了短沟道器件的形成。因此，在半导体器件100中Rdson的降低被明显地限制。
在形成晶体管102a时，半导体基底被掺杂有例如P型掺杂物以便形成沟道区域106。N型源极区域108能够在晶体管栅极形成之前或之后形成。当沟槽110、栅极绝缘层116和栅电极118在半导体基底中形成时，半导体基底被暴露于相当高的高温，该温度可不良地驱动掺杂物，并且可在半导体器件100中使沟道长度120不可控。例如，沟道长度120(以及源极深度119，如果源极区域108在栅极形成之前被形成)能够被驱动至不希望有的深度，妨碍相对短的沟道长度120，并且需要深沟槽110。
形成栅极绝缘层可包括高温过程。此外，包括厚底部氧化物例如厚底部氧化物140要求额外的处理步骤，其能够增加掺杂物对高温的暴露。因此，由于栅极绝缘层116包括厚底部氧化物140，半导体基底可能被暴露于额外的高温，进一步增加了在半导体器件100中的沟道长度120，由此阻碍短沟道长度120和浅沟槽110的形成。形成厚底部氧化物140可例如通过要求额外的处理步骤以及提高制造成本而进一步使半导体器件100的形成复杂化。
形成带有凹处117的晶体管102a也可能在形成半导体器件100时引入明显的限制。在晶体管102a中，凹处117防止在栅电极118与源极区域108之间的短路，并且可具有近似为0.15微米的深度。在形成半导体器件100时，凹处117的深度可能很难被控制。因此，减少源极深度119引入了栅电极118落到源极区域108以下的相当大的风险，这将明显地降低器件性能。因此，为了防止栅电极118落到源极区域108以下，不能明显地减少源极深度119，由此妨碍了短沟道长度120和浅沟槽110的形成。
本发明提供了沟槽场效应晶体管(沟槽FET)以及一种用于制造该沟槽场效应晶体管的方法。通过降低或消除由常规的方法所强加的明显限制，上述方法能够被用于形成浅且窄的沟槽FET，该FET具有提高的器件性能特性，比如Rdson，这些性能特性在常规的半导体器件中是不能实现的。
图2显示了流程图200，其描述了用于制造浅且窄沟槽FET例如图3中的沟槽FET302a和302b和图4中的沟槽FET402a和402b的方法的示例性实施方式。将认识到，图2中的流程图200所示出的方法不限于在图3和4中所示的半导体器件。此外，已从流程图200中忽略某些细节和特征，这些细节和特征对于本领域中普通技术人员而言是明显的。例如，一个步骤可包括一个或多个子步骤，或者可牵涉本领域中公知的专用装置或材料。要注意的是，在流程图200中所示的处理步骤是在晶片的一部分上执行的，该晶片在步骤210之前包括半导体基底，例如N型半导体基底。
虽然在流程图200中示出的步骤210至250足以描述本发明的实施方式，本发明的其他实施方式可利用不同于流程图200中所示步骤的步骤，或者可以包括或多或少的步骤。例如，虽然流程图200的方法是用于N沟道器件的，但是将认识到，本发明也能够提供P沟道器件。此外，步骤210到250的顺序不受流程图200的限制。例如，虽然流程图200显示了步骤250发生在步骤240之后，但是在其他实施方式中，步骤250能够发生在步骤240之前。
能够根据本发明来制造的、示例性的浅且窄沟槽FET将关于图3和4被描述。因此，图3显示了示例性的浅且窄沟槽场效应晶体管(沟槽FET)的横截面视图，该场效应晶体管能够根据本发明的实施方式制造。例如，图3显示彼此相应的示例性的沟槽FET302a和302b，其包括相似的元件和尺寸；一般是相同的；以及可包括相同晶体管的多个指状物或段。相类似地，图4显示了示例性的浅且窄沟槽场效应晶体管(沟槽FET)的横截面视图，该场效应晶体管能够根据本发明的一个实施方式制造。
图3包括半导体器件300，其可对应于图4中的半导体器件400。因此，半导体器件300包括与半导体器件400相似的元件。例如，半导体器件300包括沟槽FET302a和302b、漂移区域304、沟道区域306、源极区域308、沟槽310、沟槽底部314以及沟道长度320，它们可分别对应于图4中的沟槽FET402a和402b、漂移区域404、沟道区域406、源极区域408、沟槽410、沟槽底部414和沟道长度420。要注意的是，图4中未作标记以进行参考的其他元件同样可相应于图3中相似的元件。图4中的半导体器件400特别包括底部注入区域430，其不包括在图3中的半导体器件300内。虽然步骤410、430、440和450将关于半导体器件300被描述，但将认识到，这些步骤能够对于半导体器件400被相类似地执行。例如，半导体器件400中的元件能够与半导体器件300中相应的元件类似地形成。
现在参考图2和图3中的步骤210，流程图200中的步骤210包括在N型半导体基底内形成沟槽，沟槽包括侧壁和底部部分。例如，在步骤210中，沟槽310能够在半导体基底中(未在图3中示出)形成。半导体基底例如可为N型半导体基底，其具有与漂移区域304相同的掺杂浓度，漂移区域304在步骤210之后在半导体基底中形成。在一些实施方式中，半导体基底可以是支撑基底。在一些实施方式中，半导体基底能够在支撑基底上形成。
可相应于在步骤210中形成的沟槽的沟槽310包括侧壁312和底部部分314。如图3中所示，与图1中的侧壁112大不相同，侧壁312逐渐变细成为窄底部部分314。因此，在侧壁312之间最上面的宽度例如可近似为0.3微米，并且底部沟槽宽度322例如可近似为0.19微米。当完成了步骤210时，沟槽310不包括栅极绝缘层316和栅电极318。还要注意的是，在步骤210之后，例如通过对半导体基底进行掺杂来形成源极区域308和沟道区域306。被掺杂的半导体基底最后能够被蚀刻以形成蚀刻区域332、334和336。
现在参考图2和图4中的步骤220，流程图200中的步骤220包括形成N型底部注入区域，该N型底部注入区域包围沟槽的底部部分，并且具有大于半导体基底的掺杂浓度的掺杂浓度。要注意的是，步骤220并不是必要的。因此，在其他实施方式中，流程图200能够从步骤210过渡到步骤230而不执行步骤220。例如，图3显示了在不执行步骤220的情况下形成的沟槽FET302a和302b。相反地，图4显示在执行了步骤220后形成的沟槽FET402a和402b。
如图4中所示，半导体器件400包括底部注入区域430，其可相应于在步骤220中形成的N型底部注入区域。因此，底部注入区域430能够包围沟槽410的底部部分，并且具有大于半导体基底(未在图4中示出)的掺杂浓度的掺杂浓度。因此，底部注入区域430的掺杂浓度也可大于图4中漂移区域404的掺杂浓度。在本例中，沟槽410的底部部分414在底部注入区域430中形成，底部注入区域430本身在漂移区域404中形成。然而，在图3所示的例子中，沟槽310的底部部分314在漂移区域304中形成。
在半导体器件400中，底部注入区域430能够导致过程变化，其可形成比所需更浅的沟槽410。例如，在没有底部注入区域430的情况下，底部部分414可能被形成得过浅而不能充分接触漂移区域404。因此，底部注入区域430能够使用过程变化通过维持在底部部分414与漂移区域404之间的接触来实现较浅的沟槽410。
此外，因为沟槽FET402a包括在没有厚底部氧化物的情况下形成的栅极绝缘层416，底部注入区域430不会暴露于用于形成厚底部氧化物的额外的处理温度。这些额外的处理温度可例如在半导体器件100中通过明显地将掺杂物驱动得更深来妨碍有效的和可控制的底部注入区域的形成，所述掺杂物被用于形成底部注入区域。当器件的尺寸被减小时，例如在形成浅且窄沟槽FET402a和402b时，控制掺杂物变得越来越重要。
参考图2和图3的步骤230，流程图200的步骤230包括在沟槽中形成实质上一致的栅极绝缘层。如上所述，在一个实施方式中，步骤230能够在步骤210之后执行，同时跳过步骤220，例如导致图3中的半导体器件300。在另一个实施方式中，步骤230能够在步骤220之后执行，例如导致图4中的半导体器件400。因此，在步骤230中形成的、实质上一致的栅极绝缘层可相应于图3中的栅极绝缘层316以及图4中的栅极绝缘层416。栅极绝缘层316可包括例如热生长的二氧化硅(SiO2)，并且在本例中，该栅极绝缘层316在沟槽310中形成，给沟槽310的侧壁312以及底部部分314做衬里。与图1中的晶体管102a相反，给沟槽310的底部部分314做衬里的栅极绝缘层316的部分的厚度可实质上等于给沟槽310的相应侧壁212做衬里的栅极绝缘层316的部分的厚度。
栅极绝缘层316能够在沟槽310中形成而没有厚底部氧化物。如上所讨论的，包括具有厚底部氧化物140的栅极绝缘层116能够降低栅极到漏极电荷Qgd。然而，同样如以上所讨论的，形成厚底部氧化物140能够在器件制造中尤其是制造浅且窄沟槽FET中引入明显的限制。因此，在半导体器件300中，沟槽310的侧壁312逐渐变细成为较窄的底部部分314。可选地，整个沟槽310可从顶到底变窄地形成(具有实质上相同小的宽度)，或者具有略微逐渐变细的底部部分。然而，根据本发明，在形成沟槽FET302a时包括较窄的底部部分314能够实质上降低栅极到漏极电荷Qgd以及总栅极电荷Qg，由此明显地增强器件性能。因此，沟槽FET302a和402a例如能够在没有在相应沟槽310和410中的厚底部氧化物的情况下形成，同时实现低的栅极到漏极电荷Qgd。
现在参考图2和图3的步骤240，流程图200的步骤240包括在沟槽内和在栅极绝缘层上形成栅电极。栅电极可相应于图3中的沟槽FET302a的栅电极318，并且可包括例如导电多晶硅。栅电极可被制造成与半导体基底的顶面共面。因此，在本例中，在图3中示出的栅电极318包括平面表面317，其与源极区域308的顶面共面。例如，通过将多晶硅沉淀在半导体基底上并且执行化学机械抛光可将栅电极318制造成共面的。
使栅电极318形成为与半导体基底的顶面共面能够防止在沟槽FET302a中在栅电极318与源极区域308之间的短路。因此，如图3中所示，栅电极318能够被形成，而没有凹处，比如图1中的凹处117。在本例中，通过形成没有凹处的栅电极318，可减小源极深度319，而没有栅电极318落到源极区域308以下的风险。因此，沟道长度320和沟槽310的深度可被进一步降低。
参考图2和图3的步骤250，流程图200的步骤250包括对半导体基底进行掺杂以形成P型沟道区域。该P型沟道区域可相应于例如半导体器件300中的沟道区域306的任何一个。沟道区域因此在漂移区域304之上形成。此外，在所示实施方式中，能够例如使用掺杂物注入对半导体基底进行掺杂，以便形成N型源极区域，其可相应于例如图3的源极区域308中的任何一个。如本例中所示，相应的源极区域308和相应的沟道区域306相邻于沟槽310。同样在图3中所示，在半导体器件300中，沟道区域306在漂移区域304之上形成，并且源极区域308在沟道区域306之上形成。
与常规方法相反，在形成例如源极区域308和沟道区域306时，被掺杂的半导体区域暴露于明显较低的温度，而免于较高温度过程，该较高温度过程与在常规流程中的沟槽形成以及相关绝缘层生长和沉淀相关。因此，本发明防止了原本将会由常规方法中的较高温度过程产生的源极区域308和沟道区域306的深度的增加。因此，本发明提供了被降低的源极深度319和沟道长度320，在半导体器件300中实现较短的沟道长度320和较浅的沟槽310。
例如，在一个实施方式中，在形成栅极绝缘层316之后，对半导体基底进行掺杂以便形成沟道区域306。因此，被掺杂的半导体基底可以不暴露于例如高热氧化温度。如前所述，在一个实施方式中，可在流程图200的步骤230之后但在步骤240之前执行步骤250。然而，在图2所示的实施方式中，在形成栅极绝缘层316和栅电极318之后，对半导体基底进行掺杂以便形成沟道区域306，即，步骤250在步骤230和240之后执行。以这种方式，被掺杂的半导体基底可以不暴露于用于形成栅电极318的额外的相当高的处理温度。
因此，在一个具体的例子中，在沟槽FET302a中，源极深度319例如可为0.15微米，并且沟道长度320例如可近似为0.3至0.45微米。作为例子，沟槽310的深度可近似为0.6至0.8微米。因此，与例如图1中的晶体管102a相比较，接通电阻Rdson能够被明显降低。
在完成了步骤250之后，为了形成图3中的半导体器件300或者图4中的半导体器件400，可执行额外的步骤。例如，可在半导体基底上形成额外的层。此外，在一些实施方式中，电介质部分324、326和328能够通过执行蚀刻步骤以形成蚀刻区域332、334和336来在源极区域308和沟槽310上形成。电介质材料324、326和328可包括例如SiO2，并且可使栅电极318与源极的接触材料327绝缘。
因此，如以上所讨论的，在图2、3和4的实施方式中，本发明提供了一种用于制造包括浅且窄沟槽FET以及相关结构的半导体器件的方法。从本发明以上的描述很明显的是，各种技术可被用于实现本发明的概念而不偏离其范围。此外，虽然本发明已关于某些实施方式被描述，本领域中普通技术人员将认识到，可在形式和细节上做出改变，而不偏离本发明的精神和范围。所述实施方式在所有方面被视为说明性的而非限制性的。还应当理解的是，本发明不限于此处所描述的特定实施方式，而是能够有许多重排、修改和替代，而不偏离本发明的范围。

Claims (20)

1.一种用于制造浅且窄沟槽场效应晶体管的方法，包括：在第一导电型的半导体基底内形成沟槽，所述沟槽包括侧壁，所述侧壁逐渐变细成为底部部分；
在所述沟槽中形成一致的栅极绝缘层；
在所述沟槽内和所述栅极绝缘层上形成栅电极，所述栅电极与所述半导体基底的顶面共面；
在形成所述沟槽之后，对所述半导体基底进行掺杂，以便形成第二导电型的沟道区域。
2.如权利要求1所述的方法，其中在所述沟槽中形成所述栅极绝缘层之后，形成所述沟道区域。
3.如权利要求1所述的方法，其中在所述沟槽中形成所述栅电极之后，形成所述沟道区域。
4.如权利要求1所述的方法，其中通过所述半导体基底中的掺杂物注入来执行所述掺杂。
5.如权利要求1所述的方法，还包括在所述沟槽中形成所述栅极绝缘层之前，形成包围所述沟槽的所述底部部分的所述第一导电型的底部注入区域，所述底部注入区域具有大于所述半导体基底的掺杂浓度的掺杂浓度。
6.如权利要求1所述的方法，其中所述栅电极被制造成与所述栅极绝缘层的顶面共面。
7.如权利要求1所述的方法，其中通过对所述顶面进行化学机械抛光，所述栅电极被制造成与所述半导体基底的所述顶面共面。
8.如权利要求1所述的方法，还包括在相邻于所述沟槽的所述半导体基底中形成所述第一导电型的源极区域。
9.一种利用位于第一导电型的半导体基底内的沟槽的浅且窄沟槽场效应晶体管，
所述沟槽包括侧壁，所述侧壁逐渐变细成为底部部分，
所述沟槽场效应晶体管通过在所述沟槽上执行的过程来进一步形成，
所述过程包括：
在所述沟槽中形成一致的栅极绝缘层；
在所述沟槽内和所述栅极绝缘层上形成栅电极，所述栅电极与所述半导体基底的顶面共面；以及
对所述半导体基底进行掺杂以形成第二导电型的沟道区域。
10.如权利要求9所述的沟槽场效应晶体管，其中在所述沟槽中形成所述栅极绝缘层之后形成所述沟道区域。
11.如权利要求9所述的沟槽场效应晶体管，其中在所述沟槽中形成所述栅电极之后形成所述沟道区域。
12.如权利要求9所述的沟槽场效应晶体管，其中通过所述半导体基底中的掺杂物注入来执行所述掺杂。
13.如权利要求9所述的沟槽场效应晶体管，其通过在所述沟槽中形成所述栅极绝缘层之前形成包围所述沟槽的所述底部部分的所述第一导电型的底部注入区域来制造，所述底部注入区域具有大于所述半导体基底的掺杂浓度的掺杂浓度。
14.如权利要求9所述的沟槽场效应晶体管，其中所述栅电极被制造成与所述栅极绝缘层的顶面共面。
15.如权利要求9所述的沟槽场效应晶体管，其中通过对所述顶面的化学机械抛光，所述栅电极被制造成与所述半导体基底的所述顶面共面。
16.如权利要求9所述的沟槽场效应晶体管，其通过在相邻于所述沟槽的所述半导体基底中形成所述第一导电型的源极区域来制造。
17.如权利要求16所述的沟槽场效应晶体管，其中所述源极区域具有小于0.3微米的深度。
18.如权利要求9所述的沟槽场效应晶体管，其中所述栅极绝缘层具有等于侧壁厚度的底部厚度。
19.如权利要求9所述的沟槽场效应晶体管，其中所述栅电极包括多晶硅。
20.如权利要求9所述的沟槽场效应晶体管，其中所述沟槽的宽度小于0.3微米。
CN201110085341.XA 2010-05-20 2011-04-02 用于制造浅且窄沟槽fet以及相关结构的方法 Active CN102254825B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/800,662 US9653597B2 (en) 2010-05-20 2010-05-20 Method for fabricating a shallow and narrow trench FET and related structures
US12/800,662 2010-05-20

Publications (2)

Publication Number Publication Date
CN102254825A CN102254825A (zh) 2011-11-23
CN102254825B true CN102254825B (zh) 2016-01-20

Family

ID=44262920

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110085341.XA Active CN102254825B (zh) 2010-05-20 2011-04-02 用于制造浅且窄沟槽fet以及相关结构的方法

Country Status (4)

Country Link
US (2) US9653597B2 (zh)
EP (1) EP2388805A1 (zh)
JP (1) JP5973135B2 (zh)
CN (1) CN102254825B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8878287B1 (en) 2012-04-12 2014-11-04 Micrel, Inc. Split slot FET with embedded drain
US9123805B2 (en) 2013-11-14 2015-09-01 Alpha And Omega Semiconductor Incorporated Method to manufacture short channel trench MOSFET
CN106206299A (zh) * 2015-04-29 2016-12-07 北大方正集团有限公司 一种vdmos器件及其制作方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101107718A (zh) * 2005-02-11 2008-01-16 万国半导体股份有限公司 功率金氧半导体组件

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6603173B1 (en) 1991-07-26 2003-08-05 Denso Corporation Vertical type MOSFET
US5910669A (en) 1992-07-24 1999-06-08 Siliconix Incorporated Field effect Trench transistor having lightly doped epitaxial region on the surface portion thereof
JP3396553B2 (ja) 1994-02-04 2003-04-14 三菱電機株式会社 半導体装置の製造方法及び半導体装置
JP3342412B2 (ja) 1997-08-08 2002-11-11 三洋電機株式会社 半導体装置およびその製造方法
JP2001102576A (ja) 1999-09-29 2001-04-13 Sanyo Electric Co Ltd 半導体装置
US7745289B2 (en) * 2000-08-16 2010-06-29 Fairchild Semiconductor Corporation Method of forming a FET having ultra-low on-resistance and low gate charge
JP2002368220A (ja) 2001-06-04 2002-12-20 Hitachi Ltd 半導体装置及びこれを用いた電源システム
JP4004843B2 (ja) 2002-04-24 2007-11-07 Ｎｅｃエレクトロニクス株式会社 縦型ｍｏｓｆｅｔの製造方法
US6919599B2 (en) 2002-06-28 2005-07-19 International Rectifier Corporation Short channel trench MOSFET with reduced gate charge
US8080459B2 (en) 2002-09-24 2011-12-20 Vishay-Siliconix Self aligned contact in a semiconductor device and method of fabricating the same
JP4945055B2 (ja) 2003-08-04 2012-06-06 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP3954541B2 (ja) * 2003-08-05 2007-08-08 株式会社東芝 半導体装置及びその製造方法
EP1536480A1 (en) 2003-11-28 2005-06-01 STMicroelectronics S.r.l. Semiconductor power device with insulated gate, trenchgate structure and corresponding manufacturing method
JP4059846B2 (ja) 2003-12-26 2008-03-12 Ｎｅｃエレクトロニクス株式会社 半導体装置及びその製造方法
WO2005084221A2 (en) 2004-03-01 2005-09-15 International Rectifier Corporation Self aligned contact structure for trench device
JP4860122B2 (ja) 2004-06-25 2012-01-25 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP4744958B2 (ja) 2005-07-13 2011-08-10 株式会社東芝 半導体素子及びその製造方法
JP4743014B2 (ja) * 2006-06-21 2011-08-10 豊田合成株式会社 助手席用エアバッグ
US7544571B2 (en) * 2006-09-20 2009-06-09 Fairchild Semiconductor Corporation Trench gate FET with self-aligned features
JP4564514B2 (ja) 2007-05-18 2010-10-20 株式会社東芝 半導体装置
JP2009176953A (ja) 2008-01-24 2009-08-06 Rohm Co Ltd 半導体装置
US20090315104A1 (en) * 2008-06-20 2009-12-24 Force Mos Technology Co. Ltd. Trench MOSFET with shallow trench structures

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101107718A (zh) * 2005-02-11 2008-01-16 万国半导体股份有限公司 功率金氧半导体组件

Also Published As

Publication number Publication date
JP5973135B2 (ja) 2016-08-23
US20170213909A1 (en) 2017-07-27
CN102254825A (zh) 2011-11-23
EP2388805A1 (en) 2011-11-23
US9653597B2 (en) 2017-05-16
JP2011243965A (ja) 2011-12-01
US20110284950A1 (en) 2011-11-24

Similar Documents

Publication Publication Date Title
US6833583B2 (en) Edge termination in a trench-gate MOSFET
US8237195B2 (en) Power MOSFET having a strained channel in a semiconductor heterostructure on metal substrate
US8866215B2 (en) Semiconductor component having a transition region
CN100442461C (zh) 沟槽-栅极半导体器件的制造
TWI475614B (zh) 溝渠裝置結構及製造
US9825147B2 (en) Method of forming high voltage metal-oxide-semiconductor transistor device
JP3713498B2 (ja) 半導体装置及びその製造方法
US20020106892A1 (en) Method for manufacturing semiconductor device
US20070218615A1 (en) Trench type MOSgated device with strained layer on trench sidewall
CN103189987A (zh) 混合型有源-场间隙延伸漏极mos晶体管
CN102751332A (zh) 耗尽型功率半导体器件及其制造方法
CN102254825B (zh) 用于制造浅且窄沟槽fet以及相关结构的方法
KR20100063576A (ko) 고전압 ｌｄｍｏｓ 트랜지스터 및 그 제조 방법
JP2013069852A (ja) 半導体装置
US8399915B2 (en) Semiconductor device
CN105304693A (zh) 一种ldmos器件的制造方法
US7999311B2 (en) Semiconductor device
KR101068139B1 (ko) Ｌｄｍｏｓｆｅｔ 제조방법
TWI529943B (zh) 溝槽式功率金氧半場效電晶體與其製造方法
US8080457B1 (en) Fabrication method of power semiconductor structure with low gate charge
US20050012114A1 (en) Metal-oxide-semiconductor field-effect transistor
CN113782609A (zh) 一种衬底电荷耦合的1200v体硅ldmos及其制备方法
JP5092285B2 (ja) 半導体装置および半導体装置の製造方法
US20110233660A1 (en) Semiconductor device and manufacture thereof
CN102420253A (zh) 一种背面嵌入应变介质区的vdmos器件及其制备方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CP01 Change in the name or title of a patent holder

Address after: American California

Patentee after: Infineon science and technology Americas

Address before: American California

Patentee before: International Rectifier Corporation

CP01 Change in the name or title of a patent holder