CN1512559A - 具有无凹痕浅槽隔离的半导体器件及其制造方法 - Google Patents

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Abstract

本发明所公开的制造半导体器件的方法具有如下步骤：使用包括第一氮化硅膜并具有窗口的图案作为掩模来蚀刻半导体衬底，以形成隔离沟槽；沉积第二氮化硅膜，使其覆盖隔离沟槽的内表面；形成第一氧化硅膜，使其掩埋隔离沟槽；蚀刻并去除隔离沟槽上部区域中的第一氧化硅膜；蚀刻并去除暴露出的第二氮化硅膜；对第二氧化硅膜进行化学机械抛光；以及蚀刻并去除暴露出的第一氮化硅膜。

Description

具有无凹痕浅槽隔离的半导体器件及其制造方法
技术领域
本发明涉及半导体器件及其制造方法，并且更具体地涉及具有浅槽隔离(STI)的半导体器件及其制造方法。
背景技术
本申请基于2002年12月26日提出的日本专利申请No.2002-376009，并要求其优先权，在本文中通过引用而结合了其全部内容。
硅的局部氧化(LOCOS)已经被用作半导体器件的隔离。
根据LOCOS技术，在硅衬底上形成作为缓冲层的氧化硅膜之后，形成作为用来防止氧化的掩模层的氮化硅膜。在对氮化硅膜进行图案化之后，经由氧化硅膜对硅衬底的表面有选择地进行热氧化。
当对硅衬底进行热氧化时，诸如氧气和水分的氧化性物质不仅进入到氮化硅膜的开口下的硅区(隔离区)，而且也进入到在氮化物层下面的缓冲氧化硅层下的邻近开口的硅区(有源区)。这些氧化性物质甚至还会氧化在氮化硅膜下的硅衬底表面，并形成叫做鸟嘴的氧化硅区。这个鸟嘴区基本上不能用作用于形成电子元件的有源区，因此减少了有源区的面积。
在硅衬底上形成具有多种尺寸的孔的氮化硅膜，并对该衬底表面进行热氧化。在这种情况下，在小尺寸孔中的硅衬底表面上形成的氧化硅膜，比在大尺寸孔中的硅衬底表面上形成的氧化硅膜薄。这种现象叫做薄化(thinning)。
随着半导体器件的小型化，不用作电子元件形成区的面积与半导体衬底的总面积的比率也在增加。也就是说，由于鸟嘴或薄化而不能够用作电子元件形成区的面积的比率增加了，这妨碍了半导体器件的高度集成化。
沟槽隔离(TI)技术作为隔离区形成技术是公知的。根据TI技术，在半导体衬底的表面层中形成沟槽，在沟槽中埋入或嵌入绝缘体或多晶硅。已经使用这种方法来形成需要深隔离区的双极晶体管LSI(大规模集成电路)。
沟槽隔离正被应用于MOS晶体管LSI，因为不会发生鸟嘴和薄化。MOS晶体管LSI不象双极晶体管LSI那样需要深隔离区，它可以使用深度约0.1到1.0μm的相对较浅的隔离区。这种结构叫做浅槽隔离(STI)。
下面将参照图11A到11G来描述STI形成过程。
如图11A所示，在硅衬底1的表面上，通过热氧化形成厚度例如约为10nm的的氧化硅膜2。在这个氧化硅膜2上，通过化学气相沉积(CVD)形成厚度例如为100到150nm的氮化硅膜3。氧化硅膜2起缓冲层的作用，用来减小硅衬底1和氮化硅膜3之间的应力。在后面的抛光处理中，氮化硅膜3起停止层的作用。
在氮化硅膜3上，形成光刻胶图案4。由光刻胶图案4界定的开口界定出隔离区。在光刻胶图案4下的硅衬底区界定出将形成电子元件的有源区。
使用光刻胶图案4作为蚀刻掩模，通过反应离子蚀刻(RIE)，将分别在开口中暴露的氮化硅膜3、下置氧化硅膜2和下置硅衬底1蚀刻到例如约0.5μm的深度，以形成沟槽6。
如图11B中所示，对沟槽6中暴露的硅衬底表面进行热氧化，以形成厚度例如为10nm的热氧化的硅膜7。
如图11C所示，例如，通过高密度等离子体(HDP)CVD在硅衬底上沉积氧化硅膜9，其被埋入或者嵌入到沟槽中。为了使用作隔离区的氧化硅膜9致密，要在例如900到1100℃在氮气氛下对硅衬底进行退火。
如图11D所示，使用氮化硅膜3作为停止物，通过化学机械抛光(CMP)或者反应离子蚀刻(RIE)对氧化硅膜9向下进行抛光。因此，氧化硅膜9仅在由氮化硅膜3界定出的沟槽中剩余下来。在这个阶段，可以进行退火以使氧化硅膜致密。
如图11E所示，用热磷酸去除氮化硅膜3。接着，用稀氢氟酸去除硅衬底1表面上的缓冲氧化硅膜2。这时，埋在沟槽中的氧化硅膜9也受到一定程度的蚀刻。
如图11F所示，对硅衬底1的表面进行热氧化，以形成牺牲(sacrificial)氧化硅膜22。经由牺牲氧化硅膜向硅衬底1的表面层中注入期望导电类型的杂质离子，并激活杂质离子以在硅衬底1的表面层中形成期望导电类型的阱10。然后，使用稀氢氟酸去除牺牲氧化硅膜22。当去除牺牲氧化硅膜时，氧化硅膜9也受到稀氢氟酸一定程度的蚀刻。
如图11G所示，对硅衬底暴露的表面进行热氧化，以形成期望厚度的用作栅极绝缘膜的氧化硅膜11。在硅衬底1上沉积多晶硅膜12，并对其进行图案化以形成栅电极。注入导电类型与阱10的杂质离子的导电类型相反的杂质离子，并激活杂质离子以形成源/漏区。如果需要，在栅电极的侧壁上形成侧壁间隔物，并再次注入具有相反导电类型的杂质离子，并激活杂质离子以形成高杂质浓度的源/漏区。
因为氧化硅膜9埋在沟槽中，并进行热处理以使其致密，所以氧化硅膜9会随其变得致密而收缩。由氧化硅膜9包围的有源区会受到压应力。
当压应力产生作用的时候，硅衬底有源区中的电子迁移率可能会大大地降低。如果载流子迁移率降低了，那么饱和漏极电流就会降低。因为随着半导体器件制造的小型化，有源区变得很小，所以压应力的影响就变得很大。
如图11G所示，因为隔离区9的肩部(shoulder)被蚀刻，并形成了凹痕(divot)，因此不但硅衬底有源区的上表面，而且其肩部的侧壁都被栅电极包围了。当对这种形状的栅电极加电压时，电场会在有源区的肩部上集中，使得肩部形成了具有更低阈值电压的晶体管。这种寄生晶体管在IV特性曲线上产生凸峰(hump)。
已经提出了一种抑制凹痕的形成和防止凸峰特性的方法(参照早期公开号为平-11-297812的日本专利)。根据这个方法，依次在沟槽的内表面上形成氧化硅膜和氮化硅膜，接着，一旦在沟槽中填充了掩模材料，就对掩模材料进行一定程度的蚀刻，使得沟槽中掩模材料表面的水平高度比半导体衬底表面的水平高度更低，并去除在沟槽上部暴露的高出掩模材料的氮化硅膜。
虽然STI适合于小型化的制造，但是还是可能出现STI所特有的问题。所以希望有能够克服STI特有问题的新技术。
发明内容
本发明的一个目的是提供一种制造具有STI的半导体器件的方法，该方法能够实现好的晶体管特性。
本发明的另一个目的是提供一种具有好的晶体管特性的半导体器件。
根据本发明的一个方面，提供了一种制造半导体器件的方法，该方法包括如下步骤：(a)在半导体衬底的表面上形成图案，所述图案包括第一氮化硅膜并具有用于形成隔离沟槽的窗口；(b)用所述图案作为掩模蚀刻所述半导体衬底，以形成隔离沟槽；(c)沉积覆盖所述隔离沟槽内表面的第二氮化硅膜；(d)形成覆盖所述第二氮化硅膜并掩埋所述隔离沟槽的第一氧化硅膜；(f)蚀刻所述第一氧化硅膜，以去除在所述隔离沟槽上部区域中的所述第一氧化硅膜；(g)蚀刻并去除所述第二氮化硅膜的暴露部分；(h)形成掩埋所述隔离沟槽的第二氧化硅膜；(i)用所述第一氮化硅膜作为停止物，对所述第二氧化硅膜进行化学机械抛光；以及(j)蚀刻并去除暴露出的所述第一氮化硅膜。
根据本发明的另一个方面，提供了一种半导体器件，其包括：半导体衬底；在所述半导体衬底的表面下形成的隔离沟槽；氮化硅衬膜，其覆盖所述隔离沟槽的下部内表面，并缩到低于所述半导体衬底的表面；第一氧化硅膜，其在由所述氮化硅衬膜围绕的区域中形成，并掩埋所述隔离沟槽的下部区域；第二氧化硅膜，其在所述第一氧化硅膜上形成，并掩埋所述隔离沟槽的上部区域；和由所述隔离沟槽界定出的有源区。
根据本发明的另一个方面，提供了一种半导体器件，其包括：半导体衬底；在所述半导体衬底的表面下形成的隔离沟槽；氮化硅衬膜，其覆盖所述隔离沟槽的下部内表面，并缩到低于所述半导体衬底的表面；氧化硅膜，其掩埋所述隔离沟槽，并在由所述氮化硅衬膜围绕的区域中具有空洞；和由所述隔离沟槽界定出的有源区。
如上所述，通过利用氮化硅膜的张应力，可以提高漏极电流。
通过防止在有源区肩部形成凹痕，可以抑制寄生晶体管的形成。
附图说明
图1A和1B示出了发明人所做模拟的分析结果。
图2A到2J是说明根据第一实施例的STI形成方法的横截面视图。
图3A和3B是示出了在有源区中形成的半导体器件的结构的平面图和横截面视图。
图4A到4D是说明根据第二实施例的STI形成方法的横截面视图。
图5A到5J是说明根据第三实施例的STI形成方法的横截面视图。
图6A到6D是说明根据第四实施例的STI形成方法的横截面视图。
图7A到7D是说明根据第五实施例的STI形成方法的横截面视图。
图8A到8D是说明根据第六实施例的STI形成方法的横截面视图。
图9A到9E示出了对样品的测量结果。
图10是示意性地示出了半导体集成电路器件的结构的横截面视图。
图11A到11G是说明传统STI形成方法的横截面视图。
具体实施方式
发明人负责研究一种方法，该方法用在沟槽中形成的氮化硅衬膜中所产生的张应力来抵消氧化硅膜中的压应力。发明人还研究了，通过在沟槽内表面上形成氮化硅衬膜、并随后从半导体衬底表面上去除当前存在的氮化硅膜使其下降到预定深度之后，漏极电流是如何变化的；并且还研究了漏极电流是如何随着氮化硅膜厚度而变化的。
图1A示出了漏极电流Id相对于凹入量r的变化的模拟结果，这里凹入量r对应于氮化硅膜的上边缘相对于衬底表面的凹入量。将氮化硅膜的厚度设定为100nm，将栅极电压Vg设定为1.2V，将漏极电压Vd设定为0.01V。
从图1A可以看出，当凹入量r从0开始增加时，漏极电流Id也随之增加。随着凹入量r的增加，漏极电流Id的增加达到饱和，然后漏极电流Id下降。因此，相对于凹入量r的变化的漏极电流Id有一个峰值。凹入量r为80到150nm时漏极电流Id变为最大。
图1B示出了漏极电流Id相对于氮化硅膜厚度变化而变化的模拟结果。将凹入量设定为80nm，将栅极电压Vg设定为1.2V，将漏极电压Vd设定为0.01V。从图1B中可以看出，随着氮化硅膜厚度的增加，漏极电流Id也增加。可以确认这样的效果，即氮化硅衬膜越厚，漏极电流增加得越多。可以认为，如果沟槽宽度为100nm或更窄，那么氮化硅衬膜的厚度优选为20到40nm。
根据这些模拟结果，在沟槽的内表面上形成氮化硅衬膜，然后去除沟槽上部区域中的氮化硅衬膜以增加漏极电流。这个实施例将在下面描述。
图2A到2J是示意性地说明根据本发明第一实施例形成STI隔离区的过程的横截面视图。
如图2A所示，在硅衬底1的表面上，通过热氧化形成厚度为3到21nm(例如10nm)的氧化硅膜2。在氧化硅膜2上，通过低压(LP)化学气相沉积(CVD)形成厚度为100到150nm(例如100nm)的氮化硅膜3。例如，使用SiCl2H2和NH3作为源气，在700℃的温度下，进行LPCVD。
在氮化硅膜3上涂覆光刻胶膜，并对光刻胶膜进行曝光和显影以形成光刻胶图案4。光刻胶图案4在有源区(电子元件形成区)上形成，光刻胶图案的开口界定出隔离区。开口的宽度在0.1到5μm的范围内，例如为0.1μm。
使用光刻胶图案4作为蚀刻掩模，对氮化硅膜3、氧化硅膜2和硅衬底1进行蚀刻。将硅衬底蚀刻到例如为0.3μm的深度，以形成沟槽6。用CF4、CHF3和Ar的混合气体作为蚀刻气体，对氮化硅膜和氧化硅膜进行蚀刻。用HBr和O2的混合气体或者Cl2和O2的混合气体对硅衬底1进行蚀刻。
在这些蚀刻条件下，沟槽6具有倾斜的侧壁。倾斜的侧壁可以降低有源区肩部上的电场集中。然后去除光刻胶图案4。
如图2B所示，对在沟槽6的表面上暴露的硅衬底表面进行热氧化，以形成厚度为1到20nm(例如10nm)的氧化硅膜7。这样，在沟槽6中暴露的整个硅表面都被氧化硅膜7覆盖了。
如图2C所示，通过LPCVD形成氮化硅膜8，其覆盖氧化硅膜7和氮化硅膜3的表面。氮化硅膜8的厚度在20到40nm的范围内，例如为20nm。氮化硅膜越厚，所产生的张应力就越大。根据沟槽宽度来确定氮化硅膜的最大厚度。
在约650℃的温度下，使用SiCl2H2和NH3的混合气体作为源气，进行LPCVD。通过这种热CVD形成的氮化硅膜具有1GPa或更大的张应力。这个应力的方向与经受了使膜致密的热处理过程的被埋入的氧化硅膜的应力方向相反，所述热处理过程将在后面描述。
还可以使用二叔丁基氨基硅烷(BTBAS)和氨气(NH3)作为源气，通过热CVD形成氮化硅膜。
这种热CVD在如下的条件下进行：压力从1.33Pa到1330Pa，例如为65Pa；衬底温度从550℃到580℃；BTBAS的流速从5sccm到200sccm，例如为40sccm；NH3的流速从50sccm到200sccm，例如为160sccm；流量比[BTBAS]∶[NH3]＝1∶1到2∶20，例如为1∶4。
550℃到580℃的衬底温度比使用SiCl2H2和NH3作为源气的LPCVD中的650℃的衬底温度更低。所得到的氮化硅含有碳。
如图2D所示，通过使用例如电感耦合等离子体CVD系统的高密度等离子体(HDP)CVD，在形成有氮化硅膜8的衬底上，形成氧化硅膜9a以将其埋入沟槽中。使用SiH4和氧气的混合气体或者正硅酸乙酯(TEOS)和臭氧的混合气体作为源气，形成HDP氧化硅膜。选择氧化硅膜9a的厚度以使沟槽被完全掩埋。可以使用旋转玻璃(spin-on-glass，SOG)涂覆类型的氧化硅膜，而不通过CVD形成氧化硅膜。
如图2E所示，首先，通过化学机械抛光(CMP)部分地去除氮化硅膜8上的氧化硅膜9a，留下厚度为20到100nm的平整的氧化硅膜9a。接下来，例如用氮化硅膜8作为CMP停止物将CMP向下进行到氮化硅膜8的表面。
通过在旋转的上表面板和下表面板之间挤压硅衬底来进行CMP。例如，将上表面板和下表面板的旋转速度设定为20rpm，将上表面板和下表面板之间的压力设定为5psi，将背压设定为5psi，使用以硅胶为主要成分的浆料或者含有氧化铈的浆料(slurry)作为抛光剂。在这种抛光条件下，对氮化硅层3的蚀刻速率是很小的，从而使氮化硅层3起到抛光的停止物的作用。
在氧化硅层9生长出来或对其进行CMP之后进行退火，例如在约1000℃下进行30分钟，使氧化硅膜9中的不同密度变得均一。氧化硅膜9a变得均匀，其蚀刻特性也变得均一了。
如图2F所示，用稀氢氟酸进行2000秒的蚀刻，以去除沟槽上部区域中的氧化硅膜9a。通过这种液相蚀刻，氧化硅膜9a的表面下降，但仍保持上表面的平整。除了液相蚀刻以外，可以使用用含有CF气体的化学干法蚀刻(CDE)。
CMP处理不是必需的。例如，可以不使用CMP处理来形成和蚀刻具有平坦化功能的氧化硅膜。或者，可以通过反应离子蚀刻(RIE)对氮化硅膜8上的氧化硅膜9a进行蚀刻，然后通过CDE对沟槽中的氧化硅膜9a进行蚀刻。虽然凹入量的变化有一定程度的增加，但是可以简化处理并降低成本。
在通过图2E和2F所示的处理去除了氧化硅膜9a的区域中，暴露了氮化硅膜8。
如图2G所示，用沸腾的磷酸(H3PO4)对暴露出的氮化硅膜8进行蚀刻。厚度为20nm的氮化硅衬膜8被完全蚀刻，而掩模氮化硅膜3这时几乎还没有被蚀刻。所去除的氮化硅相对于硅衬底1表面的凹入量r主要是由氧化硅膜9a的蚀刻深度控制的。如果沟槽深度为300nm，那么将氮化硅膜8蚀刻到例如离硅衬底1的表面110nm深。
通过使氮化硅衬膜8降低到低于硅衬底表面80到150nm，MOS晶体管的漏极电流增加是可以预期的。
如图2H中所示，以类似于上述方法的HDPCVD沉积厚度例如为300nm的氧化硅膜9b，来掩埋沟槽。氧化硅膜9b也沉积在氮化硅膜3的表面上。
如图2I所示，以类似于前面描述的方法的CMP去除氮化硅膜3上的氧化硅膜9b。氮化硅膜3起CMP停止物的作用。虽然氮化硅膜3上的氧化硅膜9是通过CMP去除的，但是也可以通过使用CH4和CHF3的混合气体的RIE来去除。
在去除了不必要的氧化硅膜之后，通过例如在1000℃下进行30分钟的退火来使氧化硅膜9b致密。而已经进行过退火的氧化硅膜9a将变得更加致密。可以在CMP之前进行退火。
退火后的沟槽中氧化硅膜9的性质与热氧化膜的性质几乎相同。虽然致密的氧化硅膜产生压应力，但是这个压应力的方向与氮化硅膜的张应力的方向是相反的，因此压应力被张应力抵消了。可以防止迁移率由于压应力而被降低。
如图2J所示，用沸腾的磷酸(H3PO4)去除掩模氮化硅膜3。在这种情况下，因为氮化硅衬膜8低于硅衬底1的表面且被氧化硅膜9覆盖，所以氮化硅衬膜8将不会被蚀刻。因此可以防止凹痕的形成，而如果氮化硅衬膜被蚀刻则会形成凹痕。然后，使用光刻胶掩模通过离子注入形成n阱Wn和p阱Wp。可以通过去除氧化硅膜2并形成新牺牲膜来进行离子注入。然后通过一般过程形成如MOS晶体管的半导体器件。
图3A是示出了有源区AR1和AR2的形状的平面图，这两个有源区由在硅衬底表面上形成的隔离区9和栅电极12界定出来。在形成侧壁间隔物之前，所示出的栅电极就具有该形状。图3B是沿着图3A中示出的线IIIB-IIIB的横截面视图。有源区AR中的每一个都被隔离区9所包围。使用两个有源区AR1和AR2来形成CMOS反相器。虽然CMOS反相器具有n沟道MOS晶体管和p沟道MOS晶体管，但是将示例性地给出对n沟道MOS晶体管的描述。
如图3B所示，在每一个有源区上，通过热氧化形成例如厚度为2nm的栅极绝缘膜11。在栅极绝缘膜11上，通过化学气相沉积(CVD)形成例如厚度为100nm的多晶硅层12。在多晶硅层上，形成光刻胶掩模。通过反应离子蚀刻(RIE)对多晶硅层12进行图案化，以形成例如栅极长度为80nm的栅电极G。
用光刻胶掩模覆盖n沟道区，并注入其导电类型与p型阱的导电类型相反的n型杂质离子，以形成具有低杂质浓度的浅n型延伸区(extensionregion)Ex。如果需要，沿着相对于衬底的垂线都倾斜28°的四个方向，注入其导电类型与p型阱的导电类型相同的p型杂质离子，以形成p型小区(pocket region)Pt。对于p沟道区，进行具有相反的导电类型的处理。
在衬底上，沉积氧化硅膜或者氧化硅膜和氮化硅膜的层叠膜，并通过RIE进行各向异性蚀刻，以形成侧壁间隔物SW。用光刻胶掩模覆盖p型区，并以高杂质浓度注入其导电类型与p阱的导电类型相反的n型杂质离子，以形成具有高杂质浓度的n型源/漏区S/D。对于p沟道区，进行具有相反导电类型的处理。
沉积钴或钛的金属层，并以例如两个步骤进行硅化处理，以形成硅化物层13。通过这些过程，形成了MOS晶体管。也可以使用其他已知的方法来形成MOS晶体管。
在第一实施例中，将氮化硅衬膜8埋入到氧化硅膜中，以防止当停止物氮化硅膜3被蚀刻时凹痕的形成。但是，当去除氧化硅膜2时，掩埋STI的氧化硅膜9将不可避免地被蚀刻，因此可能形成凹痕。
图4A到4D说明了第二实施例，其能够防止当蚀刻氧化硅膜时凹痕的形成。
首先，进行图2A到2G中示出的第一实施例的处理。
如图4A中所示，在对例如厚度为20nm的氮化硅衬膜8进行蚀刻时，进行厚度为10nm的过蚀刻(总的蚀刻量相当于30nm厚)。这个过蚀刻将氮化硅膜8蚀刻成低于剩余的氧化硅膜9a的表面，并且还对氧化硅膜2上的停止物氮化硅膜3的上表面和侧壁进行蚀刻。也就是说，氮化硅膜3的侧壁从有源区1的肩部缩进例如10nm。
如图4B所示，以类似于第一实施例的方式沉积第二氧化硅膜9b。
如图4C所示，对第二氧化硅膜9b进行CMP，以去除氮化硅膜3上的氧化硅膜9b。优选地，将氮化硅膜3的初始厚度设定为使得其能够起到CMP停止物的作用。
如图4D所示，用沸腾磷酸去除氮化硅膜3。埋入的氧化硅膜9覆盖了有源区的肩部Sh。即使用稀氢氟酸去除氧化硅膜2，虽然将氧化硅膜9蚀刻了一定的程度，也可防止在有源区肩部Sh的外表面上形成凹痕。
从另一个角度来说，优选地，应该将图4A所示的过蚀刻量设定为比后面使用稀磷酸的蚀刻处理的总蚀刻量更大。例如，如果有两个蚀刻处理，每一个蚀刻掉厚度为2nm的氧化硅，则考虑到过蚀刻量，侧壁优选地要缩进6nm到12nm。
图5A到5J说明了根据第三实施例的形成STI的方法。
如图5A所示，对硅衬底1的表面进行热氧化以形成氧化硅膜2，并在氧化硅膜2上形成氮化硅膜3。这些处理与第一实施例的处理相似。在氮化硅膜3上，通过LPCVD形成例如厚度约为50nm的氧化硅膜5。在氧化硅膜5上形成光刻胶图案。对氧化硅膜5、氮化硅膜3和氧化硅膜2进行蚀刻，然后对硅衬底1进行深度例如为300nm的蚀刻以形成沟槽6。
如图5B所示，对暴露在沟槽6中的硅衬底表面进行热氧化，以形成例如厚度为5nm的氧化硅膜7。
如图5C所示，例如通过LPCVD形成厚度约为20nm的氮化硅衬膜8，以覆盖沟槽的内表面。
如图5D所示，通过HDPCVD形成埋入或嵌入沟槽中的氧化硅膜9a。
如图5E所示，通过CMP对氮化硅膜8上的氧化硅膜9a进行抛光以形成平整表面，CMP在高于氧化硅膜5为20到100nm的位置停止。例如，露出氮化硅膜8的表面。
如图5F所示，用稀氢氟酸对氧化硅膜9a进行蚀刻，以将其上表面降低到例如低于硅衬底1表面110nm的水平上。
如图5G所示，用热磷酸对暴露出的氮化硅衬膜8进行蚀刻。仅在沟槽的下部区域中留有氮化硅膜8。氮化硅膜8相对于硅衬底1表面的凹入量由氧化硅膜9a的蚀刻量控制。
如图5H所示，在仅在沟槽的下部区域中留有氮化硅膜8的状态下，通过HDPCVD生长出厚度例如为300nm的氧化硅膜9b。因此沟槽被氧化硅膜9b掩埋或嵌入。
如图5I所示，通过CMP对氧化硅膜9b和5进行抛光。在这个CMP过程中，氮化硅膜3起停止物的作用。然后，通过例如在1000℃下进行30分钟的退火来使氧化硅膜9致密。
如图5J所示，用热磷酸去除停止物氮化硅膜3。因为在去除了氮化硅膜3之后整个衬底表面都由氧化硅膜覆盖，所以可以防止凹痕的形成，而在其他情况下，如果对氮化硅衬膜进行蚀刻就将形成凹痕。
在第三实施例中，虽然可以在蚀刻停止物氮化硅膜时防止凹痕的形成，但是如果在蚀刻氧化硅膜时也蚀刻了埋入的氧化硅膜，那么就会形成凹痕。
图6A到6D说明了第四实施例，其通过缩进氮化硅膜3，能够抑制在蚀刻氧化硅膜时凹痕的形成。
首先，以类似于第三实施例的方式进行图5A到5G所示的处理。
如图6A所示，蚀刻继续到对氮化硅膜8进行过蚀刻。例如，对厚度为20nm的氮化硅膜8，进行厚度为30nm的过蚀刻。因此氮化硅膜3的侧壁缩进约10nm。
如图6B所示，通过HDPCVD沉积氧化硅膜9b。
如图6C所示，通过CMP去除氧化硅膜9b和5。在这个CMP过程中，氮化硅膜3起停止物的作用。
如图6D所示，用热磷酸去除氮化硅膜3。
在图6D示出的状态下，因为氮化硅膜3的侧壁由于图6A示出的处理而缩进，所以埋入的氧化硅膜9覆盖有源区肩部Sh的拐角约10nm的宽度。因此，在后面用稀氢氟酸对氧化硅膜进行蚀刻的处理中，可以防止凹痕的形成，而在其他情况下，当蚀刻埋入的氧化硅膜9时将形成凹痕。
图7A到7D说明了根据第五实施例形成STI区的方法。
首先，以类似于第一实施例的方式进行图2A到2G的处理。
如图7A所示，在对氮化硅膜8的上部区域进行蚀刻之后，通过使用稀氢氟酸进行约2000秒的蚀刻，来去除由氮化硅膜8围绕的氧化硅膜9a。在这种情况下，在停止物氮化硅膜3下形成的缓冲氧化硅膜2的侧壁也被侧向蚀刻。
如图7B所示，通过HDPCVD形成例如厚度为300nm的氧化硅膜9。在这个膜形成过程中，通过调整膜形成条件降低了埋入特性，使得在由氮化硅膜8围绕的狭窄空间中形成空洞V。因为沟槽的宽度变窄了，所以很难完全掩埋沟槽的整个内部空间。在这个实施例中，正面利用了掩埋沟槽的困难。例如，在距离硅衬底1表面深度约为150nm处形成空洞V。
如图7C所示，通过CMP去除氮化硅膜3上的氧化硅膜9以形成平整表面。在1000℃进行约30分钟的退火以使氧化硅膜9致密。即使在沟槽的下部区域中形成了空洞V，退火后的氧化硅膜9也变得致密而且提供了作为隔离区的足够性能。
如图7D所示，用热磷酸去除氮化硅膜3。
在这个实施例中，在氮化硅膜8上方的隔离区是由单膜形成处理所形成的氧化硅膜9构成的。空洞V位于氧化硅膜9下方。空洞V的存在减小了致密氧化硅膜9的压应力。压应力的减小加强了氮化硅膜8的张应力的效用。
图8A到8D说明了根据第六实施例形成STI区的方法。
类似于第二实施例，在图2G示出的对氮化硅膜进行蚀刻的处理中，进行类似于图4A中示出的过蚀刻。通过这个过蚀刻，也对有源区表面上的氮化硅膜3进行了蚀刻，使得其侧壁缩进。
然后，进行类似于第五实施例的处理的处理。
如图8A所示，用稀氢氟酸进行约2000秒的处理，以去除在由氮化硅膜8围绕的区域中剩余的氧化硅膜9a。在氮化硅膜3下面的氧化硅膜2也受到了侧向蚀刻。
如图8B所示，在去除了氧化硅膜9a的沟槽中形成氧化硅膜9。氧化硅膜9掩埋了沟槽，该氧化硅膜9在由氮化硅膜8围绕的沟槽的下部区域中具有空洞V。
如图8C所示，进行CMP以去除氮化硅膜3上的氧化硅膜9。
如图8D所示，用热磷酸去除氮化硅膜3。如图所示，氧化硅膜9覆盖了有源区的肩部Sh。即使在后面用稀氢氟酸对氧化硅膜进行蚀刻时氧化硅膜9受到了蚀刻，也可以防止在STI的拐角形成凹痕。
图9A到9E中示出了对具有下面结构的每个样品的漏极电流变化的测量结果，所述结构是指氮化硅衬膜下降到低于硅衬底表面一定距离。
图9A示出了每个样品的平面形状。有源区的宽度L是1μm，栅电极的栅极长度是1μm。源/漏区在电流方向上的宽度W在0.3到5μm的范围内变化。关于横截面结构，如在实施例中一样，STI结构的氮化硅膜下降到低于衬底表面(从衬底表面凹入)，形成了具有不同凹入量的样品，并且在有源区中形成MOS晶体管。
图9B示出了将源/漏区在电流方向上的宽度W设定为0.3μm时对样品的测量结果。在图9B中，横坐标代表导通状态下的MOS晶体管的漏极电流Ion，纵坐标代表截止状态下的MOS晶体管的漏极电流Ioff。
“无衬膜”表示没有氮化硅衬膜的样品。“凹入0nm”表示具有未凹入的氮化硅衬膜的样品。“凹入50nm”和“凹入100nm”表示氮化硅衬膜分别凹入50nm和100nm的样品。
如从图9B中看到的，如果形成了衬膜，则导通电流Ion就会增加，并且凹入越深，导通电流Ion就越大。
图9C、9D和9E示出了对源/漏区的宽度W分别为0.5μm、1μm和5μm的样品的测量结果。
可以看到，似乎随着源/漏区的宽度W变得更宽，衬膜的效果就减小了。但是，氮化硅衬膜的形成使得漏极电流Ion有了一定的增加。还可以观察到对凹入量的依赖性。根据这些结果可以说，图1中所示的分析结果一般是正确的。
图10是示出了实施例所形成的具有MOS晶体管的集成电路器件的结构的横截面视图。
在硅衬底1的表面层中，形成隔离沟槽以提供浅槽隔离(STI)9。在由STI界定出的有源区中，形成晶体管TR1和TR2。这些STI和晶体管是通过上述实施例中的任何一个形成的。
形成掩埋晶体管的第一层间绝缘膜IL1，在形成于第一层间绝缘膜IL1中的凹槽(groove)中嵌入或埋入第一布线层W1。在第一布线层W1上形成氮化硅膜等的蚀刻停止层ES1，并在蚀刻停止层ES1上形成第二层间绝缘膜IL2。穿过第二层间绝缘膜IL2和蚀刻停止层ES 1形成具有嵌入(damascene)结构的第二布线层W2。
类似地，在第二层间绝缘膜IL2上形成蚀刻停止层ES2，并在这个蚀刻停止层ES2上形成由下列多个膜构成的层叠结构：层间绝缘膜IL3，蚀刻停止层ES3，层间绝缘膜IL4，蚀刻停止层ES4，层间绝缘膜IL5，蚀刻停止层ES5，层间绝缘膜IL6和蚀刻停止层ES6。在这个层叠结构上，形成钝化膜PS。穿过这些绝缘层形成布线层W3、W4、W5和W6。在最上面的层之上形成接触片(contact pad)PD。可以通过多种公知处理来形成多层布线。
已经结合了优选实施例对本发明进行了描述。本发明不仅限于上述实施例。对于本领域的技术人员来说，明显可以做出多种修改、改进、组合等。

Claims (24)

1.一种制造半导体器件的方法，包括如下步骤：
(a)在半导体衬底的表面上形成图案，所述图案包括第一氮化硅膜并具有用于形成隔离沟槽的窗口；
(b)用所述图案作为掩模蚀刻所述半导体衬底，以形成隔离沟槽；
(c)沉积覆盖所述隔离沟槽内表面的第二氮化硅膜；
(d)形成覆盖所述第二氮化硅膜并掩埋所述隔离沟槽的第一氧化硅膜；
(f)蚀刻所述第一氧化硅膜，以去除在所述隔离沟槽上部区域中的所述第一氧化硅膜；
(g)蚀刻并去除所述第二氮化硅膜的暴露部分；
(h)形成掩埋所述隔离沟槽的第二氧化硅膜；
(i)用所述第一氮化硅膜作为停止物，对所述第二氧化硅膜进行化学机械抛光；以及
(j)蚀刻并去除暴露出的所述第一氮化硅膜。
2.根据权利要求1所述的制造半导体器件的方法，还包括如下步骤：
(e)在所述步骤(f)之前，对所述第二氮化硅膜上的所述第一氧化硅膜进行化学机械抛光，以形成平整表面。
3.根据权利要求1所述的制造半导体器件的方法，其中，所述步骤(f)是通过稀氢氟酸或者通过使用含有CF的气体的化学干法蚀刻来进行的。
4.根据权利要求1所述的制造半导体器件的方法，其中，所述步骤(g)是通过使用热磷酸进行的。
5.根据权利要求1所述的制造半导体器件的方法，其中，所述步骤(g)去除所述第二氮化硅膜，使其达到低于所述半导体衬底表面80到150nm的深度。
6.根据权利要求1所述的制造半导体器件的方法，其中，所述第二氮化硅膜的厚度是20到40nm。
7.根据权利要求1所述的制造半导体器件的方法，还包括如下步骤：
(k)在所述步骤(d)之后，对所述第一氧化硅膜进行退火，以使所述第一氧化硅膜的密度均匀。
8.根据权利要求1所述的制造半导体器件的方法，还包括如下步骤：
(k)在所述步骤(h)之后，对所述第二氧化硅膜进行退火，以使所述第二氧化硅膜致密。
9.根据权利要求1所述的制造半导体器件的方法，其中，所述步骤(g)蚀刻所述第二氮化硅膜的暴露部分，并且还进行过蚀刻，以使有源区上的所述第一氮化硅膜的侧壁缩进，并降低所述氮化硅膜的上表面。
10.根据权利要求8所述的制造半导体器件的方法，其中，所述侧壁的缩进量是6nm到12nm。
11.根据权利要求1所述的制造半导体器件的方法，其中，所述步骤(a)在所述第一氮化硅膜上堆叠覆盖层，该覆盖层具有与氮化硅不同的蚀刻特性，所述步骤(g)蚀刻所述暴露出的第二氮化硅膜，并且还进行过蚀刻，以使有源区上的所述第一氮化硅膜的侧壁缩进，而不降低所述氮化硅膜的上表面。
12.根据权利要求11所述的制造半导体器件的方法，其中，所述覆盖层是氧化硅膜。
13.根据权利要求1所述的制造半导体器件的方法，其中，所述步骤(h)留下位于所述隔离沟槽的下部区域的所述第一氧化硅膜，并在所述第一氧化硅膜上形成第二氧化硅膜。
14.根据权利要求1所述的制造半导体器件的方法，还包括如下步骤：
(i)在所述步骤(g)之后、所述步骤(h)之前，去除所述隔离沟槽的下部区域中所留下的所述第一氧化硅膜，
其中，所述步骤(h)以这样的方式形成所述第二氧化硅膜，使得在由所述第二氮化硅膜围绕的区域中形成空洞。
15.一种半导体器件，包括：
半导体衬底；
在所述半导体衬底的表面下形成的隔离沟槽；
氮化硅衬膜，其覆盖所述隔离沟槽的下部内表面，并缩到低于所述半导体衬底的表面；
第一氧化硅膜，其在由所述氮化硅衬膜围绕的区域中形成，并掩埋所述隔离沟槽的下部区域；
第二氧化硅膜，其在所述第一氧化硅膜上形成，并掩埋所述隔离沟槽的上部区域；和
由所述隔离沟槽界定出的有源区。
16.根据权利要求15所述的半导体器件，其中，所述氮化硅衬膜缩到低于所述半导体衬底表面80nm到150nm。
17.根据权利要求15所述的半导体器件，其中，所述氮化硅衬膜具有20nm到40nm的厚度。
18.根据权利要求15所述的半导体器件，其中，所述第二氧化硅膜覆盖所述有源区的拐角。
19.根据权利要求15所述的半导体器件，其中，所述隔离沟槽的宽度为100nm或者更窄。
20.一种半导体器件，包括：
半导体衬底；
在所述半导体衬底的表面下形成的隔离沟槽；
氮化硅衬膜，其覆盖所述隔离沟槽的下部内表面，并缩到低于所述半导体衬底的表面；
氧化硅膜，其掩埋所述隔离沟槽，并在由所述氮化硅衬膜围绕的区域中具有空洞；和
由所述隔离沟槽界定出的有源区。
21.根据权利要求20所述的半导体器件，其中，所述氮化硅衬膜缩到低于所述半导体衬底表面80nm到150nm。
22.根据权利要求20所述的半导体器件，其中，所述氮化硅衬膜具有20nm到40nm的厚度。
23.根据权利要求20所述的半导体器件，其中，所述氧化硅膜覆盖所述有源区的拐角。
24.根据权利要求20所述的半导体器件，其中，所述隔离沟槽的宽度是100nm或更窄。
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