JP2000101071A

JP2000101071A - 半導体装置の製造方法

Info

Publication number: JP2000101071A
Application number: JP10265016A
Authority: JP
Inventors: Akihiko Teshigawara; 明彦勅使河原; Hideya Inagaki; 秀哉稲垣
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 1998-09-18
Filing date: 1998-09-18
Publication date: 2000-04-07
Anticipated expiration: 2018-09-18
Also published as: JP3972486B2

Abstract

(57)【要約】【課題】素子分離部の端部における凹みを低減し、ハ
ンプ現象や逆狭チャネル効果の発生を防止し、ゲート耐
圧低下を防止できるようにする。【解決手段】シリコン窒化膜８をエッチングしたの
ち、熱処理を施して埋め込み酸化膜３を粘弾性流動させ
る。そして、熱酸化膜７をエッチングしたのち、活性領
域において、半導体基板１の上にゲート酸化膜５を介し
てゲート電極６を形成する。このように、熱処理を施し
て埋め込み酸化膜３を粘弾性流動化させると、シリコン
窒化膜８をエッチングしたことによって突き出した埋め
込み酸化膜３が表面張力によって流動し、トレンチ充填
材料の端部が丸まった形状になる。このため、横方向エ
ッチングによっても、丸まった形状の部分がマージンと
なって、埋め込み酸化膜３の凹みが低減される。これに
より、ハンプ現象や逆狭チャネル効果の発生を防止で
き、ゲート耐圧低下を防止することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＳＴＩ（Ｓｈａｌ
ｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）にて素子
間分離を行う半導体装置の製造方法、例えば大電力用の
縦型絶縁ゲート型電界効果トランジスタ（以下、縦型パ
ワーＭＯＳＦＥＴという）の製造方法に関する。

【０００２】

【従来の技術】従来、半導体集積回路の素子間分離法と
して選択酸化法（ＬＯＣＯＳ酸化）が広く使用されてい
たが、この選択酸化法では素子間分離幅の微細かに対し
分離能力を維持することが困難であることから、これに
代わる新しい素子間分離技術としてＳＴＩが注目されて
いる。

【０００３】図７、図８にＳＴＩ構造を適用した半導体
装置の製造プロセスを示し、この製造プロセスについて
説明する。まず、図７（ａ）に示すように、シリコン基
板５１上に熱酸化膜５２を形成し、その上にシリコン窒
化膜５３を気相成長法により堆積する。そして、レジス
ト５４を塗布し、図７（ｂ）に示すように、素子分離領
域のレジスト５４を開口し、ドライエッチングにより下
層に位置するマスク層としての熱酸化膜５２とシリコン
窒化膜５３を開口する。

【０００４】次に、図７（ｃ）に示すように、トレンチ
エッチングを施した後、レジスト５４を除去する。そし
て、トレンチ深さ及びマスク層５２、５３の膜厚以上の
酸化膜５５を気相成長法等により堆積し、トレンチ内を
酸化膜５５で充填したのち、ＣＭＰ研磨等により平坦化
処理を施し、マスク層５２、５３の上面と酸化膜５５の
上面を一致させる。以下、トレンチ内を埋め込んだ酸化
膜５５を埋め込み酸化膜という。

【０００５】続いて、図８（ａ）に示すように、窒化膜
５３をりん酸で、また酸化膜５２をフッ酸でウェットエ
ッチングすることによりマスク層を除去する。これによ
り、トレンチ内の埋め込み酸化膜５５はシリコン基板５
１の上面より突き出た形状となる。このとき、ウェット
エッチングの等方性により、突き出た埋め込み酸化膜５
５の側面からもエッチングが進むため、素子分離部の端
部（埋め込み酸化膜５５の端部）に凹みが生じる。

【０００６】さらに、シリコン基板１の表面の犠牲酸
化、フッ酸処理等の工程を経ると、図８（ｂ）に示すよ
うに、上記素子分離部の端部の凹みが進行する。そし
て、図８（ｃ）に示すように、ゲート酸化膜５６を形成
すると共にその上にポリシリコンゲートを成膜・パター
ニングしてゲート電極５７を形成し、さらにソース・ド
レイン領域（図示せず）を形成する等して、ＭＯＳトラ
ンジスタ構造が完成する。

【０００７】

【発明が解決しようとする課題】一般的に、ＳＴＩ構造
では素子分離部の端部、つまり活性領域の端部の形状の
急峻性により、その上部にあるゲート電極電位による電
界集中が該端部に生じるため、この部分にしきい値電圧
の低い寄生トランジスタが形成され、トランジスタのサ
ブスレッショルド領域で寄生トランジスタの特性が本来
のトランジスタ特性に合成されてしまうハンプと言われ
る現象が生じやすくなる。また、活性領域の端部に形成
されるしきい値電圧の低い寄生トランジスタが影響して
逆狭チャネル効果が生じるということも報告されてい
る。

【０００８】そして、図８（ｃ）に示されるように、従
来方法によると素子分離部の端部に凹みが生じるため、
ゲート下の酸化膜層が薄くなってしまい上記ハンプ現象
および逆狭チャネル効果が顕著となる。さらに、ゲート
酸化前の状態で素子分離部の端部に凹みが生じて、シリ
コン基板５１の肩部（トレンチ開口部の角部）が露出す
ると、この肩部で応力集中が生じるためゲート酸化膜の
薄膜化が生じ、上記ハンプ現象および逆狭チャネル効果
をより顕著にする。

【０００９】また、素子分離部の端部の凹みが大きい場
合には、ゲート配線の断線・短絡等の問題も発生しう
る。本発明は上記問題に鑑みて成され、素子分離部の端
部における凹みを低減し、ハンプ現象や逆狭チャネル効
果の発生を防止し、ゲート耐圧低下を防止できる半導体
装置の製造方法を提供することを目的とする。

【００１０】

【課題を解決するための手段】上記問題を解決するため
に、本発明は以下の技術的手段を採用する。請求項１に
記載の発明においては、第２のマスク層（８）をエッチ
ングしたのち、熱処理を施してトレンチ充填材料（３）
を流動化させ、さらに、第１のマスク層（７）をエッチ
ングしたのち、活性領域において、半導体基板（１）の
上にゲート絶縁膜（５）を形成すると共に、ゲート絶縁
膜（５）の上にゲート電極（６）を形成することを特徴
としている。

【００１１】このように、第２のマスク層（８）をエッ
チングしたのち、熱処理を施してトレンチ充填材料
（３）を流動化させると、第２のマスク層（８）をエッ
チングしたことによって突き出したトレンチ充填材料
（３）が表面張力によって流動し、トレンチ充填材料
（３）の端部が丸まった形状になる。このため、第１の
マスク層（７）をエッチングするとき等に生じる横方向
エッチングによっても、丸まった形状の部分でマージン
を見込むことができ、トレンチ充填材料（３）に凹みが
形成されることを低減できる。これにより、ハンプ現象
や逆狭チャネル効果の発生を防止でき、ゲート耐圧低下
を防止することができる。

【００１２】また、請求項２に示すように、第１のマス
ク層（７）をエッチングした後に、熱処理を施してトレ
ンチ充填材料（３）を流動化させてもよい。このように
しても、トレンチ充填材料に凹みが形成されることを低
減することができ、請求項１と同様の効果が得られる。
なお、請求項３に示すように、第２のマスク層（８）を
エッチングしたのち、熱処理を施してトレンチ充填材料
（３）を流動化させ、さらに第１のマスク層（７）をエ
ッチングした後に、熱処理を施してトレンチ充填材料
（３）を流動化させるという、複数回に渡ってトレンチ
充填材料（３）を流動化させればより凹みが形成される
ことを低減できる。

【００１３】請求項４に記載の発明においては、トレン
チ充填材料（３）として、ボロンとリンのいずれかを含
有する酸化シリコンを用いることを特徴としている。こ
のように、トレンチ充填材料（３）として、ボロンとリ
ンのいずれかを含有する酸化シリコンを用いれば、トレ
ンチ充填材料（３）が流動化する温度を低温化すること
ができる。

【００１４】また、請求項５に示すように、トレンチ充
填材料（３）による前記トレンチ（４）の埋め込みは、
複数の層を成膜することにより行い、この複数の層の一
層目として、ボロンとリンのいずれかを含有する酸化シ
リコンを成膜するようにしてもよい。なお、このよう
に、ボロンとリンのいずれかを含有したトレンチ充填材
料（３）を用いる場合には、トレンチ充填材料（３）と
トレンチ（４）の内壁との間に酸化膜（１０）を介在さ
せるようにすることで、トレンチ充填材料（３）から半
導体基板（１）へのボロンやリンの拡散を防止すること
ができる。

【００１５】請求項６に記載の発明においては、熱処理
工程は、水蒸気を加えた雰囲気にて行うことを特徴とし
ている。このように、雰囲気に水蒸気を加えることによ
り処理温度の低温化、あるいは同じ熱処理温度であるな
らば処理時間を短縮化することができる。

【００１６】

【発明の実施の形態】以下、本発明を図に示す実施形態
について説明する。（第１実施形態）図１に本発明の一実施形態を適用して
形成したＭＯＳＦＥＴ１の断面構成を示す。

【００１７】ＭＯＳＦＥＴ１は、シリコン基板２のトレ
ンチ３に埋め込まれた埋め込み酸化膜３によって素子分
離された活性領域に形成されている。なお、埋め込み酸
化膜３は、シリコン基板２に形成されたトレンチ４内を
酸化膜で埋め込んで形成されたものである。活性領域に
おいて、シリコン基板２の表面にはゲート酸化膜５が形
成されており、このゲート酸化膜５を介してシリコン基
板２の上にゲート電極６が形成されている。本図では、
ゲート電極６は隣り合う埋め込み酸化膜３同士の間を繋
ぐように形成されている。なお、図示されていないが、
活性領域におけるシリコン基板２の表層部のうち、ゲー
ト電極６よりも紙面手前側にはソースが形成されてお
り、ゲート電極６に対してソースの反対側にはドレイン
が形成されている。

【００１８】このように構成されるＭＯＳＦＥＴ１の製
造方法について、図２〜図３に示す製造工程図に基づい
て説明する。〔図２（ａ）に示す工程〕まず、シリコン基板２上に３
４０Åの熱酸化膜７を形成し、その上に厚さ１５００Å
のシリコン窒化膜８を形成する。そして、レジスト９を
塗布する。

【００１９】〔図２（ｂ）に示す工程〕素子分離領域を
露光することにより、レジスト９のうちの素子分離領域
を開口させたのち、異方性エッチングにより上記シリコ
ン窒化膜８と熱酸化膜７を開口させる。〔図２（ｃ）に示す工程〕レジスト９、シリコン窒化膜
８、及び熱酸化膜７をマスクとしてシリコン基板２の表
面をエッチングし、トレンチ４を形成する。このトレン
チ４の深さは素子分離特性などによって選択されるが、
例えば２０００〜８０００Å程度としている。そして、
レジスト９を除去する。

【００２０】〔図２（ｄ）に示す工程〕シリコン酸化膜
を堆積してトレンチ４を充填する。以下、このシリコン
酸化膜を埋め込み酸化膜３という。そして、機械科学的
研磨（ＣＭＰ研磨）等の平坦化手法によってシリコン窒
化膜８と埋め込み酸化膜３の上面を面一とする。〔図３（ａ）に示す工程〕マスク材のシリコン窒化膜８
をリン酸によりウェットエッチング除去する。これによ
り、埋め込み酸化膜３がシリコン基板２の表面より上に
突き出た状態となる。以下、この突き出し部分をピラー
という。

【００２１】〔図３（ｂ）に示す工程〕熱処理を施す。
これにより、トレンチ４に充填された埋め込み酸化膜３
は粘弾性流動を示し、表面張力により埋め込み酸化膜３
のピラーの端部（急峻部）の平坦化が生じる。このた
め、ピラーの端部が丸まった形状となる。このとき、埋
め込み酸化膜３は部分的に活性領域まで達した状態、つ
まりピラーの側壁まで流動した状態となる。

【００２２】この粘弾性流動を示す温度は、埋め込み酸
化膜３に無添加のシリコン酸化膜を使用している場合に
は、９００〜１０００℃以上である。なお、半導体素子
形成等のためにウェル層の拡散を行う工程があれば、そ
の拡散のための熱処理と本工程における熱処理を兼用す
れば、製造工程の簡略化を図ることも可能である。〔図３（ｃ）に示す工程〕シリコン酸化膜と共に、部分
的に平坦化された埋め込み酸化膜３をウェットエッチン
グにより除去する。このウェットエッチングにおいて、
埋め込み酸化膜３のうちピラーの側壁まで流動した部分
が横方向エッチングに対するマージンとして機能し、ト
レンチ４内に介在する埋め込み酸化膜３に凹みが発生し
ない。

【００２３】また、この後ゲート酸化前の仮酸化膜除去
等の工程を行った場合に、フッ酸エッチングが成された
としても、ピラーの側壁まで流動した埋め込み酸化膜３
のマージンによりトレンチ４内に介在する埋め込み酸化
膜３に凹みが発生することを抑制することができる。こ
の後、ゲート酸化を行ってゲート酸化膜５を形成したの
ち、ポリシリコンを堆積したのちパターニングしてゲー
ト電極６を形成し、さらにゲート電極６をマスクとして
ソース・ドレインを形成する等してＭＯＳＦＥＴ１が完
成する。

【００２４】このように、シリコン基板２にトレンチ４
を形成するためのマスクとして用いるシリコン窒化膜８
を除去することによって突き出した埋め込み酸化膜３を
熱処理によって粘弾性流動させることで、ピラーの端部
を平坦化させることができる。そして、この平坦化させ
た部分にて、ウェットエッチングにおける横方向エッチ
ングのマージンとでき、トレンチ４内に介在する埋め込
み酸化膜３に凹みが発生することを十分に抑制できる。

【００２５】これにより、埋め込み酸化膜３の凹みによ
ってゲート電極６の下の酸化層が薄くなることを防止で
きるため、ハンプ現象や逆狭チャネル効果の発生を防止
でき、ゲート耐圧低下を防止することができる。（第２実施形態）本実施形態におけるＭＯＳＦＥＴ１の
製造方法を図４、図５に基づいて説明する。なお、本実
施形態におけるＭＯＳＦＥＴ１の基本的構造は第１実施
形態と同様であるため、第１実施形態と同様の構成に同
じ符号を付して説明は省略する。また、本実施形態にお
けるＭＯＳＦＥＴ１の製造方法において第１実施形態と
同様の部分は第１実施形態を参照する。

【００２６】〔図４（ａ）に示す工程〕まず、第１実施
形態に示した図２（ａ）〜図２（ｄ）と同様の工程を施
し、トレンチ４内に埋込み酸化膜を形成する。〔図４（ｂ）に示す工程〕この後、シリコン窒化膜８お
よび熱酸化膜７をエッチングにより除去する。このと
き、ウェットエッチングの等方性により、突き出た埋め
込み酸化膜３の側面からもエッチングが進むため、素子
分離部の端部に凹みが生じる。

【００２７】〔図４（ｃ）に示す工程〕さらに、シリコ
ン基板２表面の犠牲酸化、フッ酸処理等の工程を経て上
記素子分離部の端部の凹みが進行する。〔図５（ａ）に示す工程〕熱処理を施す。これにより、
トレンチ４に充填された埋め込み酸化膜３が粘弾性流動
を示す。このため、素子分離部の端部の凹みが緩和され
る。

【００２８】なお、このとき行う熱処理の条件を選択す
ることにより、ゲート酸化工程と兼用することも可能で
ある。〔図５（ｃ）に示す工程〕そして、ゲート酸化膜５を形
成したのち、ゲート電極６を形成することにより、ＭＯ
ＳＦＥＴ１が完成する。

【００２９】このように、ゲート電極６を成膜する前の
工程で熱処理を施すことにより、素子分離部の端部にお
ける凹みを緩和することができ、第１実施形態と同様の
効果を得ることができる。（他の実施形態）第１実施形態では窒化シリコン膜をリ
ン酸によってウェットエッチングした直後の熱処理、第
２実施形態ではゲート材であるポリシリコン成膜直前の
熱処理で、それぞれ素子分離部の端部の凹みを低減する
場合を示しが、この凹みを低減するための熱処理は、窒
化シリコン膜を除去した工程からポリシリコンを成膜す
る直前の工程までの間においてどの時点で行っても上記
と同様の効果を得ることができる。また、この中間工程
における熱処理を複数回行ってもよい。さらに、この間
にウェルの拡散工程や酸化膜形成工程を行う場合があれ
ば、それらの工程と熱処理工程とを兼用することもでき
る。

【００３０】また、第１、第２実施形態において、トレ
ンチ４を形成したのち、図６（ａ）に示すように熱酸化
処理を施してトレンチ４の内壁に酸化膜１０を形成し、
この酸化膜１０上に埋め込み酸化膜３を形成するように
してもよい。これにより、トレンチ４の形成のためのエ
ッチングで生じたシリコン表面のダメージを除去するこ
とができ、接合リーク電流等を低減することができると
いう効果が得られる。

【００３１】さらに、第１実施形態では、トレンチ充填
材料として無添加のシリコン酸化膜を使用した場合を示
して説明したが、トレンチ充填材料（例えば、シリコン
酸化膜）にボロンやリン等を添加してもよい。この場
合、粘弾性流動化温度の低温化を図ることができる。例
えば、重量パーセントが４％程度のリン、３％程度のボ
ロンをシリコン酸化膜に添加した場合、８００〜８５０
℃程度以上の温度で粘弾性流動化する。

【００３２】また、トレンチ充填材料を全てこのように
ボロンやリンを充填した材料に置き換える必要はなく、
トレンチ４を充填するにあたって、まずボロンやリンを
充填した低融点材料を使用してトレンチ４の内壁上を低
融点材料で成膜したのち、ボロン等が添加されていない
材料でトレンチ４の中を埋め込むようにした２層構造と
してもよい。この場合、ピラーの端部は低融点材料で構
成されているため、上記と同様に熱処理温度を低温化す
ることが可能である。

【００３３】なお、ボロンあるいはリンを添加したシリ
コン酸化膜でトレンチ４を埋め込む場合には、シリコン
基板２にボロンあるいはリンが拡散することを防止でき
るように、ボロンやリン等を添加していない酸化膜をシ
リコン基板２と低融点材料との間に挟み混む構成とする
のがよい。また、トレンチ充填材料の流動化を目的とし
た熱処理において、その雰囲気に水蒸気を加えることに
より処理温度の低温化、あるいは同じ熱処理温度である
ならば処理時間を短縮化することができる。この雰囲気
への水蒸気の導入方法としては、水素と酸素を独立供給
し熱処理炉内で反応させる水素燃焼法（パイロジェニッ
ク法）等が適用できる。

【００３４】例えば、重量パーセントが４％程度のリ
ン、３％程度のボロンをシリコン酸化膜に添加したもの
をトレンチ充填材料として使用する場合、このトレンチ
４充填材料に対して水素、酸素の流量を共に５リットル
／分、処理温度８５０℃の熱処理を行うことにより粘弾
性流動が促進することができることが確認されている。

【図面の簡単な説明】

【図１】本発明の一実施形態を適用して形成したＭＯＳ
ＦＥＴ１の断面図である。

【図２】図１に示すＭＯＳＦＥＴ１の製造工程を示す図
である。

【図３】図２に続くＭＯＳＦＥＴ１の製造工程を示す図
である。

【図４】第２実施形態におけるＭＯＳＦＥＴ１の製造工
程を示す図である。

【図５】図４に続くＭＯＳＦＥＴ１の製造工程を示す図
である。

【図６】他の実施形態におけるＭＯＳＦＥＴ１の製造工
程を示す図である。

【図７】従来におけるＭＯＳＦＥＴ１の製造工程を示す
図である。

【図８】図７に続くＭＯＳＦＥＴ１の製造工程を示す図
である。

【符号の説明】

１…ＭＯＳＦＥＴ、２…シリコン基板、３…埋め込み酸
化膜、４…トレンチ、５…ゲート酸化膜、６…ゲート電
極、７…熱酸化膜、８…シリコン窒化膜、９…レジス
ト。

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5F032 AA39 AA44 AA49 CA17 DA24 DA33 DA74 DA78 5F040 DA00 DA19 DC01 EC07 EK05 FC10 FC26 5F048 AC06 BB05 BG14

Claims

【特許請求の範囲】

【請求項１】半導体基板（１）を用意する工程と、前記半導体基板（１）の上に第１のマスク層（７）を形
成する工程と前記第１のマスク層（７）の上に第２のマスク層（８）
を形成する工程と、前記第２のマスク層（８）及び前記第１のマスク層
（７）の所定領域に開口部を形成すると共に、前記第２
のマスク層（８）及び前記第１のマスク層（７）をマス
クとして前記開口部よりエッチングを行い、前記半導体
基板（１）のうち素子形成を行う活性領域を分離するよ
うにトレンチ（４）を形成する工程と、前記トレンチ（４）内を含む前記第２のマスク層（８）
の上にトレンチ充填材料（３）を成膜したのち、前記ト
レンチ充填材料（３）を平坦化することにより、該トレ
ンチ充填材料（３）の表面と前記第２のマスク層（８）
の表面とを面一にする工程と、前記第２のマスク層（８）をエッチングする工程と、熱処理を施し、前記トレンチ充填材料（３）を流動化さ
せる工程と、前記第１のマスク層（７）をエッチングする工程と、前記活性領域において、前記半導体基板（１）の上にゲ
ート絶縁膜（５）を形成する工程と、前記ゲート絶縁膜（５）の上にゲート電極（６）を形成
する工程と、を備えていることを特徴とする半導体装置
の製造方法。
【請求項２】半導体基板（１）を用意する工程と、前記半導体基板（１）の上に第１のマスク層（７）を形
成する工程と前記第１のマスク層（７）の上に第２のマスク層（８）
を形成する工程と、前記第２のマスク層（８）及び前記第１のマスク層
（７）の所定領域に開口部を形成すると共に、前記第２
のマスク層（８）及び前記第１のマスク層（７）をマス
クとして前記開口部よりエッチングを行い、前記半導体
基板（１）のうち素子形成を行う活性領域を分離するよ
うにトレンチ（４）を形成する工程と、前記トレンチ（４）内が埋め込まれるように前記第２の
マスク層（８）の上にトレンチ充填材料（３）を成膜し
たのち、前記トレンチ充填材料（３）を平坦化すること
により、該トレンチ充填材料（３）の表面と前記第２の
マスク層（８）の表面とを面一にする工程と、前記第２のマスク層（８）をエッチングする工程と、前記第１のマスク層（７）をエッチングする工程と、熱処理を施し、前記トレンチ充填材料（３）を流動化さ
せる工程と、前記活性領域において、前記半導体基板（１）の上にゲ
ート絶縁膜（５）を形成する工程と、前記ゲート絶縁膜（５）の上にゲート電極（６）を形成
する工程と、を備えていることを特徴とする半導体装置
の製造方法。
【請求項３】半導体基板（１）を用意する工程と、前記半導体基板（１）の上に第１のマスク層（７）を形
成する工程と前記第１のマスク層（７）の上に第２のマ
スク層（８）を形成する工程と、前記第２のマスク層（８）及び前記第１のマスク層
（７）の所定領域に開口部を形成すると共に、前記第２
のマスク層（８）及び前記第１のマスク層（７）をマス
クとして前記開口部よりエッチングを行い、前記半導体
基板（１）のうち素子形成を行う活性領域を分離するよ
うにトレンチ（４）を形成する工程と、前記トレンチ（４）内が埋め込まれるように前記第２の
マスク層（８）の上にトレンチ充填材料（３）を成膜し
たのち、前記トレンチ充填材料（３）を平坦化すること
により、該トレンチ充填材料（３）の表面と前記第２の
マスク層（８）の表面とを面一にする工程と、前記第２のマスク層（８）をエッチングする工程と、熱処理を施し、前記トレンチ充填材料（３）を流動化さ
せる工程と、前記第１のマスク層（７）をエッチングする工程と、熱処理を施し、前記トレンチ充填材料（３）を流動化さ
せる工程と、前記活性領域において、前記半導体基板（１）の上にゲ
ート絶縁膜（５）を形成する工程と、前記ゲート絶縁膜（５）の上にゲート電極（６）を形成
する工程と、を備えていることを特徴とする半導体装置
の製造方法。
【請求項４】前記トレンチ充填材料（３）として、ボ
ロンとリンのいずれかを含有する酸化シリコンを用いる
ことを特徴とする請求項１乃至３のいずれか１つに記載
の半導体装置の製造方法。
【請求項５】前記トレンチ充填材料（３）による前記
トレンチ（４）の埋め込みは、複数の層を成膜すること
により行い、この複数の層の一層目として、ボロンとリ
ンのいずれかを含有する酸化シリコンを成膜することを
特徴とする請求項１乃至３のいずれか１つに記載の半導
体装置の製造方法。
【請求項６】前記熱処理工程は、水蒸気を加えた雰囲
気にて行うことを特徴とする請求項１乃至５のいずれか
１つに記載の半導体装置の製造方法。