CN114141862A - 存储器件及其制造方法 - Google Patents

存储器件及其制造方法 Download PDF

Info

Publication number
CN114141862A
CN114141862A CN202110441908.6A CN202110441908A CN114141862A CN 114141862 A CN114141862 A CN 114141862A CN 202110441908 A CN202110441908 A CN 202110441908A CN 114141862 A CN114141862 A CN 114141862A
Authority
CN
China
Prior art keywords
layer
active
bit line
active layer
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110441908.6A
Other languages
English (en)
Inventor
崔康植
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN114141862A publication Critical patent/CN114141862A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/36—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being a FinFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66484—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with multiple gate, at least one gate being an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/056—Making the transistor the transistor being a FinFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Engineering & Computer Science (AREA)
  • Semiconductor Memories (AREA)

Abstract

本公开涉及一种高度集成的存储器件及其制造方法。根据本公开，一种存储器件包括：下部结构；有源层，其平行于下部结构的表面水平地取向；位线，其连接至有源层的第一端并相对于下部结构的表面竖直地取向；电容器，其连接至有源层的第二端；字线，其沿着有源层的侧表面水平地取向而平行于有源层；以及鳍式沟道层，其从所述有源层的一个侧表面开始水平地延伸，其中，字线包括覆盖鳍式沟道层的突出部。

Description

存储器件及其制造方法
相关申请的交叉引用
本申请要求于2020年9月4日提交的申请号为10-2020-0113117的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本公开涉及半导体器件，并且更具体地，涉及存储器件及其制造方法。
背景技术
最近，为了使存储器件的净裸片增加，已将存储单元持续缩小。
尽管缩小的存储单元应导致寄生电容(Cb)减小和电容提高，但是由于存储单元的结构限制，很难使净裸片增加。
发明内容
根据本公开的实施例，提供了高度集成的存储单元、具有所述存储单元的存储器件及其制造方法。
根据本公开的一个实施例，一种存储器件包括：下部结构；有源层，其平行于所述下部结构的表面而水平地取向；位线，其连接至所述有源层的第一端并且相对于所述下部结构的表面竖直地取向；电容器，其连接至所述有源层的第二端；字线，其沿着所述有源层的侧表面水平地取向而平行于所述有源层；以及鳍式沟道层，其从所述有源层的一个侧表面开始水平地延伸，其中，所述字线包括覆盖所述鳍式沟道层的突出部。
根据本公开的一个实施例，一种存储器件包括：有源层，其沿第一方向竖直地层叠，并沿与第一方向交叉的第二方向水平地取向；字线，其沿着所述有源层的各个侧表面沿第二方向水平地取向而分别平行于所述有源层；有源主体(active body)，其沿第一方向竖直地取向并共同连接至所述有源层；位线，其连接至所述有源层的第一端并竖直地取向；电容器，其连接至每个所述有源层的第二端；和鳍式沟道层，其沿第三方向从每个所述有源层的侧表面开始水平地延伸，其中，每个所述字线都包括覆盖每个所述鳍式沟道层的突出部。
根据本公开的一个实施例，一种制造存储器件的方法包括：形成多个有源层，其相对于下部结构竖直地层叠，并包括水平的鳍式沟道层；形成有源主体，其相对于所述下部结构竖直地取向而将所述有源层相互连接；形成位线，其相对于所述下部结构竖直地取向，所述位线连接至所述有源层的第一端；形成电容器，其包括与所述有源层的第二端连接的储存节点；以及形成字线，其分别平行于所述有源层，所述字线分别覆盖所述有源层的各个鳍式沟道层。
根据本公开的一个实施例，一种存储器件包括外围电路部分和与所述外围电路部分在竖直方向上彼此间隔开的存储单元3D阵列，其中所述3D阵列的每个存储单元包括：有源层，其相对于所述外围电路部分的表面水平地取向；位线，其电连接至所述有源层的第一端并相对于所述外围电路部分竖直地取向；电容器，其电连接至所述有源层的第二端；有源主体，其竖直地取向并穿过所述有源层；鳍式沟道层，其从所述有源主体开始水平地延伸；以及字线，其包括覆盖所述鳍式沟道层的突出部。
根据本公开的一个实施例，一种DRAM存储器件包括衬底和竖直地层叠在该衬底上的存储单元3D阵列，其中，每个所述存储单元包括：FinFET晶体管；位线，其相对于所述衬底竖直地取向并连接至所述FinFET晶体管的一侧；和电容器，其连接至所述FinFET晶体管的另一侧，并且其中，所述FinFET晶体管包括与所述衬底的表面平行的鳍式沟道层。所述FinFET还可以包括与所述鳍式沟道层的侧表面面对的字线。所述字线可以包括覆盖所述鳍沟道层的突出部。
根据本公开的一个实施例，一种存储器件包括：有源层，其取向在第一方向上，所述有源层具有与位线连接的第一端，与电容器连接的与所述第一端相对的第二端；鳍式沟道层，其从所述有源层的第一侧表面开始在第二方向上延伸；和字线，其包括被配置为覆盖所述鳍式沟道层的突出部。
根据本公开的实施例，通过竖直地层叠存储单元从而形成3D结构，可以在增大单元密度的同时减小寄生电容。
根据本公开的实施例，通过经由所述有源主体将竖直层叠的有源层相互连接，可以抑制单元泄漏电流。
根据本公开的实施例，通过采用包括鳍式沟道层的三栅极结构(triple gatestructure)，可以增强电流特性。
通过以下附图和具体实施例的详细描述，本领域普通技术人员将更好地理解本发明的这些以及其他特征和优点。
附图说明
图1是示意性地示出根据本公开实施例的存储器件的配置的布局图。
图2A是沿着图1的线A-A’截取的存储器件的剖视图。
图2B是沿着图1的线B-B’截取的存储器件的剖视图。
图2C是沿着图1的C-C’线截取的存储器件的剖视图。
图2D是沿着图1的线D-D’截取的存储器件的剖视图。
图2E是沿着图1的线E-E’截取的存储器件的剖视图。
图3A、图3B、图3C、图4A、图4B、图4C、图5A、图5B、图5C、图6A、图6B、图6C、图7A、图7B、图7C、图8A、图8B、图8C、图9A、图9B、图9C、图10A、图10B、图10C、图11A、图11B、图11C、图12A、图12B、图12C、图13A、图13B、图13C、图14A、图14B、图14C、图15A、图15B、图15C、图16A、图16B、图16C、图17A、图17B、图17C、图18A、图18B、图18C、图19A、图19B、图19C、图20A、图20B、图20C、图21A、图21B、图21C、图22A、图22B、图22C、图23A、图23B、图23C、图24A、图24B和图24C是示出根据本公开实施例的用于制造存储器件的方法的图。
图25A、图25B、图25C、图26A、图26B、图26C、图27A、图27B、图27C、图28A、图28B、图28C、图29A、图29B、图29C、图30A、图30B、图30C、图31A、图31B、图31C、图32A、图32B、图32C、图33A、图33B、图33C、图34A、图34B、图34C、图35A、图35B和图35C是示出根据本公开实施例的用于制造存储器件的方法的图。
具体实施方式
在下文中，参考示意性剖视图、布局图或框图来描述本公开的实施例。可以依据制造技术和/或公差对视图进行改变或修改。因此，本公开的实施例不限于如本文所示出和所说明的特定类型，而是可以包括由制造工艺导致的改变或修改。例如，附图中所示的区或区域可以被示意性地示出，并且所示出的它们的形状仅作为示例提供，而非限制本公开的类别或范围。
图1是示意性地示出根据本公开实施例的存储器件的配置的布局图。图2A是沿着图1的线A-A’截取的存储器件的剖视图。图2B是沿着图1的线B-B’截取的存储器件的剖视图。图2C是沿着图1的线C-C’截取的存储器件的剖视图。图2D是沿着图1的线D-D’截取的存储器件的剖视图。图2E是沿着图1的线E-E’截取的存储器件的剖视图。
参考图1至图2E，存储器件100可以包括存储单元阵列MCA。存储单元阵列MCA可以包括至少一对第一存储单元MC1和第二存储单元MC2。分别地，第一存储单元MC1和第二存储单元MC2可以包括：水平取向的有源层ACT1和ACT2；位线BL，其竖直地取向并连接至有源层ACT1和ACT2的第一端；电容器C1和C2，其连接至有源层ACT1和ACT2的第二端；字线WL1和WL2，其沿着有源层ACT1和ACT2的第一侧表面水平地取向而平行于有源层ACT1和ACT2；以及鳍式沟道层AF1和AF2，其从有源层ACT1和ACT2的第一侧表面开始水平地延伸。字线WL1和字线WL2可以分别包括覆盖鳍式沟道层AF1和AF2的突出部WLP1和WLP2。在竖直方向上层叠的有源层ACT1和ACT2可以被共同连接至有源主体ABD。
第一存储单元MC1可以包括位线BL、第一晶体管T1和第一电容器C1。第一晶体管T1可以包括第一有源层ACT1、第一鳍式沟道层AF1和第一字线WL1。第一电容器C1可以包括第一储存节点SN1、电介质层DE和极板PL。
第二存储单元MC2可以包括位线BL、第二晶体管T2和第二电容器C2。第二晶体管T2可以包括第二有源层ACT2、第二鳍式沟道层AF2和第二字线WL2。第二电容器C2可以包括第二储存节点SN2、电介质层DE和极板PL。
第一存储单元MC1和第二存储单元MC2可以共享位线BL和极板PL。第一电容器C1和第二电容器C2可以共享电介质层DE和极板PL。
第一储存节点SN1和第二储存节点SN2可以分别连接至第一有源层ACT1和第二有源层ACT2。第一储存节点SN1和第二储存节点SN2可以各自用作储存接触节点。第一储存节点SN1和第二储存节点SN2可以被成形为例如筒状或柱状。
第一存储单元MC1和第二存储单元MC2可以各自包括位线接触节点BLC。位线BL可以经由位线接触节点BLC连接至第一有源层ACT1和第二有源层ACT2。在位线BL与位线接触节点BLC之间还可以形成阻挡层BM。
位线BL和位线接触节点BLC可以由第一支撑件SPT1支撑。第一储存节点SN1和第二储存节点SN2可以由第二支持件SPT2支撑。第一有源层ACT1和第一鳍式沟道层AF1可以由第一支撑件SPT1和第二支撑件SPT2支撑。第二有源层ACT2和第二鳍式沟道层AF2可以由第一支撑件SPT1和第二支撑件SPT2支撑。第一支撑件SPT1可以部分地围绕位线结构，例如，位线BL、阻挡层BM和位线接触节点BLC。第二支撑件SPT2可以部分地围绕第一电容器C1和第二电容器C2。第一支撑件SPT1和第二支撑件SPT2通常可以各自具有字母“C”的形状。第一支撑件SPT1和第二支撑件SPT2可以分别包括与第一有源层ACT1和第二有源层ACT2连接的弯曲边缘(在图1中未分配附图标记)。第一支撑件SPT1和第二支撑件SPT2的弯曲边缘是指图5A中的第一支撑件和第二支撑件的由标记117B和118B表示的区域。这种弯曲边缘的结构可以增强有源层ACT1和ACT2、位线结构以及电容器C1和C2的支撑效果。
第一鳍式沟道层AF1可以是第一有源层ACT1的一部分，并且可以具有被第一字线WL1包围的鳍式结构。第二鳍式沟道层AF2可以是第二有源层ACT2的一部分，并且可以具有被第二字线WL2覆盖的鳍式结构。
有源主体ABD和分隔层ISO可以位于第一有源层ACT1与第二有源层ACT2之间。分隔层ISO可以沿第一方向D1位于有源主体ABD的任一侧上。分隔层ISO中的一些可以连接至位线BL和有源主体ABD，而其他的可以连接在有源主体ABD与第一储存节点SN1和第二储存节点SN2之间。有源主体ABD可以将第一有源层ACT1和第二有源层ACT2相互连接。从顶部看，有源主体ABD和分离层ISO可以形成十字形状，其中有源主体ABD的伸长轴在第二方向D2上延伸，而分隔层ISO的伸长轴在第一方向D1上延伸。
第一有源层ACT1和第二有源层ACT2中的每一个可以具有弯曲的形状并且沿着第一方向D1延伸。有源主体ABD可以沿着第二方向D2竖直地延伸。第一方向D1和第二方向D2可以彼此垂直地交叉。分隔层ISO可以位于有源主体ABD的两侧。有源主体ABD可以是未掺杂的，并且第一有源层ACT1和第二有源层ACT2可以是掺杂的。例如，有源主体ABD可以包括未掺杂的多晶硅，并且第一有源层ACT1和第二有源层ACT2可以包括掺杂的多晶硅。
第一字线WL1和第二字线WL2可以沿着第一方向D1延伸，并且它们可以彼此平行。第一字线WL1和第二字线WL2可以分别包括字线边缘部分WL1E和WL2E。接触插塞(未示出)可以连接至字线边缘部分WL1E和WL2E。沿着第三方向D3竖直设置的多个字线边缘部分WL1E和WL2E可以具有阶梯式结构(参考附图标记‘ST’)。即，沿着第三方向D3层叠的字线边缘部分WL1E和WL2E可以具有不同的长度。如图2E所示，字线边缘部分WL1E和WL2E可以由多个边缘支撑件SPTE支撑。
第一字线WL1和第二字线WL2可以分别包括相应的、被成形为覆盖第一鳍式沟道层AF1和第二鳍式沟道层AF2的突出部WLP1和WLP2。
位线BL和极板PL可以各自沿第三方向D3相对于下部结构LM竖直地取向。第一晶体管T1和第二晶体管T2可以沿第一方向D1水平地取向。
下部结构LM可以提供沿着第一方向D1和第二方向D2延伸的平面。存储单元阵列MCA可以沿着第三方向D3竖直地定位在下部结构LM上。存储单元阵列MCA可以包括分别与第一存储单元MC1和第二存储单元MC2具有相同的结构并且沿着第三方向D3竖直设置的多个第一存储单元和第二存储单元。存储单元阵列MCA的多个第一存储单元和第二存储单元可以共享位线BL、电介质层DE和极板PL。在存储单元阵列MCA中，多个有源层ACT1和ACT2以及鳍式沟道层AF1和AF2可以被共同地连接至有源主体ABD。在存储单元阵列MCA中，多个存储单元可以分别包括独立的储存节点SN1和SN2。可以高于下部结构LM来设置存储单元阵列MCA。存储单元阵列MCA可以包括动态随机存取存储器(DRAM)存储单元阵列。
位线接触节点BLC、有源层ACT1和ACT2、鳍式沟道层AF1和AF2以及储存节点SN1和SN2可以位于相同的水平处。位线接触节点BLC、有源层ACT1和ACT2、鳍式沟道层AF1和AF2以及储存节点SN1和SN2可以平行于下部结构LM的平面。
栅极绝缘层GD可以形成在鳍式沟道层AF1和AF2与字线WL1和WL2之间。栅极绝缘层GD可以覆盖鳍式沟道层AF1和AF2的暴露表面。
极板PL和电介质层DE可以相对于下部结构LM沿第三方向D3竖直地取向，并且电介质层DE可以包围极板PL的侧壁。
从俯视的角度来看，储存节点SN1和SN2可以各自具有弯曲的形状，部分地覆盖极板PL的外壁。储存节点SN1和SN2可以各自具有筒状的横截面(参考图2A)。极板PL的一部分可以延伸到储存节点SN1和SN2的每个筒体的内部空间。
下部结构LM可以包括外围电路部分。外围电路部分可以包括多个控制电路。外围电路部分的至少一个或更多个控制电路可以包括N沟道晶体管、P沟道晶体管、互补金属氧化物半导体(CMOS)电路或它们的组合。外围电路部分的至少一个或更多个控制电路可以包括例如地址解码器电路、读取电路和写入电路。外围电路部分的至少一个或更多个控制电路可以包括例如平面沟道晶体管、凹入式沟道晶体管、掩埋栅型晶体管或鳍式沟道晶体管(FinFET)。下部结构LM可以包括与位线连接的外围电路部分。外围电路部分可以被设置为低于字线之中的最下字线。可替代地，外围电路部分可以被设置为高于字线之中的最上字线，在这种情况下，下部结构LM可以不包括外围电路部分。
存储单元阵列MCA可以包括DRAM存储单元阵列，并且外围电路部分可以包括感测放大器(SA)。感测放大器SA可以连接至多级金属布线(MLM)。位线BL可以与感测放大器SA电连接。
下部结构LM可以包括止蚀层。止蚀层可以包括在执行一系列刻蚀工艺以形成存储单元阵列MCA时具有刻蚀选择性的材料。例如，止蚀层可以包括多晶硅层。可以通过沉积多晶硅层并进行刻蚀来形成止蚀层。可以在存储单元阵列MCA下方形成多个止蚀层。止蚀层可以位于位线BL下方，并且止蚀层可以位于有源主体ABD下方。
绝缘材料可以位于下部结构LM与存储单元阵列MCA之间。存储单元阵列MCA可以包括沿第三方向D3竖直地交替形成的多个绝缘层IL与多个字线WL1。绝缘层IL可以防止在竖直方向上排列的字线WL1之间的短路。例如，绝缘层IL可以包括氧化硅。
有源层ACT1和ACT2中的每一个可以沿第一方向D1水平地取向。字线WL1和WL2可以沿第一方向D1水平地取向。有源层ACT1和ACT2可以沿第三方向D3竖直地层叠。字线WL1和字线WL2可以沿第三方向D3竖直地层叠。有源层ACT1和ACT2与字线WL1和WL2可以彼此平行。即，在绝缘层之间形成的每一层级处，定位有彼此平行的有源层ACT1和ACT2与字线WL1和WL2。有源层ACT1可以竖直地层叠在下部结构LM的表面上方。有源层ACT2可以竖直地层叠在下部结构LM的表面上方。
如上所述，存储器件100可以具有三维(3D)结构。通过竖直地层叠存储单元从而形成3D结构，可以在增大单元密度的同时减小寄生电容。
由于晶体管T1和T2的有源层ACT1和ACT2经由有源主体ABD彼此连接，所以可以施加体偏置(body bias)。因此，可以抑制由于动态操作引起的单元泄漏电流。
在其中省略了有源主体ABD的比较示例中，由于有源层ACT1和ACT2被与下部结构LM(例如，硅衬底)间隔开，因此单元电流随着迁移率的降低而减小。此外，由于有源层ACT1和ACT2彼此分隔开，所以可能难以使沟道连接。因此，可能形成浮置体(floating body)，使得在操作时，晶体管的阈值电压Vt可能降低。
根据一个实施例，可以采用三栅极结构以增大有效宽度并经由有源主体ABD连接鳍式沟道层AF1和AF2。晶体管T1和T2是FinFET，并且晶体管T1和T2的字线WL1和WL2可以分别具有覆盖鳍式沟道层AF1和AF2的三栅极结构。因此，晶体管宽度可以在给定区域中增大至少两倍以上。因此，可以克服由于多晶硅的迁移率降低而导致的电流降低。
当位线BL、晶体管T1和T2以及电容器C1和C2被同时形成时，可以容易地形成自对齐的栅电极、源极和漏极。
由于字线WL1和WL2的长度由预先形成的支撑件限定，因此它可以独立于牺牲层(例如氮化物)的剥离工艺(stripping process)来详述。
图3A至图24C是示出根据本公开的实施例的用于制造存储器件的方法的图。图3A至图24A的布局图可以是牺牲层级布局图或栅电极层级布局图。
图3A是示出用于形成下部结构和上部结构的方法的布局图。图3B是沿着图3A的线A-A’截取的剖视图。图3C是沿着图3A的线C-C’截取的剖视图。
参考图3A至图3C，可以在下部结构LM上形成上部结构UM。下部结构LM可以在沿第一方向D1和第二方向D2的平面上延伸。上部结构UM可以沿第三方向D3竖直地定位在下部结构LM上。
下部结构LM可以包括半导体衬底101、位于半导体衬底101上的多个止蚀层102以及在止蚀层102之间的多个层间电介质(inter-layer dielectric)103。半导体衬底101可以包括任何适用于半导体加工的材料。半导体衬底101可以由例如含硅材料形成。例如，半导体衬底101可以包括硅、单晶硅、多晶硅、非晶硅、锗硅、单晶锗硅、多晶锗硅、碳掺杂的硅、它们的组合或它们的多层结构。半导体衬底101可以包括其他半导体材料，例如锗。半导体衬底101可以包括化合物半导体衬底，例如III/V族半导体衬底，诸如GaAs。半导体衬底101可以包括绝缘体上硅(SOI)衬底。根据另一实施例，半导体衬底101可以包括硅衬底和形成在硅衬底上的多个集成电路。例如，多个集成电路可以包括至少一个或更多个控制电路。所述至少一个或更多个控制电路可以包括N沟道晶体管、P沟道晶体管、互补金属氧化物半导体(CMOS)电路或它们的组合。所述至少一个或更多个控制电路可以包括例如地址解码器电路、读取电路和写入电路。所述至少一个或更多个控制电路可以包括例如平面沟道晶体管、凹入式沟道晶体管、掩埋栅型晶体管或鳍式沟道晶体管(FinFET)。尽管未示出，但是所述至少一个或更多个控制电路可以包括感测放大器SA。感测放大器SA可以连接至多层金属布线(MLM)。
止蚀层102可以包括在后续刻蚀工艺中具有刻蚀选择性的材料。例如，止蚀层102可以包括多晶硅层。可以通过沉积多晶硅层并进行刻蚀来形成止蚀层102。止蚀层102可以随后被层间电介质103彼此分隔开。层间电介质103可以填充在止蚀层102之间的空间。可以将层间电介质103平坦化以暴露止蚀层102的顶表面。止蚀层102的顶表面可以与层间电介质103的顶表面共面。
上部结构UM可以包括最下绝缘层111、最上绝缘层114以在最下绝缘层111与最上绝缘层114之间的交替叠层。最下绝缘层111和最上绝缘层114可以由相同的材料形成或包括相同的材料。最下绝缘层111和最上绝缘层114可以例如由氧化硅形成。最下绝缘层111可以比最上绝缘层114薄。
交替叠层可以包括多个牺牲层112和多个绝缘层113。交替叠层可以包括其中沿第三方向D3交替且重复地形成有牺牲层112与绝缘层113的叠层。牺牲层112和绝缘层113可以由不同的材料形成或包括不同的材料。牺牲层112和绝缘层113可以具有不同的刻蚀选择性。牺牲层112可以包括例如氮化硅，并且绝缘层113可以包括对氮化硅具有刻蚀选择性的材料。在牺牲层112由氮化硅形成的情况下，绝缘层113可以例如包括氧化硅。绝缘层113可以由与最下绝缘层111和最上绝缘层114相同的材料形成或包括与它们相同的材料。
最下绝缘层111、绝缘层113和最上绝缘层114可以例如包括氧化硅，而牺牲层112可以例如包括氮化硅。因此，上部结构UM可以包括至少一个或更多个‘氧化物-氮化物(ON)叠层’。上部结构UM可以包括至少一个或更多个‘牺牲层112/绝缘层113叠层’，并且牺牲层112/绝缘层113叠层的数目可以被设置为与存储单元的数目相对应。绝缘层113可以比最下绝缘层111与最上绝缘层114薄。牺牲层112可以比绝缘层113厚。牺牲层112可以具有与最下绝缘层111和最上绝缘层114相同的厚度。绝缘层113可以比最下绝缘层111和最上绝缘层114薄。
尽管未示出，但是在形成多个牺牲层112与多个绝缘层113的交替叠层之后，可以在与字线边缘部分相对应的区域中形成阶梯式结构(参见图2E)。可以通过刻蚀多个牺牲层112和多个绝缘层113来形成阶梯式结构。在后续的工艺中形成支撑件117和118时，边缘支撑件(图2E的‘SPTE’)可以被同时形成并穿过阶梯式结构。在后续的工艺中形成栅极凹陷时，在阶梯式结构中，可以扩大栅极凹槽的边缘部分，并且可以用字线边缘部分(图1的‘WL1E’和‘WL2E’)填充栅极凹槽的边缘部分。
图4A是示出用于形成支撑件开口的方法的布局图。图4B是沿着图4A的线A-A’截取的剖视图。图4C是沿着图4A的线C-C’截取的剖视图。
参考图4A至图4C，为了形成第一支撑件开口115和第二支撑件开口116，可以刻蚀上部结构UM的一部分。刻蚀上部结构UM的一部分的工艺可以执行为停止在止蚀层102处。例如，可以刻蚀最下绝缘层111、牺牲层112、绝缘层113和最上绝缘层114，从而形成第一支撑件开口115和第二支撑件开口116。为了形成第一支撑件开口115和第二支撑件开口116，可以对上部结构UM进行干法刻蚀。第一支撑件开口115和第二支撑件开口116可以沿第三方向D3竖直地延伸。
为了防止第一支撑件开口115和第二支撑件开口116未被打开，上部结构UM的刻蚀工艺可以包括过刻蚀。因此，第一支撑件开口115和第二支撑件开口116的底表面可以被部分地扩展到止蚀层102的内部。即，可以在止蚀层102的表面上形成凹陷表面。
第一支撑件开口115和第二支撑件开口116可以是相对于半导体衬底101竖直地取向的竖直开口，并且可以从止蚀层102的顶表面竖直地延伸。第一支撑件开口115和第二支撑件开口116的侧壁可以具有竖直轮廓。第一支撑件开口115和第二支撑件开口116可以表示用于分隔开存储单元的单元分隔区域。
在顶视图中，第一支撑件开口115和第二支撑件开口116可以各自具有弯曲的边缘部分，该边缘部分大体上形状为字母“C”。第一支撑件开口115和第二支撑件开口116可以彼此间隔开并且彼此面对。第一支撑件开口115的尺寸可以不同于第二支撑件开口116的尺寸。例如，第一支撑件开口115的尺寸可以小于第二支撑件开口116的尺寸。
图5A是示出用于形成支撑件的方法的布局图。图5B是沿着图5A的线A-A’截取的剖视图。图5C是沿着图5A的线C-C’截取的剖视图。
参考图5A至图5C，第一支撑件117和第二支撑件118可以分别被形成在第一支撑件开口115和第二支撑件开口116中。为了形成第一支撑件117和第二支撑件118，可以用绝缘材料间隙填充第一支撑件开口115和第二支撑件开口116，然后可以将绝缘材料平坦化。第一支撑件117和第二支撑件118可以例如包括氧化硅。从图5A的俯视角度看，第一支撑件117和第二支撑件118可以各自大体上形状如字母“C”。第一支撑件117和第二支撑件118可以各自包括多个弯曲边缘117B和118B，从而增强了支撑效果。第一支撑件117和第二支撑件118可以彼此间隔开并且可以彼此面对。第一支撑件117的尺寸可以小于第二支撑件118的尺寸。第一支撑件117和第二支撑件118可以是沿第三方向D3相对于半导体衬底101竖直取向的竖直支撑件，并且可以从止蚀层102的顶表面开始竖直地延伸。
图6A是示出用于形成单元开口的方法的布局图。图6B是沿着图6A的线A-A’截取的剖视图。图6C是沿着图6A的线C-C′的剖视图。
参考图6A至图6C，可以在第一支撑件117与第二支撑件118之间的空间中形成单元开口119。为了形成单元开口119，可以刻蚀上部结构UM的一部分。刻蚀上部结构UM的一部分的工艺可以被执行且在止蚀层102处停止。例如，可以刻蚀最下绝缘层111、牺牲层112、绝缘层113和最上绝缘层114，从而形成单元开口119。单元开口119可以是沿着第三方向D3相对于半导体衬底101竖直取向的竖直开口，并且单元开口119可以相对于止蚀层102竖直地取向。单元开口119可以沿着第一方向D1延伸并且可以被形成在第一支撑件117与第二支撑件118之间。单元开口119可以沿第一方向D1水平地延伸到第一支撑件117和第二支撑件118。单元开口119可以限定其中要形成存储单元的区域，例如其中要形成有源主体、位线和电容器的区域。
单元开口119可以包括第一单元开口120、第二单元开口121和第三单元开口122。从俯视的角度看，第一单元开口120可以设置在中间，第二单元开口121可以设置在第一单元开口120的一侧(或左侧)，并且第三单元开口122可以设置在第一单元开口120的对侧(或右侧)。第三单元开口122的开口面积可以大于第一单元开口120和第二单元开口121的开口面积。
第一单元开口120可以提供其中要形成有源主体的空间。第二单元开口121可以提供其中要形成位线的空间。第三单元开口122可以提供将其中要形成电容器的空间。由于第三单元开口122形成为相对较大的尺寸，所以待形成的电容器可以较大。因此，可以确保足够的电容。
从顶视图来看，单元开口119可以具有多指(multi-finger)形状。第一单元开口120、第二单元开口121和第三单元开口122可以以多指形状并排布置。第一单元开口120、第二单元开口121和第三单元开口122可以彼此连接。
第二单元开口121的一个侧表面可以暴露第一支撑件117的一个侧表面。同样，第三单元开口122的一个侧表面可以暴露第二支撑件118的一个侧表面。
图7A是示出用于形成水平凹部的方法的布局图。图7B是沿着图7A的线A-A’截取的剖视图。图7C是沿着图7A的线C-C’截取的剖视图。
参考图7A至图7C，为了形成保护层123，可以将止蚀层102的凹陷表面氧化。可以通过暴露止蚀层102的凹陷表面进行热氧化工艺来形成保护层123。例如，止蚀层102可以由多晶硅形成，并且保护层123可以由氧化硅形成。保护层123可以在后续工艺中保护止蚀层102。保护层123可以使在后续工艺中形成的位线和电容器相对于止蚀层102电绝缘。
保护层123可以共形地覆盖单元开口119的底表面，例如止蚀层102的凹陷表面。
在形成保护层123之后，可以经由单元开口119选择性地使牺牲层112在水平方向上凹入。通过使牺牲层112在水平方向上凹入，可以在沿第三方向D3竖直层叠的绝缘层113之间形成多个水平凹部(也称为横向凹部)124。可以沿第三方向D3交替且重复地形成绝缘层113和水平凹部124。可以通过湿法刻蚀或干法刻蚀来执行牺牲层112的水平凹入。例如，在一个实施例中，牺牲层112可以包含氮化硅，并且可以通过湿法刻蚀氮化硅来形成水平凹部124。
水平凹部124可从第一单元开口至第三单元开口120、121和122的侧表面(例如，绝缘层113的端部)开始水平地延伸。沿第二方向D2彼此相邻的水平凹部124可以相对于第一单元开口120、第二单元开口121和第三单元开口122彼此对称。
水平凹部124的第一端部(例如，沿第一方向D1的端部)可以接触第一支撑件117和第二支撑件118。水平凹部124的沿第二方向D2的侧表面可以接触剩余的牺牲层112。在水平凹部124之中，最上水平凹部124可以位于最上绝缘层114与绝缘层113之间。在水平凹部124之中，最下水平凹部124可以位于最下绝缘层111与绝缘层113之间。水平凹部124的竖直高度和水平长度可以彼此相同。
图8A是示出用于形成栅极绝缘层和沟道材料层的方法的布局图。图8B是沿着图8A的线A-A’截取的剖视图。图8C是沿着图8A的线C-C’截取的剖视图。
参考图8A至图8C，提供水平凹部124的剩余牺牲层112的侧表面可以被选择性地氧化。因此，沿第二方向D2的水平凹部124的侧壁可以被选择性氧化物125覆盖。例如，在一个实施例中，剩余的牺牲层112可以包括氮化硅，并且选择性氧化物125可以包括氮氧化硅。
接下来，可以形成牺牲绝缘层126/127和有源材料层128。牺牲绝缘层126/127可以包括氮化物126与氧化物127的叠层。有源材料层128可以包括半导体材料。有源材料层128可以例如包括多晶硅。有源材料层128可以包括P型多晶硅或未掺杂的多晶硅。有源材料层128可以调整厚度以无空隙(void-free)方式来填充水平凹槽124。
牺牲绝缘层126/127和有源材料层128可以沿着第一方向D1延伸。牺牲绝缘层126/127可以覆盖绝缘层113的顶表面、底表面和侧表面。有源材料层128可以在牺牲绝缘层126/127之上填充水平凹部124。牺牲绝缘层126/127和有源材料层128可以共形地形成在单元开口119的侧表面上。牺牲绝缘层126/127和有源材料层128可以部分地填充单元开口119。
图9A是示出用于形成有源层的方法的布局图。图9B是沿着图9A的线A-A’截取的剖视图。图9C是沿着图9A的线C-C’截取的剖视图。
参考图9A至图9C，可以执行有源层分隔或隔离工艺。例如，可以通过选择性地刻蚀有源材料层128(其被称为切割‘有源材料层’的工艺)在每个水平凹部124中形成有源层131。分别形成在水平凹部124中的有源层131可以在竖直方向上彼此分隔开。在第二方向D2上，有源层131的部分侧壁可以覆盖有选择性氧化物125。选择性氧化物125可以位于有源层131与剩余的牺牲层112之间。沿着第一方向D1，各个有源层131的第一侧壁可以被第一支撑件117覆盖，并且各个有源层131的第二侧壁可以被第二支撑件118覆盖。在有源材料层128的切割工艺之前，可以选择性地切割牺牲绝缘层126/127。因此，在水平凹部124中可以保留牺牲绝缘层图案129/130。每个牺牲绝缘层图案129/130可以包括例如氮化物图案129和氧化物图案130。氮化物图案129可以通过刻蚀氮化物126而形成，氧化物图案130可以通过刻蚀氧化物127而形成。
从俯视的角度看，有源层131可以具有波形形状，其包括在第二方向D2上延伸的多个矩形突出部。所述突出部可以沿着在第一方向D1上延伸的平坦基线间隔开。所述突出部可以以规则的间隔间隔开。一对有源层131可以沿第二方向D2彼此面对，且单元开口119设置在它们之间。牺牲绝缘层图案129/130和有源层131可以沿着第一方向D1延伸。牺牲绝缘层图案129/130可以位于有源层131与第一支撑件117和第二支撑件118之间。
图10A是示出用于形成内衬氧化物层的方法的布局图。图10B是沿着图10A的线A-A’截取的剖视图。图10C是沿图10A的线C-C’截取的剖视图。
参考图10A至图10C，可以在单元开口119中形成内衬氧化物层132。内衬氧化物层132可以共形地形成在单元开口119的侧壁上。内衬氧化物层132可以覆盖有源层131的一个侧表面。内衬氧化物层132可以部分地填充第一单元开口120、第二单元开口121和第三单元开口122。
图11A是示出用于形成有源主体开口的方法的布局图。图11B是沿着图11A的线A-A’截取的剖视图。图11C是沿着图11A的线C-C’截取的剖视图。
参考图11A至11C，可以使第一单元开口120再次暴露。为此，可以从第一单元开口120选择性地去除内衬氧化物层132。
暴露的第一单元开口120被称为‘有源主体开口133’。通过有源主体开口133，可以沿着第二方向D2暴露每个有源层131的一部分。内衬氧化物层132可以沿第一方向D1位于有源主体开口133的两个侧表面上。
有源主体开口133可以相对于下部结构LM竖直地取向。
图12A是示出用于形成有源主体的方法的布局图。图12B是沿着图12A的线A-A’截取的剖视图。图12C是沿着图12A的线C-C’截取的剖视图。
参考图12A至图12C，有源主体134可以填充有源主体开口133。有源主体134可以包括掺杂的多晶硅。为了形成有源主体134，可以沉积P型多晶硅以填充有源主体开口133并且可以执行平坦化。P型多晶硅是指掺杂有P型杂质诸如例如硼的多晶硅。
有源主体134可以将沿第三方向D3竖直定位的有源层131相互连接。可以向有源主体134施加体偏置。有源主体134可以具有柱状形状。有源主体134可以穿透竖直层叠的有源层131。每个有源层131的一部分可以沿着第二方向D2电连接至有源主体134。一对有源层131可以沿第二方向D2经有源主体134彼此电连接。
图13A是示出用于形成位线开口和电容器开口的方法的布局图。图13B是沿着图13A的线A-A’截取的剖视图。图13C是沿着图13A的线C-C’截取的剖视图。
参考图13A至图13C，可以形成位线开口135和电容器开口136。为了形成位线开口135，可以从第二单元开口121去除内衬氧化物层132。为了形成电容器开口136，可以从第三单元开口122去除内衬氧化物层132。
位线开口135可以进一步包括位线开口凹部135R，并且电容器开口136可以进一步包括电容器开口凹部136R。
为了形成位线开口凹部135R，在形成位线开口135之后，可以使牺牲绝缘层图案129/130和有源层131的一部分在水平方向上凹入。为了形成电容器开口凹部136R，在形成电容器开口136之后，可以使牺牲绝缘层图案129/130和有源层131的一部分在水平方向上凹入。位线开口凹部135R和电容器开口凹部136R可以位于绝缘层113之间。可以通过位线开口凹部135R和电容器开口凹部136R切割有源层131的部分。剩余的有源层131可以位于位线开口凹部135R与电容器开口凹部136R之间。剩余的有源层131可以从绝缘层113的端部开始水平地凹入。
分隔层132I可以形成在有源层131之间。分隔层132I可以表示在形成位线开口135和电容器开口136之后剩余的内衬氧化物层132。分隔层132I可以沿第一方向D1位于有源主体134的两侧，并且可以沿着第二方向D2位于相邻的有源层131之间。有源层131可以由第一支撑件117和第二支撑件118支撑。
图14A是示出用于形成多晶硅层的方法的布局图。图14B是沿着图14A的线A-A’截取的剖视图。图14C是沿着图14A的线C-C’截取的剖视图。
参考图14A至图14C，可以形成导电衬层137。导电衬层137可以包括多晶硅、金属、金属氮化物或它们的组合。导电衬层137可以包括掺杂有N型杂质的多晶硅层，其可以被称为N型多晶硅层。导电衬层137可以包括N型多晶硅层与氮化钛的叠层。
导电衬层137可以共形地覆盖位线开口135和电容器开口136。导电衬层137可以共形地覆盖位线开口凹部135R和电容器开口凹部136R。可以通过后续的热处理使导电衬层137中的杂质扩散到有源层131的两端以形成例如源极/漏极(未示出)。
图15A是示出用于形成覆盖氧化物层的方法的布局图。图15B是沿着图15A的线A-A’截取的剖视图。图15C是沿着图15A的线C-C’截取的剖视图。
参考图15A至图15C，可以在导电衬层137上形成覆盖氧化物层138。覆盖氧化物层138可以填充位线开口凹部135R和电容器开口凹部136R。
图16A是示出用于切割多晶硅层的方法的布局图。图16B是沿着图16A的线A-A’截取的剖视图。图16C是沿着图16A的线C-C’截取的剖视图。
参考图16A至图16C，可以从位线开口135选择性地去除覆盖氧化物层138。在去除覆盖氧化物层138之后，可以从位线开口135选择性地切割导电衬层137。
因此，导电衬层137S可以仅保留在位线开口凹部135R内部。导电衬层137S可以被称为位线接触节点137S。位线接触节点137S可以具有筒状形状。多个位线接触节点137S可以沿着第三方向D3定位，并且位线接触节点137S可以彼此间隔开。位线接触节点137S可以位于与有源层131相同的水平处。可替代地，位线接触节点137S可以被成形为填充位线开口凹部135R。
位线接触节点137S和有源层131可以彼此直接接触。通过后续的热处理，杂质可以从位线接触节点137S扩散到有源层131，从而可以形成第一源极/漏极(未示出)。可以在沉积导电衬层137之后执行用于形成第一源极/漏极的后续热处理。
图17A是示出用于形成阻挡层的方法的布局图。图17B是沿着图17A的线A-A’截取的剖视图。图17C是沿着图17A的线C-C’截取的剖视图。
参考图17A至图17C，可以在位线接触节点137S上形成阻挡层139。阻挡层139可以在位线接触节点137S之上填充位线开口凹部135R。阻挡层139可以包括金属氮化物、金属硅化物或它们的组合。阻挡层139可以包括氮化钛。根据一个实施例，可以在阻挡层139与位线接触节点137S之间形成诸如金属硅化物的欧姆接触层。阻挡层139可以共形地覆盖电容器开口136。
图18A是示出用于形成位线层的方法的布局图。图18B是沿着图18A的线A-A’截取的剖视图。图18C是沿着图18A的线C-C’截取的剖视图。
参考图18A至图18C，可以在阻挡层139上形成位线层140A。位线层140A可以在在阻挡层139之上填充位线开口135。位线层140A可以包括金属、金属氮化物、金属硅化物、或它们的组合。位线层140A可以包括钨。位线层140A可以填充电容器开口136。
图19A是示出用于形成位线的方法的布局图。图19B是沿着图19A的线A-A’截取的剖视图。图19C是沿着图19A的线C-C’截取的剖视图。
参考图19A至图19C，可以在位线开口135中形成位线140。为了形成位线140，可以选择性地刻蚀位线层140A。位线140可以相对于下部结构LM竖直地取向。可以从电容器开口136去除位线层140A。
在形成位线140之后，可以再次暴露电容器开口136。继而，可以从电容器开口136去除阻挡层139和覆盖氧化物层138。阻挡层139可以定位在位线开口135中且与位线140接触。位线140、阻挡层139和位线接触节点137S可以彼此电连接。
接下来，可以从电容器开口136选择性地刻蚀导电衬层137。因此，可以在电容器开口凹部136R中形成电容器接触节点137D。电容器接触节点137D可以被称为“储存接触节点”或“储存节点接触插塞”。电容器接触节点137D和有源层131可以彼此直接接触。通过后续的热处理，可以使杂质从电容器接触节点137D扩散到有源层131，从而可以形成第二源极/漏极(未示出)。也可以通过在形成位线接触节点137S之后的热处理来形成第二源极/漏极。即，第一源极/漏极和第二源极/漏极可以同时地形成。电容器接触节点137D可以具有筒状形状。多个电容器接触节点137D可以沿着第三方向D3定位，并且电容器接触节点137D可以彼此间隔开。电容器接触节点137D可以位于与有源层131相同的水平处。电容器接触节点137D可以充当电容器的储存节点(或下电极)。电容器接触节点137D也可以表示储存节点。根据另一个实施例，还可以作为储存节点的电容器接触节点137D，可以被成形为填充电容器开口凹部136R。
图20A是示出用于形成电容器的方法的布局图。图20B是沿着图20A的线A-A’截取的剖视图。图20C是沿着图20A的线C-C’截取的剖视图。
参考图20A至20C，可以在电容器接触节点137D上顺序地形成电介质层141和极板142。在形成电介质层141之前，可以通过沉积金属基材料并进行刻蚀进一步形成与电容器接触节点137D连接的储存节点(未示出)。该储存节点可以具有类似于电容器接触节点137D的筒状形状。该储存节点可以包括氮化钛。
电介质层141可以共形地覆盖电容器开口136，并且极板142可以在电介质层141之上完全填充电容器开口凹部136R。
为了形成电介质层141和极板142，在电容器开口136上形成介电材料和极板层，然后其可以被刻蚀而保留在电容器开口136中。
电介质层141可以包括单层材料、多层材料、层积(laminated)材料、混合(intermixing)材料或它们的组合。电介质层141可以包括高k材料。电介质层141可以具有比氧化硅(SiO2)高的介电常数。氧化硅可以具有约3.9的介电常数，并且电介质层141可以包括具有4或更大介电常数的材料。高k材料可以具有约20或更大的介电常数。高k材料可以包括氧化铪(HfO2)、氧化锆(ZrO2)、氧化铝(Al2O3)或它们的组合。电介质层141可以通过原子层沉积(ALD)形成。
电介质层141可以由锆基氧化物(Zr基氧化物)形成。电介质层141可以具有包括氧化锆(ZrO2)的叠层结构。包括氧化锆(ZrO2)的叠层结构可以包括ZA(ZrO2/Al2O3)或ZAZ(ZrO2/Al2O3/ZrO2)。ZA可以具有其中氧化铝Al2O3层叠在氧化锆ZrO2上的叠层结构。ZAZ可以具有其中氧化锆ZrO2、氧化铝Al2O3和氧化锆ZrO2顺序地层叠的叠层结构。ZrO2、ZA和ZAZ叠层可以被称为基于氧化锆的层(基于ZrO2的层)。根据另一实施例，电介质层141可以包含铪基氧化物。电介质层141可以具有包括氧化铪(HfO2)的叠层结构。包括氧化铪(HfO2)的叠层结构可以包括HA(HfO2/Al2O3)或HAH(HfO2/Al2O3/HfO2)。HA可以具有其中氧化铝Al2O3层叠在氧化铪HfO2上的叠层结构。HAH可以具有其中氧化铪HfO2、氧化铝Al2O3和氧化铪HfO2顺序地层叠的叠层结构。HfO2、HA和HAH叠层可以被称为基于氧化铪的层(基于HfO2的层)。在ZA、ZAZ、HA和HAH中，氧化铝(Al2O3)可以具有比氧化锆(ZrO2)和氧化铪(HfO2)大的带隙。氧化铝(Al2O3)可以具有比氧化锆(ZrO2)和氧化铪(HfO2)低的介电常数。因此，电介质层141可以包括高k材料与具有比该高k材料更大的带隙的高带隙材料的叠层。除氧化铝Al2O3之外，电介质层141还可以包括作为高带隙材料的氧化硅SiO2。由于电介质层141包括高带隙材料，所以可以抑制泄漏电流。高带隙材料可以非常薄。高带隙材料可以比高k材料薄。
根据另一实施例，电介质层141可以包括其中高k材料与高带隙材料交替地层叠的层积结构。例如，电介质层DE可以包括ZAZA(ZrO2/Al2O3/ZrO2/Al2O3)、ZAZAZ(ZrO2/Al2O3/ZrO2/Al2O3/ZrO2)、HAHA(HfO2/Al2O3/HfO2/Al2O3)或HAHAH(HfO2/Al2O3/HfO2/Al2O3/HfO2)。在上述层积结构中，氧化铝Al2O3可以非常薄。
在另一实施例中，电介质层141可以包括具有四方晶相的氧化铪或具有四方晶相的氧化锆。
在另一实施例中，电介质层141可以具有由具有四方晶相的氧化铪或具有四方晶相的氧化锆构成的叠层结构。
极板142可以包括金属基材料。极板142可以包括金属氮化物。极板142可以包括金属、金属氮化物、金属碳化物、导电金属氮化物、导电金属氧化物或它们的组合。极板142可以是钛(Ti)、氮化钛(TiN)、氮化钽(TaN)、碳氮化钛(TiCN)、碳氮化钽(TaCN)、钨(W)、氮化钨(WN)、钌(Ru)、铱(Ir)、氧化钌(RuO2)、氧化铱(IrO2)或它们的组合。
图21A是示出用于形成缝隙的方法的布局图。图21B是沿着图21A的线A-A’截取的剖视图。图21C是沿着图21A的线C-C’截取的剖视图。
参考图21A至21C，可以形成分隔绝缘层143以间隙填充电容器开口136。分隔绝缘层143可以覆盖包括位线140和极板142的整体结构。分隔绝缘层143可以例如包括氧化硅。分隔绝缘层143可以填充极板142上的电容器开口136。
接下来，可以形成缝隙144。可以通过刻蚀多个层来形成缝隙144。有源层131和缝隙144可以在水平方向上彼此间隔开并且彼此平行。
为了形成缝隙144，可以刻蚀分隔绝缘层143、最上绝缘层114、绝缘层113、牺牲层112和最下绝缘层111。缝隙144可以被成形为沟槽。尽管未示出，但是可以在形成缝隙144之后在止蚀层102上形成保护层。
图22A是示出用于形成栅极凹陷的方法的布局图。图22B是沿着图22A的线A-A’截取的剖视图。图22C是沿着图22A的线C-C’截取的剖视图。
参考图22A至图22C，可以经由缝隙144选择性地去除牺牲层112。因此，可以在绝缘层113之间选择性地去除牺牲层112。
通过选择性地去除牺牲层112，可以使栅极凹陷145自对齐并形成在竖直层叠的绝缘层113之间。
选择性氧化物层125的一部分可以被栅极凹陷145暴露。随后，可以去除选择性氧化物层125以暴露牺牲绝缘层图案129/130。
尽管未示出，但是栅极凹陷145可以被扩展为阶梯式结构，并且在后续工艺中形成的栅电极可以填充栅极凹陷145的边缘部分。
接下来，可以经由栅极凹陷145去除牺牲绝缘层图案129/130的一部分，从而暴露有源层131的一部分。有源层131的暴露部分可以包括鳍式沟道层131F。鳍式沟道层131F可以被成形为水平地突出到栅极凹陷145。可以使鳍式沟道层131F沿着第二方向D2暴露。鳍式沟道层131F可以接触有源主体134。牺牲绝缘层图案129/130可以保留在鳍式沟道层131F与第一支撑件117和第二支撑件118之间。
栅极凹陷145可以包括朝向有源层131的突出部145P。栅极凹陷145的突出部145P可以暴露鳍式沟道层131F。
图23A是示出用于形成栅极绝缘层的方法的布局图。图23B是沿着图23A的线A-A’截取的剖视图。图23C是沿着图23A的线C-C’截取的剖视图。
参考图23A至图23C，可以在有源层131的顶表面和底表面中的每一个上形成栅极绝缘层146。栅极绝缘层146可以形成在鳍式沟道层131F的表面上。
栅极绝缘层146可以通过选择性地氧化被栅极凹陷145暴露的鳍式沟道层131F和有源层131的表面而形成。
图24A是示出用于形成栅电极的方法的布局图。图24B是沿着图24A的线A-A’截取的剖视图。图24C是沿着图24A的线C-C’截取的剖视图。
参考图24A至图24C，可以在栅极绝缘层146上形成填充栅极凹陷145的栅电极147。栅电极147可以由金属基材料形成。可以通过层叠氮化钛与钨来形成栅电极147。例如，在将氮化钛共形地形成在栅极凹陷145上之后，可以使用钨对栅极凹陷145进行间隙填充。随后，可以回蚀氮化钛和钨以形成在竖直方向上分隔开的栅电极147。这称为栅电极分隔或隔离工艺，并且栅电极147的边缘可以位于栅极凹陷145的内部。栅电极147的边缘可以被形成为在绝缘层113之间具有底切。根据另一实施例，栅电极147包括掺杂杂质的多晶硅。
栅电极147可以各自包括突出部147P，其填充栅极凹陷145的突出部145P。栅电极147的突出部147P可以在栅极绝缘层146之上覆盖鳍式沟道层131F。
如上所述，多个栅电极147中的每一个可以沿第一方向D1水平地延伸。栅电极147可以沿第三方向D3竖直地层叠。绝缘层113可以位于竖直层叠的栅电极147之间。多个绝缘层113与多个栅电极147可以相对于下部结构LM在竖直方向上交替地层叠。栅电极147和有源层131可以位于相同水平处。
根据另一实施例，在形成栅电极147之后，可以顺序地形成电容器和位线。
尽管未示出，但是在形成栅电极147之后，可以用缝隙绝缘层来填充缝隙144。缝隙绝缘层是指下文描述的图33A至33C中的缝隙绝缘层148。
图25A至图35C是示出根据本公开的实施例的用于制造存储器件的方法的图。在图25A至图35C中，相同的附图标记用于表示与图3A至图24C中的那些相同的元件。重复元件则不再赘述。图25A至图35C的布局图可以是牺牲层级布局图或栅电极层级布局图。
图25A是示出用于形成支撑件的方法的布局图。图25B是沿着图25A的线A-A’截取的剖视图。图25C是沿着图25A的线C-C’截取的剖视图。
参考图25A至图25C，可以通过刻蚀上部结构UM来形成第一支撑件开口115’和第二支撑件开口116’。从俯视的角度看，第一支撑件开口115’和第二支撑件开口116’可以具有直线形状。第一支撑件开口115’和第二支撑件开口116’可以均不包括弯曲边缘。返回参考图4A，根据一个实施例，第一支撑件开口115和第二支撑件开口116均包括弯曲边缘。
图26A是示出用于形成支撑件的方法的布局图。图26B是沿着图26A的线A-A’截取的剖视图。图26C是沿着图26A的线C-C’截取的剖视图。
参考图26A至图26C，第一支撑件117’和第二支撑件118’可以分别被形成在穿透上部结构UM的第一支撑件开口115’和第二支撑件开口116’中。为了形成第一支撑件117’和第二支撑件118’，可以用绝缘材料间隙填充第一支撑件开口115’和第二支撑件开口116’，然后可以将绝缘材料平坦化。例如，第一支撑件117’和第二支撑件118’可以包括氧化硅。从俯视的角度看，第一支撑件117’和第二支撑件118’的边缘可以具有直线形状。第一支撑件117’和第二支撑件118’可以均不包括非弯曲边缘。第一支撑件117’和第二支撑件118’可以均为“C”形而不带弯曲边缘。例如，第一支撑件117’可以具有
Figure BDA0003035411140000191
形状，并且第二支撑件118’可以具有
Figure BDA0003035411140000192
形状。返回参见图5A，根据一个实施例，第一支撑件117和第二支撑件118分别包括弯曲边缘117B和118B。
接下来，可以在第一支撑件117’与第二支撑件118’之间形成单元开口119。单元开口119可以沿着A-A’方向延伸，并可以被形成在第一支撑件117’与第二支撑件118’之间。单元开口119可以在任何方向上水平地延伸，例如，从第一支撑件117’到第二支撑件118’。此外，单元开口119可以相对于止蚀层102竖直地取向。单元开口119可以限定其中要形成存储单元的区域，例如，其中要形成有源主体、位线和电容器的区域。
单元开口119可以包括第一单元开口120’、第二单元开口121和第三单元开口122。从俯视的角度看，第一单元开口120’可以设置在中间，第二单元开口121可以设置在第一单元开口120’的一侧(或左侧)，并且第三单元开口122可以设置在第一单元开口120’的对侧(或右侧)。第三单元开口122的开口面积可以大于第二单元开口121的开口面积。第一单元开口120’可以具有直线形状。
图27A是示出用于形成水平凹部的方法的布局图。图27B是沿着图27A的线A-A’截取的剖视图。图27C是沿着图27A的线C-C’截取的剖视图。
参考图27A至图27C，为了形成保护层123，可以将止蚀层102的凹陷表面氧化。
在形成保护层123之后，可以经由单元开口119选择性地使牺牲层112在水平方向上凹入。通过牺牲层112的水平凹入，可以形成多个水平凹部(也称为横向凹部)124。水平凹部124可以形成在竖直层叠的绝缘层113之间。牺牲层112的水平凹入可以通过湿法刻蚀或干法刻蚀来执行。在牺牲层112包含氮化硅的情况下，可以通过对氮化硅进行湿法刻蚀来形成水平凹部124。
图28A是示出用于形成有源层的方法的布局图。图28B是沿着图28A的线A-A’截取的剖视图。图28C是沿着图28A的线C-C’截取的剖视图。
参考图28A至28C，提供水平凹部124的剩余牺牲层112的侧表面可以被选择性地氧化。因此，水平凹部124沿第二方向D2的侧壁可以被选择性氧化物125覆盖。若剩余的牺牲层112包含氮化硅，选择性氧化物125则可以包括氮氧化硅。
接下来，可以形成牺牲绝缘层126/127和有源材料层128。牺牲绝缘层126/127可以包括氮化物126与氧化物127的叠层。有源材料层128可以包括半导体材料。有源材料层128可以包括多晶硅。有源材料层128可以包括P型多晶硅或未掺杂的多晶硅。有源材料层128可以调整厚度从而以无空隙的方式填充水平凹部124。
牺牲绝缘层126/127和有源材料层128可以沿着第一方向D1延伸。牺牲绝缘层126/127可以覆盖绝缘层113的顶表面、底表面和侧表面。有源材料层128可以在牺牲绝缘层126/127之上填充水平凹部124。牺牲绝缘层126/127和有源材料层128可以被共形地形成在单元开口119的侧表面上。牺牲绝缘层126/127和有源材料层128可以不填充单元开口119。
图29A是示出用于形成有源层的方法的布局图。图29B是沿着图29A的线A-A’截取的剖视图。图29C是沿着图29A的线C-C’截取的剖视图。
参考图29A至29C，可以执行有源层分隔或隔离工艺。例如，通过选择性地刻蚀有源材料层128(参见图28A至图28C中的128)可以使有源层131形成在每个水平凹部124中。有源材料层128的选择性刻蚀可以被称为切割有源材料层128的工艺。分别形成在水平凹部124中的有源层131可以在竖直方向上彼此分隔开。在第二方向D2上，有源层131的侧壁可以被选择性氧化物125覆盖。选择性氧化物125可以位于有源层131与剩余的牺牲层112之间。沿着第一方向D1，有源层131的各个第一侧壁可以被第一支撑件117’覆盖，并且有源层131的各个第二侧壁可以被第二支撑件118’覆盖。在有源材料层128的切割工艺之前，可以选择性地切割牺牲绝缘层126/127。因此，牺牲绝缘层图案129/130可以保留在水平凹部124中。每个牺牲绝缘层图案129/130可以包括氮化物图案129和氧化物图案130。可以通过刻蚀氮化物126来形成氮化物图案129，并且可以通过刻蚀氧化物127来形成氧化物图案130。
从俯视的角度看，一对有源层131可以彼此面对，且单元开口119设置在它们之间。有源层131可以沿第二方向D2延伸。有源层131的一个侧表面可以被牺牲绝缘层图案129/130覆盖。有源层131的相对的侧表面可以被第一单元开口至第三单元开口120’、121和122暴露。参考图29A，沿第二方向D2彼此相邻的有源层131可以彼此面对，且第一单元开口至第三单元开口120’、121和122设置在它们之间。第一单元开口120’沿着第二方向D2的宽度可以小于第二单元开口121和第三单元开口122。
图30A是示出用于形成内衬氧化物层的方法的布局图。图30B是沿着图30A的线A-A’截取的剖视图。图30C是沿着图30A的线C-C’截取的剖视图。
参考图30A至图30C，可以形成内衬氧化物层132。内衬氧化物层132可以填充第一单元开口120’并且共形地覆盖第二单元开口121和第三单元开口122。填充图29C的第一单元开口120’的部分可以用作相邻的有源层131之间的分隔层或隔离层。
图31A是示出用于形成缝隙的方法的布局图。图31B是沿着图31A的线A-A’截取的剖视图。图31C是沿着图31A的线C-C’截取的剖视图。
参考图31A至图31C，为了形成缝隙144，可以刻蚀分隔绝缘层143、最上绝缘层114、绝缘层113、牺牲层112和最下绝缘层111。缝隙144可以被成形为沟槽。尽管未示出，但是可以在缝隙144形成之后在止蚀层102上形成保护层。
图32A是示出用于形成栅极凹陷的方法的布局图。图32B是沿着图32A的线A-A’截取的剖视图。图32C是沿着图32A的线C-C’截取的剖视图。
参考图32A至图32C，可以经由缝隙144选择性地剥离牺牲层112。因此，可以在绝缘层113之间选择性地去除牺牲层112。
通过选择性地去除牺牲层112，可以使栅极凹陷145自对齐并形成在竖直层叠的绝缘层113之间。
选择性氧化物层125的一部分可以被栅极凹陷145暴露。随后，可以去除选择性氧化物层125以暴露牺牲绝缘层图案129/130。
尽管未示出，但是栅极凹陷145可以被扩展为阶梯式结构，并且在后续工艺中形成的栅电极可以填充栅极凹陷145的边缘部分。
接下来，可以经由栅极凹陷145去除牺牲绝缘层图案129/130的一部分，从而暴露有源层131的一部分。有源层131的暴露部分可以包括鳍式沟道层131F。鳍式沟道层131F可以被成形为在水平方向上突出到栅极凹陷145。可以使鳍式沟道层131F沿着第二方向D2暴露。牺牲绝缘层图案129/130可以保留在有源层131与第一支撑件117’和第二支撑件118’之间。
栅极凹陷145可以包括朝向有源层131的突出部145P。栅极凹陷145的突出部145P可以暴露鳍式沟道层131F。
图33A是示出用于形成栅极绝缘层和栅电极的方法的布局图。图33B是沿着图33A的线A-A’截取的剖视图。图33C是沿着图33A的线C-C’截取的剖视图。
参考图33A至图33C，可以在有源层131的顶表面和底表面中的每一个上形成栅极绝缘层146。栅极绝缘层146可以形成在鳍式沟道层131F的表面上。
栅极绝缘层146可以通过选择性地氧化由栅极凹陷145暴露的鳍式沟道层131F和有源层131的表面而形成。
可以在栅极绝缘层146上形成填充栅极凹陷145的栅电极147。栅电极147可以由金属基材料形成。在一个实施例中，可以通过层叠氮化钛与钨来形成栅电极147。例如，在将氮化钛共形地形成在栅极凹陷145上之后，可以使用钨对栅极凹陷145进行间隙填充。随后，可以回蚀氮化钛和钨以形成在竖直方向上分隔开的栅电极147。这被称为栅电极分隔或隔离工艺，并且栅电极147的一部分可以延伸而覆盖鳍式沟道层131F。根据另一实施例，栅电极147可以包括掺杂杂质的多晶硅。
栅电极147可以各自包括突出部147P，其填充栅极凹陷145的突出部145P。栅电极147的突出部147P可以在栅极绝缘层146之上覆盖鳍式沟道层131F。相邻的栅电极147的突出部147P可以被隔离层132I彼此间隔开。
如上所述，多个栅电极147可以层叠在竖直方向上。绝缘层113可以位于竖直层叠的栅电极147之间。多个绝缘层113与多个栅电极147可以相对于下部结构LM在竖直方向上交替地层叠。栅电极147和有源层131可以位于相同水平处。
在形成栅电极147时，可以用虚设栅电极147A填充第二单元开口121和第三单元开口122。虚设栅电极147A可以由与栅电极147相同的材料形成。
在形成栅电极147之后，可以形成填充栅电极147的一个侧表面(例如缝隙144)的缝隙绝缘层148。例如，缝隙绝缘层148可以包括氧化硅。
图34A是示出用于形成位线开口和电容器开口的方法的布局图。图34B是沿着图34A的线A-A’截取的剖视图。图34C是沿着图34A的线C-C’截取的剖视图。
参考图34A至图34C，可以形成位线开口135和电容器开口136。为了形成位线开口135和电容器开口136，可以选择性地去除虚设栅电极147A。用于形成位线开口135和电容器开口136的方法可以类似于以上结合图13A至图13C描述的方法。
随后，可以执行图14A至图20C所示的一系列工艺。
因此，如图35A至图35C所示，可以形成位线140、电介质层141和极板142。在形成位线140之后，可以形成电介质层141和极板142。根据另一实施例，在形成电介质层141和极板142之后，可以形成位线140。
在形成位线140之前，可以形成阻挡层139和位线接触节点137S。位线140可以经由阻挡层139和位线接触节点137S连接到有源层131。在形成电介质层141之前，可以形成与有源层131连接的电容器接触节点137D。电容器接触节点137D还可以用作储存节点。电容器接触节点137D、电介质层141和极板142可以构成电容器。
位线140和位线接触节点137S可以由第一支撑件117’支撑，并且电容器接触节点137D、电介质层141和极板142可以由第二支撑件118’支撑。有源层131可以由第一支撑件117’和第二支撑件118’支撑。
鳍式沟道层131F可以是有源层131的一部分，并且可以具有被栅电极147的突出部147P覆盖的鳍式结构。
分隔层132I可以位于有源层131之间。分隔层132I的一侧可以连接到位线140，并且分离层132I的相对侧可以连接到电介质层141。
有源层131可以具有非弯曲的形状并且沿着第一方向D1延伸。有源层131的部分可以沿第二方向D2突出。分隔层132I可以位于有源层131的突出部之间。
这样，不具有有源主体的有源层131可以被分隔层132I彼此分隔开。
对于本领域的普通技术人员显而易见的是，如上所述的根据本公开的各种实施例的方法不限于上述实施例和附图中所示的那些，并且可以在不脱离本公开的范围的情况下进行各种改变、修改或变更。
本发明的上述实施例旨在说明而不是限制本发明。可以有各种替代方案和等效方案。本发明不受本文描述的实施例的限制。本发明也不限于任何特定类型的半导体器件。根据本公开而显而易见的其他增加、减少或修改旨在落入所附权利要求的范围内。

Claims (30)

1.一种存储器件，包括：
下部结构；
有源层，其平行于所述下部结构的表面而水平地取向；
位线，其连接至所述有源层的第一端并相对于所述下部结构的表面竖直地取向；
电容器，其连接至所述有源层的第二端；
字线，其沿着所述有源层的侧表面水平地取向而平行于所述有源层；和
鳍式沟道层，其从所述有源层的一个侧表面开始水平地延伸，其中，所述字线包括覆盖所述鳍式沟道层的突出部。
2.根据权利要求1所述的存储器件，其中，所述有源层、所述鳍式沟道层和所述字线位于相同的水平处。
3.根据权利要求1所述的存储器件，进一步包括：
位线接触节点，其形状为筒状，并位于所述位线与所述有源层的所述第一端之间；和
阻挡层，其在所述位线与所述位线接触节点之间，其中所述阻挡层延伸到所述位线接触节点的所述筒体的内部。
4.根据权利要求1所述的存储器件，其中，所述电容器包括：
储存节点，其形状为筒状并连接至所述有源层的所述第二端；
电介质层，其在所述储存节点上；和
极板，其在所述电介质层上，其中，所述极板沿着所述位线取向的方向竖直地延伸。
5.根据权利要求4所述的存储器件，其中，所述储存节点具有弯曲的形状，所述弯曲的形状部分地覆盖所述极板的外壁。
6.根据权利要求4所述的存储器件，其中，所述有源层和所述储存节点位于相同的水平处。
7.根据权利要求1所述的存储器件，其中，所述字线具有至少一个阶梯式端部。
8.根据权利要求1所述的存储器件，进一步包括：栅极绝缘层，其在所述字线与所述鳍式沟道层之间。
9.根据权利要求1所述的存储器件，进一步包括：
第一支撑件，其支撑所述位线和所述有源层；和
第二支撑件，其支撑所述有源层和所述电容器。
10.根据权利要求9所述的存储器件，其中，所述第一支撑件和所述第二支撑件沿着所述位线的取向方向竖直地取向。
11.根据权利要求9所述的存储器件，其中，所述第一支撑件和所述第二支撑件包括绝缘材料。
12.根据权利要求9所述的存储器件，其中，所述第一支撑件部分地围绕所述位线，并且所述第二支撑件部分地围绕所述电容器。
13.根据权利要求9所述的存储器件，其中，所述第一支撑件和所述第二支撑件均包括与所述有源层连接的弯曲边缘。
14.一种存储器件，包括：
有源层，其沿第一方向竖直地层叠并且沿与所述第一方向交叉的第二方向水平地取向；
字线，其沿着所述有源层的各个侧表面沿所述第二方向水平地取向而分别平行于所述有源层；
有源主体，其沿所述第一方向竖直地取向并共同连接至所述有源层；
位线，其连接至所述有源层的第一端并竖直地取向；
电容器，其连接至每个所述有源层的第二端；和
鳍式沟道层，其从每个所述有源层的侧表面开始沿第三方向水平地延伸，其中，每个所述字线都包括覆盖每个所述鳍式沟道层的突出部。
15.根据权利要求14所述的存储器件，其中，所述有源层、所述鳍式沟道层和所述字线位于相同的水平处。
16.根据权利要求14所述的存储器件，进一步包括：
位线接触节点，其形状为筒状，并位于所述位线与所述有源层的所述第一端之间；和
阻挡层，其在所述位线与所述位线接触节点之间，其中，所述阻挡层延伸到所述位线接触节点的筒体的内部。
17.根据权利要求14所述的存储器件，其中，每个所述电容器包括：
储存节点，其形状为筒状，并连接到每个所述有源层的所述第二端；
电介质层，其在所述储存节点上；和
极板，其在所述电介质层上，其中所述极板沿着所述位线取向的方向竖直地延伸。
18.根据权利要求17所述的存储器件，其中，所述储存节点具有弯曲的形状，所述弯曲的形状部分地覆盖所述极板的外壁。
19.根据权利要求18所述的存储器件，其中，所述有源层和所述储存节点位于相同的水平处。
20.根据权利要求14所述的存储器件，其中，每个所述字线都具有至少一个阶梯式端部。
21.根据权利要求14所述的存储器件，进一步包括：栅极绝缘层，其在所述字线与所述鳍式沟道层之间。
22.根据权利要求14所述的存储器件，进一步包括：
第一支撑件，其支撑所述位线与所述有源层；和
第二支撑件，其支撑所述有源层和所述电容器，其中，所述第一支撑件和所述第二支撑件沿所述位线取向的方向竖直地取向。
23.根据权利要求14所述的存储器件，进一步包括：绝缘层，其位于所述字线之间，其中，所述字线与所述绝缘层沿着第三方向交替地层叠。
24.根据权利要求14所述的存储器件，进一步包括：外围电路部分，其连接至所述位线，其中，所述外围电路部分被设置为低于所述字线之中的最下字线或高于所述字线之中的最上字线。
25.一种用于制造存储器件的方法，该方法包括：
形成多个有源层，其相对于下部结构竖直地层叠，并包括水平的鳍式沟道层；
形成有源主体，其相对于所述下部结构竖直地取向以将所述有源层相互连接；
形成位线，其相对于所述下部结构竖直地取向，所述位线连接至所述有源层的第一端；
形成电容器，其包括与所述有源层的第二端连接的储存节点；以及
形成字线，其分别与所述有源层平行，所述字线分别覆盖所述有源层的各个鳍式沟道层。
26.根据权利要求25所述的方法，其中，所述形成多个有源层的步骤包括：
形成绝缘层与牺牲层交替地形成在所述下部结构上的叠层；
形成单元开口，其竖直地取向并穿过所述叠层；
经由所述单元开口通过选择性地使所述牺牲层凹入而形成从所述单元开口开始水平延伸的凹部；以及
形成所述有源层，其分别填充所述凹部。
27.根据权利要求25所述的方法，其中，所述形成有源主体的步骤包括：
形成绝缘层与牺牲层交替地形成在所述下部结构上的叠层；
形成单元开口，其竖直地取向并穿过所述叠层；
经由所述单元开口用所述有源层置换部分所述牺牲层；
形成分隔层，其填充所述单元开口；
通过刻蚀所述分隔层形成有源主体开口同时暴露所述有源层；以及
用导电材料填充所述有源主体开口。
28.根据权利要求25所述的方法，其中，所述形成位线的步骤包括：
形成绝缘层与牺牲层交替地形成在所述下部结构上的叠层；
用形状为筒状的位线接触节点置换部分所述牺牲层；以及
形成穿过所述位线接触节点的导电材料以形成所述位线。
29.根据权利要求25所述的方法，其中，所述形成电容器的步骤包括：
形成绝缘层与牺牲层交替地形成在所述下部结构上的叠层；
用形状为筒状的储存节点置换部分所述牺牲层；以及
形成极板和电介质层，它们竖直地取向而覆盖所述储存节点。
30.根据权利要求25所述的方法，其中，形成所述有源层的步骤包括：
形成绝缘层与牺牲层交替地形成在所述下部结构上的叠层；
形成一对第一支撑件和第二支撑件，二者彼此面对并穿过所述叠层；
形成所述单元开口，所述单元开口竖直地取向并穿过在所述第一支撑件与所述第二支撑件之间的所述叠层；
经由所述单元开口通过选择性地使所述牺牲层凹入而形成从所述单元开口开始水平延伸的凹部；以及
形成所述有源层，其分别填充所述凹部。
CN202110441908.6A 2020-09-04 2021-04-23 存储器件及其制造方法 Pending CN114141862A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2020-0113117 2020-09-04
KR1020200113117A KR20220031322A (ko) 2020-09-04 2020-09-04 메모리 장치 및 그 제조 방법

Publications (1)

Publication Number Publication Date
CN114141862A true CN114141862A (zh) 2022-03-04

Family

ID=80438600

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110441908.6A Pending CN114141862A (zh) 2020-09-04 2021-04-23 存储器件及其制造方法

Country Status (3)

Country Link
US (2) US11488962B2 (zh)
KR (1) KR20220031322A (zh)
CN (1) CN114141862A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115050702A (zh) * 2022-08-15 2022-09-13 睿力集成电路有限公司 半导体结构的形成方法及半导体结构

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4577215A (en) * 1983-02-18 1986-03-18 Rca Corporation Dual word line, electrically alterable, nonvolatile floating gate memory device
US10707210B2 (en) 2017-12-07 2020-07-07 Micron Technology, Inc. Devices having a transistor and a capacitor along a common horizontal level, and methods of forming devices

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115050702A (zh) * 2022-08-15 2022-09-13 睿力集成电路有限公司 半导体结构的形成方法及半导体结构

Also Published As

Publication number Publication date
US20220077156A1 (en) 2022-03-10
KR20220031322A (ko) 2022-03-11
US11488962B2 (en) 2022-11-01
US20230025132A1 (en) 2023-01-26

Similar Documents

Publication Publication Date Title
US11903185B2 (en) Vertical memory device
US11700725B2 (en) Memory device and method for fabricating the same
KR20220050615A (ko) 반도체 장치 및 그 제조 방법
KR20220038218A (ko) 3차원 반도체 메모리 장치 및 그 제조 방법
US20240064959A1 (en) Semiconductor device and method for fabricating the same
EP3985672B1 (en) Semiconductor structure, and fabrication method and control method therefor
US20230025132A1 (en) Memory device and method for fabricating the same
KR20220120006A (ko) 메모리 셀 및 그를 구비한 반도체 메모리 장치
US20230413518A1 (en) Semiconductor device and method for fabricating the same
US11832436B2 (en) Semiconductor memory device and method for fabricating the same
US20230255015A1 (en) Semiconductor device and method for fabricating the same
US20230048424A1 (en) Semiconductor device and method for fabricating the same
US20230397403A1 (en) Semiconductor device and method for fabricating the same
CN117812909A (zh) 半导体器件及其制造方法
KR20230124328A (ko) 반도체 장치 및 그 제조 방법
KR20230073691A (ko) 반도체 장치 및 그 제조 방법
KR20220166604A (ko) 반도체 메모리 장치
KR20230102703A (ko) 반도체 장치 및 그 제조 방법
KR20230141187A (ko) 반도체 장치 및 그 제조 방법
CN117279370A (zh) 半导体器件及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination